特開 2017-212367 半導体装置の製造方法、及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-212367(P2017-212367A)

(43)【公開日】2017年11月30日

(54)【発明の名称】半導体装置の製造方法、及び半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20171102BHJP

   H01L 27/04 20060101ALI20171102BHJP

   H01L 21/768 20060101ALI20171102BHJP

   H01L 23/522 20060101ALI20171102BHJP

【ＦＩ】

   H01L27/04 C

   H01L21/90 W

   H01L21/90 B

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

【全頁数】11

(21)【出願番号】特願2016-105372(P2016-105372)

(22)【出願日】2016年5月26日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】伊関 毅

【テーマコード（参考）】

5F033

5F038

【Ｆターム（参考）】

5F033HH09

5F033HH18

5F033HH33

5F033JJ18

5F033JJ19

5F033JJ33

5F033MM08

5F033MM13

5F033MM26

5F033NN06

5F033NN07

5F033NN12

5F033NN21

5F033NN33

5F033NN34

5F033PP06

5F033PP15

5F033QQ08

5F033QQ31

5F033RR08

5F033SS11

5F033VV10

5F033XX00

5F038AC04

5F038AC05

5F038AC10

5F038AC15

5F038AC17

5F038EZ15

5F038EZ20

(57)【要約】

【課題】静電容量の低下を抑制しつつ小型化が可能な半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】基板上に第１の絶縁膜１０２を形成した後第１の絶縁膜１０２に複数の開孔を設け、複数の開孔を埋めつつ第１の絶縁膜１０２上に金属層を形成する工程と、金属層をエッチングして第１の絶縁膜１０２上の金属層を取り除くと共に複数の開孔の各々を埋める金属層の上面に凹部Ｂ１を形成する工程と、第１の絶縁膜１０２上に下層電極１１０、第２の絶縁膜１１２、及び上層電極１１４をこの順で形成してＭＩＭキャパシタＣを形成する工程と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に第１の絶縁膜を形成した後前記第１の絶縁膜に複数の開孔を設け、前記複数の開孔を埋めつつ前記第１の絶縁膜上に金属層を形成する工程と、
前記金属層をエッチングして前記第１の絶縁膜上の前記金属層を取り除くと共に前記複数の開孔の各々を埋める金属層の上面に凹部を形成する工程と、
前記第１の絶縁膜上に下層電極、第２の絶縁膜、及び上層電極をこの順で形成してＭＩＭキャパシタを形成する工程と、
を含む半導体装置の製造方法。

【請求項2】

前記複数の開孔は、平面視で前記第２の絶縁膜の領域の内部にアレイ状に配置された複数の開孔である
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記複数の開孔の断面形状が、矩形、円形、及び六角形のいずれかである
請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項4】

前記基板上に第１の配線を形成する工程をさらに含み、
前記金属層を形成する工程は、前記第１の配線上に前記第１の絶縁膜を形成した後前記第１の絶縁膜に前記第１の配線に達する前記複数の開孔を設け、前記複数の開孔を埋めつつ前記第１の絶縁膜上に金属層を形成する工程である
請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

前記基板上に回路素子を含む回路素子層を形成する工程をさらに含み、
前記基板上に第１の配線を形成する工程は、前記回路素子を接続する配線の一部として前記回路素子層上に前記第１の配線を形成する工程である
請求項４に記載の半導体装置の製造方法。

【請求項6】

前記第２の絶縁膜の一部、及び前記上層電極の一部をエッチングして取り除き前記下層電極の一部を露出させる工程と、
全面に層間膜を形成する工程と、
前記層間膜中に前記上層電極に接続される第１のビアコンタクト、及び露出した前記下層電極に接続される第２のビアコンタクトを形成する工程と、
前記層間膜上に第３の絶縁膜を形成し、前記第３の絶縁膜上に前記第１のビアコンタクトに接続される第２の配線、及び前記第２のビアコンタクトに接続される第３の配線を形成する工程と、をさらに含む
請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。

【請求項7】

基板上に形成された配線と、
前記基板上に形成されると共に前記配線を覆う第１の絶縁膜と、
前記配線上の前記第１の絶縁膜に設けられ、かつ内部が金属で充填されると共に前記金属の上面に凹部を有する複数の開孔と、
前記第１の絶縁膜上にこの順で形成されると共に、各々前記複数の開孔に対応する位置に凹部を有する下層電極、第２の絶縁膜、及び上層電極を備えるＭＩＭキャパシタと、
を含む半導体装置。

【請求項8】

前記複数の開孔は、平面視で前記第２の絶縁膜の領域の内部にアレイ状に配置された複数の開孔である
請求項７に記載の半導体装置。

【請求項9】

前記基板上に形成された回路素子を含む回路素子層をさらに含み、
前記配線は、前記回路素子層上に形成されると共に前記回路素子を接続する配線の一部である
請求項７又は請求項８に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法、及び半導体装置に関する。

【背景技術】

【0002】

半導体装置におけるキャパシタ素子としてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタが知られている。ＭＩＭキャパシタとは、金属−絶縁体−金属の積層構造を有するコンデンサである。従来技術に係るＭＩＭキャパシタの製造方法として、例えば、特許文献１に開示されたものが知られている。

【0003】

特許文献１に開示されたＭＩＭキャパシタの製造方法では、通常の容量絶縁膜の成膜温度よりも高い４３０℃以上５００℃以下の範囲内の成膜温度で、下部電極膜上に絶縁材料を堆積して、下部電極膜の上面との間で微細な隙間を複数有すると共に、該隙間に伴って上面が凹凸状とされた誘電体膜（キャパシタ膜）を形成し、該誘電体膜上に下部電極膜と同じ導電材料を堆積し、上部電極膜を形成している。

【0004】

特許文献１では、上記のような製造方法のＭＩＭキャパシタによれば、誘電体膜の上面が凹凸状に形成されることにより、平坦な誘電体膜に較べて実質的に大きな表面積を有する誘電体膜が形成できるので、同一サイズの従来のＭＩＭキャパシタと比べて、容量を大きくすることができるとしている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０−２０５７６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、近代の半導体装置は益々微細化が進み、半導体装置に集積化される個々の回路素子についても小型化が求められている。ＭＩＭキャパシタも例外ではなく、素子面積を大幅に縮小する必要に迫られているが、小型化することによりＭＩＭキャパシタの静電容量が低下したのでは意味がない。

【0007】

ＭＩＭキャパシタにおいて、静電容量を低下させずに素子面積を縮小するためには、単位面積当たりの静電容量を増やす必要がある。単位面積当たりの静電容量を増やす方法として、例えば絶縁膜の膜厚を薄くすることが挙げられる。しかしながら、絶縁膜の膜厚を薄くすると耐圧が低下するという新たな問題が発生する。

【0008】

その点、特許文献１に係るＭＩＭキャパシタでは、単位面積当たりの静電容量が増加するような工夫がなされている。しかしながら、特許文献１に係るＭＩＭキャパシタでは、下部電極膜と誘電体膜との間の間隙が設けられた部分で、下部電極膜と上部電極膜との距離が長くなり、静電容量が小さくなってしまうという問題がある。また、誘電体膜と隙間の領域とでは誘電率が異なるため、静電容量にばらつきが発生しやすいという問題がある。

【0009】

本発明は、上述した課題を解決するためになされたものであり、静電容量の低下を抑制しつつ小型化が可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置の製造方法は、基板上に第１の絶縁膜を形成した後前記第１の絶縁膜に複数の開孔を設け、前記複数の開孔を埋めつつ前記第１の絶縁膜上に金属層を形成する工程と、前記金属層をエッチングして前記第１の絶縁膜上の前記金属層を取り除くと共に前記複数の開孔の各々を埋める金属層の上面に凹部を形成する工程と、前記第１の絶縁膜上に下層電極、第２の絶縁膜、及び上層電極をこの順で形成してＭＩＭキャパシタを形成する工程と、を含むものである。

【0011】

一方、本発明に係る半導体装置は、基板上に形成された配線と、前記基板上に形成されると共に前記配線を覆う第１の絶縁膜と、前記配線上の前記第１の絶縁膜に設けられ、かつ内部が金属で充填されると共に前記金属の上面に凹部を有する複数の開孔と、前記第１の絶縁膜上にこの順で形成されると共に、各々前記複数の開孔に対応する位置に凹部を有する下層電極、第２の絶縁膜、及び上層電極を備えるＭＩＭキャパシタと、を含むものである。

【発明の効果】

【0012】

本発明によれば、静電容量の低下を抑制しつつ小型化が可能な半導体装置の製造方法及び半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0013】

【図1】実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。

【図2】実施の形態に係る半導体装置のビアプラグアレイの一例を示す平面図である。

【図3】実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図4】実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図5】実施の形態に係る半導体装置の製造工程の一例を示す縦断面図の一部である。

【図6】比較例に係る半導体装置の構成を示す縦断面図である。

【発明を実施するための形態】

【0014】

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。

【0015】

図１ないし図５を参照して、本実施の形態に係るＭＩＭキャパシタを備えた半導体装置の製造方法及び半導体装置について説明するが、その前に、本実施の形態に係る半導体装置の理解のために、図６を参照して、比較例に係るＭＩＭキャパシタＣＡＰを備えた比較例に係る半導体装置２０について説明する。

【0016】

図６に示すように、半導体装置２０は、下層電極２００、絶縁膜２０２、上層電極２０４、ビアプラグ２０８、２０９、配線２１０、２１２、及び絶縁膜２０６を含んで構成されている。

【0017】

比較例に係るＭＩＭキャパシタＣＡＰは、下層電極２００、及び上層電極２０４を両電極（電極対）とし、絶縁膜２０２をキャパシタ膜として形成されている。下層電極２００は、例えば、Ａｌ（アルミニウム）系合金膜をＴｉ（チタン）、ＴｉＮ（窒化チタン）等の高融点金属またはその積層膜で挟んで形成された多層金属膜であり、一例として、下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮとされている。絶縁膜２０２としては、一例としてＳｉＯＮ膜（シリコンオキシナイトライド膜）が用いられ、上層電極２０４としては、一例として、ＴｉＮ膜が用いられる。

【0018】

上層電極２０４は、絶縁膜２０６に設けられたビアプラグ２０８によって配線２１０に接続され、下層電極２００は、絶縁膜２０６に設けられたビアプラグ２０９によって配線２１２に接続されている。ＭＩＭキャパシタＣＡＰは、配線２１０、２１２によって、半導体装置２０の他の回路素子等に接続されている。

【0019】

以上のように構成された比較例に係るＭＩＭキャパシタＣＡＰは、キャパシタ膜としての絶縁膜２０２が平坦に形成されているため、ＭＩＭキャパシタＣＡＰの静電容量は、絶縁膜２０２の平面視の大きさによって決定される。

【0020】

次に、図１ないし図５を参照して、本実施の形態に係るＭＩＭキャパシタＣを備えた半導体装置１０について説明する。図１は、本実施の形態に係るＭＩＭキャパシタＣを含む半導体装置１０の概略構成を、図２は、半導体装置１０におけるビアプラグアレイを、図３ないし図５は、本実施の形態に係る半導体装置１０の製造方法における主要な工程を概略的に示している。

【0021】

なお、本実施の形態に係る半導体装置１０では、ＭＩＭキャパシタと共にトランジスタ等の能動素子、抵抗等の受動素子等の他の素子も形成される場合があるが、以下の図では、他の素子の図示を省略しＭＩＭキャパシタの周辺部のみを図示している。また、本実施の形態においてある層が「他の層上」あるいは「基板上」に形成されるとは、ある層が他の層上、又は基板上に直接形成される場合に限らず、第３の層を介して形成される場合を含む。

【0022】

図１に示すように、半導体装置１０は、下層配線１００、ビアプラグアレイ１５０、絶縁膜１０２、ＭＩＭキャパシタＣ、ビアプラグ１１８、１１９、層間膜１１６、絶縁膜１２４及び上層配線１２０、１２２を含んで構成されている。本実施の形態に係る半導体装置１０では、基板、及び該基板上に形成された回路素子（トランジスタ等の能動素子、抵抗等の受動素子等）層、を含み、下層配線１００は該回路素子層上に形成されているが、図１では、基板、及び回路素子層の図示を省略している。

【0023】

下層配線１００は、半導体装置１０における各回路素子を接続する配線層の一部であり、本実施の形態では、この下層配線１００上にビアプラグアレイ１５０が形成されている。また、下層配線１００、及びビアプラグアレイ１５０の周囲は、絶縁膜１０２で覆われている。

【0024】

ビアプラグアレイ１５０は、絶縁膜１０２に設けられた開孔（ビアホール）を金属で埋め込んだビアプラグ１０４がアレイ状に配列された部位である。ビアプラグアレイ１５０を構成する各々のビアプラグ１０４は、その上部に凹部Ｂ１を有している。そして、凹部Ｂ１の位置は、ＭＩＭキャパシタＣの絶縁膜１１２の凹部Ｂ２に対応している。後述するように、ビアプラグ１０４の凹部Ｂ１は、半導体装置１０の製造工程において、絶縁膜１１２に凹部Ｂ２を形成するために設けられたものである。

【0025】

本実施の形態に係るＭＩＭキャパシタＣは、ＭＩＭキャパシタＣの電極対である下層電極１１０、上層電極１１４、及びキャパシタ膜としての絶縁膜１１２を含んで構成され、ビアプラグアレイ１５０の上部に配置されている。また、ＭＩＭキャパシタＣの上部は、層間膜１１６で覆われている。

【0026】

上述したように、ＭＩＭキャパシタＣの絶縁膜１１２には凹部Ｂ２が設けられており、この凹部によって、同等の素子面積を有する比較例に係るＭＩＭキャパシタＣＡＰと比較して、絶縁膜１１２の表面積が拡大されている。このことにより、本実施の形態に係るＭＩＭキャパシタＣは、比較例に係るＭＩＭキャパシタＣＡＰと比較して、静電容量を増加することが可能になっている。

【0027】

上層配線１２０、及び１２２は、半導体装置１０における各回路素子を接続する配線層の一部であり、ＭＩＭキャパシタＣは、上層配線１２０、１２２を介して半導体装置１０の他の回路素子に接続されている。なわち、上層配線１２０は、ＭＩＭキャパシタＣの一方の電極である上層電極１１４にビアプラグ１１８を介して接続され、上層配線１２２は、ＭＩＭキャパシタＣの他方の電極である下層電極１１０にビアプラグ１１９を介して接続されている。上層配線１２０、及び１２２は、層間膜１１６の上部に形成された絶縁膜１２４で覆われている。

【0028】

次に、図２（ａ）を参照して、本実施の形態に係るビアプラグアレイ１５０について、より詳細に説明する。図２（ａ）は、本実施の形態に係るビアプラグアレイ１５０の平面図を示している。図２（ａ）に示すように、ビアプラグアレイ１５０は、略正方形の形状を有すると共に、一定の相互間隔でアレイ状に配置された複数（本実施の形態では、６×７＝４２個）のビアプラグ１０４を含んで構成されている。ビアプラグアレイ１５０は、平面視で、絶縁膜１１２の内部に位置するように形成されている。

【0029】

図１に示すように、個々のビアプラグ１０４は、上面に凹部Ｂ１を有することにより絶縁膜１１２に凹部Ｂ２を発現させ、絶縁膜１１２の表面積を拡大している。本実施の形態に係るＭＩＭキャパシタＣでは、さらに、凹部Ｂ１を有するビアプラグ１０４をアレイ状に配置することにより、絶縁膜１１２にも、凹部Ｂ１と対応する位置にアレイ状に配置された凹部Ｂ２を発現させ、さらに静電容量の増加を図っている。

【0030】

なお、本実施の形態では、ビアプラグアレイ１５０の各ビアプラグ１０４の断面形状（平面視形状）を略正方形とする形態を例示して説明したが、これに限られず、円形状や楕円形状等他の形状とする形態としてもよい。図２（ｂ）には、ビアプラグ１０４の断面形状を略正六角形形状とする形態を示す。このように、断面形状が略正六角形のビアプラグ１０４ａを採用することにより、ビアプラグ１０４ａが最密に配置されたビアプラグアレイ１５０ａを得ることができる。

【0031】

次に、図３ないし図５を参照して、本実施の形態に係るＭＩＭキャパシタＣを備える半導体装置１０の製造方法について説明する。

【0032】

まず、図示しない基板上に、回路素子（トランジスタ等の能動素子、抵抗等の受動素子等）を形成し、回路素子上に絶縁膜を形成した後、配線用のビアコンタクトを形成する。
次に、上記絶縁膜上に配線層となる金属膜を成膜した後、フォトリソグラフィー及びエッチングによって該金属膜を加工し、上記ビアコンタクトと接続される下層配線１００を、後述の絶縁膜１１２に対応する位置に形成する。その後、下層配線１００上に絶縁膜１０２を形成する。

【0033】

次に、フォトリソグラフィーおよびドライエッチングを用いて、下層配線１００上の絶縁膜１０２中に、後述のビアプラグアレイ１５０に対応する複数のビアＶ１を形成し、その後ビアＶ１の内部を含む絶縁膜１０２の上部に密着層を形成する。密着層は、次に形成するＷ（タングステン）層の密着度を高める下地層であり、一例として、Ｔｉ膜、及びＴｉＮ膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成する。その後、図３（ａ）に示すように、ＣＶＤ法等を用いて、ビアＶ１を埋め込むための金属層１３０を形成する。該金属層１３０は、例えばＷを用いて形成する。

【0034】

次に、図３（ｂ）に示すように、全面をドライエッチングによりエッチングして（Ｗエッチバック）複数のビアプラグ１０４を形成する。その際、複数のビアプラグ１０４の各々の断面は、例えば１μｍ×１μｍの略正方形とし、隣り合うビアプラグ１０４同士の間隔は、例えば１μｍとする。本エッチングの際、リセス（窪み）を発生させビアプラグ１０４に凹部Ｂ１を形成する。リセスは、例えばＷエッチバックの時間を通常より長めに設定して発生させる。本工程により、下層配線１００上にビアプラグアレイ１５０（あるいは、ビアプラグアレイ１５０ａ）が形成される。

【0035】

次に、図４（ａ）に示すように、スパッタ法等によりＴｉ、及びＴｉＮの高融点金属の積層膜、Ａｌ系合金膜、及びＴｉＮ膜の各膜を有する多層金属膜による下層電極１１０を形成する。下層電極１１０の膜構造は、一例として、下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮとする。

【0036】

その後、ＣＶＤ法等により絶縁膜１１２を形成する。絶縁膜１１２は、例えばＳｉＯＮ膜を用いて形成する。その後、スパッタ法等により、上層電極１１４を形成する。上層電極１１４は、例えばＴｉＮ膜によって形成する。下層電極１１０、及び上層電極１１４が本実施の形態に係るＭＩＭキャパシタＣの電極対、絶縁膜１１２が、本実施の形態に係るＭＩＭキャパシタＣのキャパシタ膜を構成する。

【0037】

ここで、図４（ａ）に示すように、ビアプラグアレイ１５０に凹部Ｂ１が存在することにより、下層電極１１０、絶縁膜１１２、及び上層電極１１４にも凹部が形成される。絶縁膜１１２に凹部Ｂ２が形成されることにより、絶縁膜１１２の表面積が、同等の素子面積を有する比較例に係るＭＩＭキャパシタＣＡＰの絶縁膜２０２（図６参照）の表面積に比べて増加する。このことにより、本実施の形態に係るＭＩＭキャパシタＣは、比較例に係るＭＩＭキャパシタＣＡＰに比べて、静電容量の増加が可能なように構成されている。

【0038】

図４（ｂ）に示すように、フォトリソグラフィー、ドライエッチングを用いて絶縁膜１１２及び上層電極１１４を加工し、所望のＭＩＭキャパシタＣの形状に成形する。

【0039】

次に、図５（ａ）に示すように、層間膜１１６をＣＶＤ法等によって形成する。

【0040】

次に、層間膜１１６中にビアプラグ１１８、１１９に対応するビアＶ２を形成した後、該ビアＶ２を埋め込みつつ層間膜１１６上に多層金属膜を形成する。次に、フォトリソグラフィー、及びエッチングを用いて該多層金属膜を加工し、上層配線１２０、１２２を形成する。次に、図５（ｂ）に示すように、上層配線１２０、１２２上に絶縁膜１２４を形成して、本実施の形態に係る半導体装置１０が製造される。

【0041】

以上、詳述したように、本実施の形態に係る半導体装置１０におけるＭＩＭキャパシタＣによれば、絶縁膜を薄くすることなく表面積を増やすことにより、耐圧の低下をもたらすことなくＭＩＭキャパシタの単位面積当たりの容量を増やすことができる。例えば、９μｍ×９μｍの正方形のＭＩＭキャパシタＣ（キャパシタ膜）に対応する領域に、１μｍ×１μｍの正方形のビアプラグ１０４を１６個配置し、リセスの深さを１μｍとすれば、表面積を１．７倍程度に増やすことができる。これにより単位面積当たりの容量も１．７倍程度に増加する。

【0042】

なお、上記実施の形態では、ＭＩＭキャパシタのキャパシタ膜としてＳｉＯＮ膜を用いる形態を例示して説明したが、これに限られず、他の絶縁膜、例えばＳｉＮ膜（シリコン窒化膜）や、Ｔａ_２Ｏ_５膜（酸化タンタル膜）等を用いてもよい。

【0043】

また、上記実施の形態では、ビアプラグがアレイ状に配置されたビアプラグアレイを例示して説明したが、これに限られず、例えばビアプラグが市松模様状に配置された形態、あるいはランダムに配置された形態としてもよい。

【0044】

また、上記実施の形態では、ＭＩＭキャパシタＣの上部にビアプラグ１１８、１１９を介して上層配線１２０、１２２を形成し、半導体装置１０の他の回路素子に接続する形態を例示して説明したが、これに限られない。例えば、下層電極１１０、及び上層電極１１４を延伸して配線を形成し、他の回路素子に接続する形態としてもよい。

【符号の説明】

【0045】

１０、２０ 半導体装置
１００ 下層配線
１０２ 絶縁膜
１０４ ビアプラグ
１１０ 下層電極
１１２ 絶縁膜
１１４ 上層電極
１１６ 層間膜
１１８、１１９ ビアプラグ
１２０、１２２ 上層配線
１２４ 絶縁膜
１３０ 金属層
１５０、１５０ａ ビアプラグアレイ
２００ 下層電極
２０２ 絶縁膜
２０４ 上層電極
２０６ 絶縁膜
２０８、２０９ ビアプラグ
２１０、２１２ 配線
Ｂ１、Ｂ２ 凹部
Ｃ、ＣＡＰ ＭＩＭキャパシタ
Ｖ１、Ｖ２ ビア

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】