特開 2017-215368 ドライバ回路及びドライバ回路の動作不良検出方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-215368(P2017-215368A)

(43)【公開日】2017年12月7日

(54)【発明の名称】ドライバ回路及びドライバ回路の動作不良検出方法

(51)【国際特許分類】

   G09G 3/20 20060101AFI20171110BHJP

   H04N 17/04 20060101ALI20171110BHJP

   G01R 31/28 20060101ALI20171110BHJP

【ＦＩ】

   G09G3/20 623R

   H04N17/04 E

   G09G3/20 670E

   G09G3/20 623H

   G09G3/20 623G

   G01R31/28 P

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

【全頁数】15

(21)【出願番号】特願2016-107428(P2016-107428)

(22)【出願日】2016年5月30日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】吉田 建一

【テーマコード（参考）】

2G132

5C061

5C080

【Ｆターム（参考）】

2G132AA20

2G132AB01

2G132AE08

2G132AG01

2G132AH00

2G132AK07

2G132AL12

5C061BB02

5C061BB07

5C061CC05

5C080BB05

5C080DD14

5C080DD15

5C080GG09

5C080GG10

5C080GG11

5C080JJ02

5C080JJ03

(57)【要約】

【目的】不良個所を素早く効率的に特定することが可能なドライバ回路を提供する。
【構成】画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、前段から供給された信号に信号処理を行って次段に供給する第１〜第ｋの処理ブロック（ｋは２以上の整数）を含む複数の処理ブロック段からなり、画像データ信号に基づいて画素駆動電圧を生成する画素駆動電圧生成部と、画像データ信号に基づいて第１〜第ｋの処理ブロックに対応する信号パターンを有する第１〜第ｋのパターン信号を生成し、対応する第１〜第ｋの処理ブロックに夫々供給するパターン信号生成部と、第１〜第ｋの処理ブロックにおける信号処理の期待値と、第１〜第ｋの処理ブロックが第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、
前段から供給された信号に信号処理を行って次段に供給する第１〜第ｋの処理ブロック（ｋは２以上の整数）を含む処理ブロック段からなり、前記画像データ信号に基づいて前記画素駆動電圧を生成する画素駆動電圧生成部と、
前記画像データ信号に基づいて前記第１〜第ｋの処理ブロックに対応する信号パターンを有する第１〜第ｋのパターン信号を生成し、対応する前記第１〜第ｋの処理ブロックに夫々供給するパターン信号生成部と、
前記第１〜第ｋの処理ブロックにおける信号処理の期待値と、前記第１〜第ｋの処理ブロックが前記第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、
を備えることを特徴とするドライバ回路。

【請求項2】

前記パターン信号生成部は、前記第１〜第ｋのパターン信号を夫々異なる信号パターンを有する信号として生成することを特徴とする請求項１に記載のドライバ回路。

【請求項3】

前記パターン信号生成部は、前記第１〜第ｋのパターン信号を夫々生成する第１〜第ｋのパターン信号生成回路からなることを特徴とする請求項１に記載のドライバ回路。

【請求項4】

前記比較部は、前記第１〜第ｋの処理ブロックにおける信号処理の期待値と、前記第１〜第ｋの処理ブロックが前記第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを夫々比較する第１〜第ｋの比較回路からなることを特徴とする請求項１に記載のドライバ回路。

【請求項5】

前記画像データ信号は、基準クロック信号を含み、
前記第１〜ｋの処理ブロックのうちの少なくとも１の処理ブロックは、前記基準クロック信号に応じて入力信号を順次シフトするシフトレジスタを含み、
前記パターン信号生成部は、前記第１〜第ｋのパターン信号のうち前記１の処理ブロックに対応するパターン信号を、前記基準クロック信号に基づいて生成することを特徴とする請求項１乃至４のいずれか１に記載のドライバ回路。

【請求項6】

前記画像データ信号は、画素毎の輝度レベルを示す複数の画素データ片を含み、
前記第１〜ｋの処理ブロックのうちの少なくとも１の処理ブロックは、前記画素データ片を夫々異なるエッジタイミングを有する取込クロック信号に同期して取り込む複数のラッチからなるラッチ部を含み、
前記パターン信号生成部は、前記第１〜第ｋのパターン信号のうち前記少なくとも１の処理ブロックに対応するパターン信号を、前記複数の画素データ片に基づいて生成することを特徴とする請求項１乃至４のいずれか１に記載のドライバ回路。

【請求項7】

画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路における動作不良を検出する動作不良検出方法であって、
前記画像データ信号に基づいて、夫々異なる信号パターンを有する第１〜第ｋのパターン信号（ｋは２以上の整数）を生成するステップと、
前記第１〜第ｋのパターン信号を前記ドライバ回路の第１〜第ｋの処理ブロックに夫々供給するステップと、
前記第１〜第ｋの処理ブロックにおける信号処理の期待値と、前記第１〜第ｋの処理ブロックが前記第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを比較するステップと、
を有することを特徴とする動作不良検出方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示パネル用ドライバのドライバ回路及びドライバ回路の動作不良検出方法に関する。

【背景技術】

【0002】

表示パネルを駆動するドライバのドライバ回路は、例えば入力部、シフトレジスタ、データレジスタ、ラインラッチ、レベルシフタ、ＤＡＣ（Digital Analog Converter）、出力バッファ等の複数の処理ブロックから構成されている。入力部に入力された映像データは、これらの複数の処理ブロックを経て階調電圧として表示パネルに供給され、表示パネルに映像データが表示される。

【0003】

このようにドライバ回路は複数の処理ブロックから構成されているため、表示画像からドライバ回路内に不具合（不良）が生じていることが疑われる場合であっても、不良個所がどの処理ブロックであるのかを特定することが難しい。そこで、表示パネルに近い処理ブロックから順に各処理ブロックに直接データを供給し、表示パネルの電流や電圧を測定する動作を繰り返すことによって不良個所を特定することが可能なドライバが考えられた（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−１１５５２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記従来技術では、対象となる処理ブロックを変えながらデータの供給を順次行い、表示パネルの電流又は電圧を繰り返し測定することにより、不良個所を特定する。従って、不良個所の特定に至るまでに時間がかかり、不良個所を素早く特定することができないという問題があった。

【0006】

上記課題を解決するため、本発明は、素早く効率的に不良個所を特定することが可能なドライバ回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るドライバ回路は、画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路であって、前段から供給された信号に信号処理を行って次段に供給する第１〜第ｋの処理ブロック（ｋは２以上の整数）を含む複数の処理ブロック段からなり、前記画像データ信号に基づいて前記画素駆動電圧を生成する画素駆動電圧生成部と、前記画像データ信号に基づいて前記第１〜第ｋの処理ブロックに対応する信号パターンを有する第１〜第ｋのパターン信号生成し、対応する前記第１〜第ｋの処理ブロックに夫々供給するパターン信号生成部と、前記第１〜第ｋの処理ブロックにおける信号処理の期待値と、前記第１〜第ｋの処理ブロックが前記第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを比較する比較部と、を備えることを特徴とする。

【0008】

また、本発明に係る動作不良検出方法は、画像データ信号に対応した画素駆動電圧を表示パネルに印加するドライバ回路における動作不良を検出する動作不良検出方法であって、前記画像データ信号に基づいて、夫々異なる信号パターンを有する第１〜第ｋのパターン信号（ｋは２以上の整数）を生成するステップと、前記第１〜第ｋのパターン信号を前記ドライバ回路の第１〜第ｋの処理ブロックに夫々供給するステップと、前記第１〜第ｋの処理ブロックにおける信号処理の期待値と、前記第１〜第ｋの処理ブロックが前記第１〜第ｋのパターン信号に対して行った信号処理の処理結果とを比較するステップと、を有することを特徴とする。

【発明の効果】

【0009】

本発明によれば、ドライバ回路の不良個所を素早く効率的に特定することが可能となる。

【図面の簡単な説明】

【0010】

【図1】本発明のドライバ回路の構成を示すブロック図である。

【図2】図２（ａ）は第１エンコード回路の構成を示すブロック図であり、図２（ｂ）は第２エンコード回路に含まれるパターン信号生成回路の構成を示すブロック図である。

【図3】シフトレジスタブロックの構成を模式的に示すブロック図である。

【図4】シフトレジスタの構成を示すブロック図である。

【図5】データレジスタブロックの構成を模式的に示すブロック図である。

【図6】データレジスタの構成を示すブロック図である。

【図7】ラインラッチブロックの構成を模式的に示すブロック図である。

【図8】ラインラッチの構成を示すブロック図である。

【図9】実施例２のドライバ回路の構成を示すブロック図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【実施例1】

【0012】

図１は、本発明のドライバ回路１０の概略構成を示すブロック図である。ドライバ回路１０は、表示パネル（図示せず）を駆動する駆動回路である。表示パネルには、２次元画面の垂直方向に伸長するｎ個（ｎ；２以上の整数）のデータラインが設けられている。ドライバ回路１０は、画像データ信号ＶＤに応じて画素駆動電圧Ｅ₁〜Ｅ_nを生成し、表示パネルのｎ個のデータラインに印加する。また、ドライバ回路１０は、テストモード信号ＴＳの供給に応じて、回路内の処理ブロックが正常に動作するか否かを判定する処理（以下、テストモードと称する）を実行する。

【0013】

ドライバ回路１０は、インタフェース部１１、第１エンコード回路１２、第２エンコード回路１３、第３エンコード回路１４、シフトレジスタブロック１５、データレジスタブロック１６、ラインラッチブロック１７、レベルシフタ１８、ＤＡＣ（Digital Analog Converter）１９、出力バッファ２０、第１比較回路２１、第２比較回路２２及び第３比較回路２３を有する。また、シフトレジスタブロック１５は第１デコード回路１５３を含み、データレジスタブロック１６は第２デコード回路１６３を含み、ラインラッチブロック１７は第３デコード回路１７３を含む。

【0014】

インタフェース部１１は、画像データ信号ＶＤの入力を受ける。画像データ信号ＶＤは、基準クロック信号ＣＬＫ、画素毎の輝度レベルを表す画素データ片ＱＤ₁〜ＱＤ_n及び水平同期信号を含む。

【0015】

インタフェース部１１は、画像データ信号ＶＤ中から水平同期信号を抽出し、この水平同期信号に同期させてスタートパルス信号ＳＴを生成する。また、インタフェース部１１は、画像データ信号ＶＤに含まれる基準クロック信号ＣＬＫを抽出し、スタートパルス信号ＳＴ及び基準クロック信号ＣＬＫをシフトレジスタブロック１５に供給する。さらに、インタフェース部１１は、画像データ信号ＶＤに基づき、画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤを生成し、データレジスタブロック１６に供給する。また、インタフェース部１１は、画像データ信号ＶＤ中から抽出した水平同期信号に同期させてラインクロック信号ＬＣを生成し、ラインラッチブロック１７に供給する。

【0016】

また、インタフェース部１１は、テストモード信号ＴＳの供給に応じて、画像データ信号ＶＤを第１エンコード回路１２、第２エンコード回路１３及び第３エンコード回路１４に夫々供給する。

【0017】

第１エンコード回路１２は、テストモード信号ＴＳに応じて動作し、基準クロック信号ＣＬＫに基づいて第１パターン信号ＳＰ１を生成し、シフトレジスタブロック１５に供給する。すなわち、第１エンコード回路１２は、画像データ信号ＶＤに基づいてパターン信号を生成するパターン信号生成部である。

【0018】

図２（ａ）は、第１エンコード回路１２の構成例を示すブロック図である。第１エンコード回路１２は、例えばインバータ１２１及び２ビットカウンタ１２２から構成される。インバータ１２１は、基準クロック信号ＣＬＫを反転させ、反転クロック信号ＸＣＬＫを生成する。２ビットカウンタ１２２は、反転クロック信号ＸＣＬＫの立ち上がりタイミングに同期して信号値が論理レベル“Ｈ”及び“Ｌ”に切り替わる信号パターンを有する第１パターン信号ＳＰ１を生成する。

【0019】

再び図１を参照すると、第２エンコード回路１３は、テストモード信号ＴＳに応じて動作し、インタフェース部１１から供給された画像データ信号ＶＤに含まれる画素データ片ＱＤ₁〜ＱＤ_nに基づいて、第２パターン信号ＳＰ２を生成する。すなわち、第２エンコード回路１３は、画像データ信号ＶＤに基づいてパターン信号を生成するパターン信号生成回路を有するパターン信号生成部である。また、第２エンコード回路１３は、インタフェース部１１から供給された画像データ信号ＶＤに基づいて、テスト用クロック信号ＴＫ₁〜ＴＫ₂を生成する。

【0020】

図２（ｂ）は、第２エンコード回路１３に含まれるパターン信号生成回路の構成例を示すブロック図である。第２エンコード回路１３は、例えばインバータ１３１及びＳ／Ｐ（シリアルパラレル）変換回路１３２を含む。インバータ１３１は、画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤを反転させ、反転データＸＱＤ₁〜ＸＱＤ_nを生成する。例えば、画素データ片ＱＤ₁〜ＱＤ_nが、１６進数で表記した場合に「ＡＡ」（すなわち、２進数で「１０１０１０１０」）であるとすると、これを反転した「５５」（すなわち、２進数で「０１０１０１０１」）が反転データＸＱＤ₁〜ＸＱＤ_nとなる。Ｓ／Ｐ変換回路１３２は、反転データＸＱＤ₁〜ＸＱＤ_nをシリアルパラレル変換することにより、ＰＡ₁〜ＰＡ_nからなる第２パターン信号ＳＰ２を生成する。

【0021】

再び図１を参照すると、第３エンコード回路１４は、テストモード信号ＴＳに応じて動作し、インタフェース部１１から供給された画像データ信号ＶＤに含まれる画素データ片ＱＤ₁〜ＱＤ_nに基づいて、第３パターン信号ＳＰ３を生成する。すなわち、第３エンコード回路１４は、画像データ信号ＶＤに基づいてパターン信号を生成するパターン信号生成部である。第３エンコード回路１４は、例えばシリアルパラレル変換回路（図示せず）からなり、画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤをシリアルパラレル変換することにより、ＰＢ₁〜ＰＢ_nからなる第３パターン信号ＳＰ３を生成する。例えば、画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤが、１６進数で表記した場合に「ＡＡ」（すなわち、２進数で１０１０１０１０）であるとすると、これをそのままシリアルパラレル変換したパラレルデータが第３パターン信号ＳＰ３となる。

【0022】

シフトレジスタブロック１５、データレジスタブロック１６、ラインラッチブロック１７、レベルシフタ１８、ＤＡＣ１９及び出力バッファ２０は、夫々供給された信号に信号処理を行って出力する処理ブロックであり、画像データ信号ＶＤに基づいて画素駆動電圧を生成する画素駆動電圧生成部を構成する。

【0023】

シフトレジスタブロック１５は、インタフェース部１１から供給されたスタートパルス信号ＳＴ及び基準クロック信号ＣＬＫに基づいて、クロック信号ＣＫ₁〜ＣＫ_nを生成し、データレジスタブロック１６に供給する。また、シフトレジスタブロック１５は、テストモード信号ＴＳの供給に応じて、第１エンコード回路１２から供給された第１パターン信号ＳＰ１及び基準クロック信号ＣＬＫに基づいて第１処理データＰＤ１を生成し、第１比較回路２１に供給する。

【0024】

図３は、シフトレジスタブロック１５の構成を模式的に示すブロック図である。シフトレジスタブロック１５は、入力セレクタ１５１、シフトレジスタ１５２、第１デコード回路１５３及びＰ／Ｓ（パラレルシリアル）変換部１５４を含む。

【0025】

入力セレクタ１５１は、テストモード信号ＴＳが供給されたか否かに応じて、シフトレジスタ１５２に供給する信号を切り替える。具体的には、テストモード信号ＴＳが供給されていない場合、入力セレクタ１５１は、インタフェース部１１から供給されたスタートパルス信号ＳＴをシフトレジスタ１５２に供給する。一方、テストモード信号ＴＳが供給された場合、入力セレクタ１５１は、第１エンコード回路１２から供給された第１パターン信号ＳＰ１をシフトレジスタ１５２に供給する。

【0026】

図４は、シフトレジスタ１５２の構成を示すブロック図である。シフトレジスタ１５２は、直列接続されたＤラッチＦＡ₁〜ＦＡ_nを含む。スタートパルス信号ＳＴが供給されると、ＤラッチＦＡ₁〜ＦＡ_nは、スタートパルス信号ＳＴを基準クロック信号ＣＬＫに応じて次段のＤラッチＦＡ₁〜ＦＡ_nに順次シフトする。同様に、第１パターン信号ＳＰ１が供給されると、ＤラッチＦＡ₁〜ＦＡ_nは、第１パターン信号ＳＰ１を基準クロック信号ＣＬＫに応じて次段のＤラッチＦＡ₁〜ＦＡ_nに順次シフトする。シフトレジスタ１５２は、ＤラッチＦＦＡ₁〜ＦＡ_nの各々の出力をクロック信号ＣＫ₁〜ＣＫ_nとして、第１デコード回路１５３及びデータレジスタブロック１６に供給する。

【0027】

再び図３を参照すると、第１デコード回路１５３は、クロック信号ＣＫ₁〜ＣＫ_nをデコードして第１デコード信号ＤＳ１を生成し、Ｐ／Ｓ変換部１５４に供給する。

【0028】

Ｐ／Ｓ変換部１５４は、第１デコード信号ＤＳ１に対してパラレルシリアル変換処理を行って第１処理データＰＤ１を生成し、第１処理データＰＤ１を第１比較回路２１に供給する。

【0029】

再び図１を参照すると、データレジスタブロック１６は、インタフェース部１１から供給された画素データ系列ＱＤ（画素データ片ＱＤ₁〜ＱＤ_n）及びシフトレジスタブロック１５から供給されたクロック信号ＣＫ₁〜ＣＫ_nに基づいて、画素データＡ₁〜Ａ_nを生成し、ラインラッチブロック１７に供給する。また、データレジスタブロック１６は、テストモード信号ＴＳの供給に応じて、第２エンコード回路１３から供給された第２パターン信号ＳＰ２及びテスト用クロック信号ＴＫ₁〜ＴＫ₂に基づいて第２処理データＰＤ２を生成し、第２比較回路２２に供給する。

【0030】

図５は、データレジスタブロック１６の構成を模式的に示すブロック図である。データレジスタブロック１６は、入力セレクタ１６１、データレジスタ１６２、第２デコード回路１６３及びＰ／Ｓ変換部１６４を含む。

【0031】

入力セレクタ１６１は、テストモード信号ＴＳが供給されたか否かに応じて、データレジスタ１６２に供給する信号を切り替える。具体的には、テストモード信号ＴＳが供給されていない場合、入力セレクタ１６１は、インタフェース部１１から供給された画素データ系列ＱＤ（ＱＤ₁〜ＱＤ_n）及びシフトレジスタブロック１５から供給されたクロック信号ＣＫ₁〜ＣＫ_nをデータレジスタ１６２に供給する。一方、テストモード信号ＴＳが供給された場合、入力セレクタ１６１は、第２エンコード回路１３から供給されたパラレルデータＰＡ₁〜ＰＡ_nからなる第２パターン信号ＳＰ２及びテスト用クロック信号ＴＫ₁〜ＴＫ₂をデータレジスタ１６２に供給する。

【0032】

図６は、データレジスタ１６２の構成を示すブロック図である。データレジスタ１６２は、ＤラッチＦＦ₁〜ＦＦ_nを含む。ＤラッチＦＦ₁〜ＦＦ_nの各々のデータ入力端子Ｄには、画素データ系列ＱＤ（ＱＤ₁〜ＱＤ_n）又は第２パターン信号ＳＰ２（ＰＡ₁〜ＰＡ_n）が共通に供給される。ＤラッチＦＦ₁〜ＦＦ_nの各々のクロック端子には、シフトレジスタブロック１５から供給されたクロック信号ＣＫ₁〜ＣＫ_n又はテスト用クロック信号ＴＫ₁〜ＴＫ₂が夫々別個に供給される。これにより、ＤラッチＦＦ₁〜ＦＦ_nの各々は、夫々に供給されたクロック信号ＣＫ₁〜ＣＫ_n又はテスト用クロック信号ＴＫ₁〜ＴＫ₂のタイミングで、画素データ系列ＱＤ（ＱＤ₁〜ＱＤ_n）又は第２パターン信号ＳＰ２（ＰＡ₁〜ＰＡ_n）の取り込みを行い、取り込まれた画素データの値を画素データＡ₁〜Ａ_nとして第２デコード回路１６３及びラインラッチブロック１７に供給する。

【0033】

再び図５を参照すると、第２デコード回路１６３は、画素データＡ₁〜Ａ_nをデコードし、第２デコード信号ＤＳ２を生成する。第２デコード回路１６３は、第２デコード信号ＤＳ２をＰ／Ｓ変換部１６４に供給する。

【0034】

Ｐ／Ｓ変換部１６４は、第２デコード信号ＤＳ２に対してパラレルシリアル変換処理を行い、第２処理データＰＤ２を生成する。Ｐ／Ｓ変換部１６４は、第２処理データＰＤ２を第２比較回路２２に供給する。

【0035】

再び図１を参照すると、ラインラッチブロック１７は、インタフェース部１１から供給されたラインクロック信号ＬＣ及びデータレジスタブロック１６から供給された画素データＡ₁〜Ａ_nに基づいて、画素データＢ₁〜Ｂ_nを生成し、レベルシフタ１８に供給する。また、ラインラッチブロック１７は、テストモード信号ＴＳの供給に応じて、第３エンコード回路１４から供給された第３パターン信号ＳＰ３に基づいて第３処理データＰＤ３を生成し、第３比較回路２３に供給する。

【0036】

図７は、ラインラッチブロック１７の構成を模式的に示すブロック図である。ラインラッチブロック１７は、入力セレクタ１７１、ラインラッチ１７２、第３デコード回路１７３及びＰ／Ｓ変換部１７４を含む。

【0037】

入力セレクタ１７１は、テストモード信号ＴＳが供給されたか否かに応じて、ラインラッチ１７２に供給する信号を切り替える。具体的には、テストモード信号ＴＳが供給されていない場合、入力セレクタ１７１は、データレジスタブロック１６から供給された画素データＡ₁〜Ａ_nをラインラッチ１７２に供給する。一方、テストモード信号ＴＳが供給された場合、入力セレクタ１７１は、第３エンコード回路１４から供給されたパラレルデータＰＢ₁〜ＰＢ_nからなる第３パターン信号ＳＰ３をラインラッチ１７２に供給する。

【0038】

図８は、ラインラッチ１７２の構成を示すブロック図である。ラインラッチ１７２は、ＤラッチＦＬ₁〜ＦＬ_nを含む。ＤラッチＦＦ₁〜ＦＦ_nの各々のデータ入力端子Ｄには、画素データＡ₁〜Ａ_n又はパラレルデータＰＢ₁〜ＰＢ_nが夫々別個に供給される。ＤラッチＦＬ₁〜ＦＬ_nの各々のクロック端子には、ラインクロック信号ＬＣが共通に供給される。これにより、ＤラッチＦＬ₁〜ＦＬ_nの各々は、ラインクロック信号ＬＣのタイミングで、画素データＡ₁〜Ａ_n又はパラレルデータＰＢ₁〜ＰＢ_nの取り込みを行い、取り込まれた画素データの値を画素データＢ₁〜Ｂ_nとして第３デコード回路１７３及びレベルシフタ１８に供給する。

【0039】

再び図７を参照すると、第３デコード回路１７３は、画素データＢ₁〜Ｂ_nをデコードして第３デコード信号ＤＳ３を生成し、Ｐ／Ｓ変換部１７４に供給する。

【0040】

Ｐ／Ｓ変換部１７４は、第３デコード信号ＤＳ３に対してパラレルシリアル変換処理を行い、第３処理データＰＤ３を生成し、第３比較回路２３に供給する。

【0041】

再び図１を参照すると、レベルシフタ１８は、ラインラッチブロック１７から供給された画素データＢ₁〜Ｂ_nを所定レベルだけレベルシフトして得られた画像データＣ₁〜Ｃ_nをＤＡＣ１９に供給する。

【0042】

ＤＡＣ１９は、外部から供給されたガンマ基準電圧ＶＧＭＡに基づいて、画像データＣ₁〜Ｃ_nをその輝度レベルに対応したアナログの画素駆動電圧に変換し、これを画素駆動電圧Ｄ₁〜Ｄ_nとして出力バッファ２０に供給する。

【0043】

出力バッファ２０は、画素駆動電圧Ｄ₁〜Ｄ_nを増幅して得られた画素駆動電圧Ｅ₁〜Ｅ_nを出力し、表示パネル（図示せず）のデータラインに印加する。

【0044】

第１比較回路２１は、例えば第１処理データＰＤ１についての期待値を保持するメモリ及びコンパレータ等（図示せず）からなり、シフトレジスタブロック１５から供給された第１処理データＰＤ１と期待値とを比較する。

【0045】

例えば、データラインの数（すなわち、チャネル数）がｎ＝１０００である場合、第１比較回路２１は、回路内のメモリに８ビット分の期待値“０１０１０１０１”及び“１０１０１０１０”を保持する。第１比較回路２１は、基準クロック信号ＣＬＫの１０００クロック目における第１処理データＰＤ１を８チャネルずつ１２５個に分け、各々が“０１０１０１０１”となっていることを確認する。また、第１比較回路２１は、基準クロック信号ＣＬＫの１００１クロック目における第１処理データＰＤ１を８チャネルずつ１２５個に分け、各々が“１０１０１０１０”となっていることを確認する。

【0046】

第１比較回路２１は、比較結果に基づいて、第１処理データＰＤ１が期待値と一致している場合は“Ｈ”レベル、一致していない場合は“Ｌ”レベルを示す１パルスの比較結果信号ＣＲ１を出力する。

【0047】

第２比較回路２２は、例えば第２処理データＰＤ２についての期待値を保持するメモリ及びコンパレータ等（図示せず）からなり、データレジスタブロック１６から供給された第２処理データＰＤ２と期待値とを比較する。例えば、第２比較回路２２は、回路内のメモリに８ビット分の期待値を保持する。データラインの数（すなわち、チャネル数）がｎ＝１０００である場合、８ビット分の期待値と第２処理データＰＤ２との比較を１０００回行う。第２比較回路２２は、比較結果に基づいて、第２処理データＰＤ２が期待値と一致している場合は“Ｈ”レベル、一致していない場合は“Ｌ”レベルを示す１パルスの比較結果信号ＣＲ２を出力する。

【0048】

第３比較回路２３は、例えば第３処理データＰＤ３についての期待値を保持するメモリ及びコンパレータ等（図示せず）からなり、ラインラッチブロック１７から供給された第３処理データＰＤ３と期待値とを比較する。例えば、第３比較回路２３は、回路内のメモリに８ビット分の期待値を保持する。データラインの数（すなわち、チャネル数）がｎ＝１０００である場合、８ビット分の期待値と第３処理データＰＤ３との比較を１０００回行う。第３比較回路２３は、比較結果に基づいて、第３処理データＰＤ３が期待値と一致している場合は“Ｈ”レベル、一致していない場合は“Ｌ”レベルを示す１パルスの比較結果信号ＣＲ３を出力する。

【0049】

上記のように、テストモードにおいて、第１エンコード回路１２は、基準クロック信号ＣＬＫに基づいて第１パターン信号ＳＰ１を生成し、シフトレジスタブロック１５に供給する。シフトレジスタブロック１５内のシフトレジスタ１５２は、基準クロック信号ＣＬＫに応じて第１パターン信号ＳＰ１を順次シフトし、クロック信号ＣＫ₁〜ＣＫ_nを生成する。そして、かかるクロック信号ＣＫ₁〜ＣＫ_nをデコード及びパラレルシリアル変換して得られた第１処理データＰＤ１を、比較回路２１において期待値と比較する。これにより、シフトレジスタ１５２が正常に動作しているか否かを判定し、動作不良を検出することができる。

【0050】

また、第２エンコード回路１３は、画素データ片ＱＤ₁〜ＱＤ_nに基づいて第２パターン信号ＳＰ２を生成し、データレジスタブロック１６に供給する。データレジスタブロック１６内のデータレジスタ１６２は、第２パターン信号ＳＰ２をシリアルパラレル変換したデータであるパラレルデータＰＡ₁〜ＰＡ_nをテスト用クロック信号ＴＫ₁〜ＴＫ_nのタイミングで取り込むことにより、画素データＡ₁〜Ａ_nを生成する。そして、かかる画素データＡ₁〜Ａ_nをデコード及びパラレルシリアル変換して得られた第２処理データＰＤ２を、比較回路２２において期待値と比較する。これにより、データレジスタ１６２が正常に動作しているかを判定し、動作不良を検出することができる。

【0051】

また、第３エンコード回路１４は、画素データ片ＱＤ₁〜ＱＤ_nに基づいて第３パターン信号ＳＰ３を生成し、ラインラッチブロック１７に供給する。ラインラッチブロック１７内のラインラッチ１７２は、第３パターン信号ＳＰ３をシリアルパラレル変換したデータであるパラレルデータＰＢ₁〜ＰＢ_nをラインクロックＬＣのタイミングで取り込むことにより、画素データＢ₁〜Ｂ_nを生成する。そして、かかる画素データＢ₁〜Ｂ_nをデコード及びパラレルシリアル変換して得られた第３処理データＰＤ３を、比較回路２３において期待値と比較する。これにより、ラインラッチ１７２が正常に動作しているかを判定し、動作不良を検出することができる。

【0052】

このように、第１パターン信号ＳＰ１、第２パターン信号ＳＰ２、第３パターン信号ＳＰ３は夫々異なる信号パターンを有する信号であり、シフトレジスタブロック１５のシフトレジスタ１５２、データレジスタブロック１６のデータレジスタ１６２、ラインラッチブロック１７のラインラッチ１７は、別個独立に処理動作を行う。従って、本実施例のドライバ回路によれば、シフトレジスタ、データレジスタ、ラインラッチにおける動作不良の有無を別個に検出することが可能であるため、回路内の不良個所を素早く効率的に特定することが可能となる。

【実施例2】

【0053】

図９は、本実施例のドライバ回路３０の概略構成を示すブロック図である。なお、実施例１のドライバ回路１０と実質的に等価な構成については、同じ符号を付し、説明を省略する。

【0054】

ドライバ回路３０は、インタフェース部３１、シフトレジスタブロック１５、データレジスタブロック１６、ラインラッチブロック１７、レベルシフタ１８、ＤＡＣ１９、出力バッファ２０、第１比較回路２１、第２比較回路２２及び第３比較回路２３を有する。

【0055】

インタフェース部３１は、エンコード回路３２を含む。インタフェース部３１は、画像データ信号ＶＤの入力を受け、画像データ信号ＶＤ中から水平同期信号を抽出し、この水平同期信号に同期させてスタートパルス信号ＳＴを生成する。また、インタフェース部３１は、画像データ信号ＶＤに含まれる基準クロック信号ＣＬＫを抽出し、スタートパルス信号ＳＴ及び基準クロック信号ＣＬＫをシフトレジスタブロック１５に供給する。さらに、インタフェース部３１は、画像データ信号ＶＤに基づき、画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤを生成し、データレジスタブロック１６に供給する。また、インタフェース部３１は、画像データ信号ＶＤ中から抽出した水平同期信号に同期させてラインクロック信号ＬＣを生成し、ラインラッチブロック１７に供給する。

【0056】

エンコード回路３２は、テストモード信号ＴＳに応じて動作し、画像データ信号ＶＤに基づいて第１パターン信号ＳＰ１、第２パターン信号ＳＰ２及び第３パターン信号ＳＰ３を生成するパターン信号生成部である。

【0057】

エンコード回路３２は、例えばインバータ、２ビットカウンタ及びシリアルパラレル変換回路を含む。エンコード回路３２は、基準クロック信号ＣＬＫを反転した反転クロック信号の立ち上がりタイミングに同期して信号値が論理レベル“Ｈ”及び“Ｌ”に切り替わる第１パターン信号ＳＰ１を生成する。また、エンコード回路３２は、画素データ片ＱＤ₁〜ＱＤ_nを反転させた反転データをシリアルパラレル変換することにより、第２パターン信号ＳＰ２を生成する。また、エンコード回路３２は、例えば画素データ片ＱＤ₁〜ＱＤ_nからなる画素データ系列ＱＤをシリアルパラレル変換することにより、第３パターン信号ＳＰ３を生成する。

【0058】

本実施例のドライバ回路３０では、インタフェース部３１がエンコード回路３２を有し、単一のエンコード回路であるエンコード回路３２が第１パターン信号ＳＰ１、第２パターン信号ＳＰ２及び第３パターン信号ＳＰ３を生成する。すなわち、本実施例のドライバ回路３０は、第１〜第３エンコード回路を有する実施例１のドライバ回路１０と比べて、回路規模が小さい。

【0059】

従って、本実施例のドライバ回路３０によれば、回路規模の増大を抑えつつ、回路内の不良個所を素早く効率的に特定することが可能となる。

【0060】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、エンコード回路（第１〜第３エンコード回路）が第１〜第３パターン信号を生成してシフトレジスタブロック、データレジスタブロック及びラインラッチブロックに夫々供給し、第１〜第３比較回路において各ブロックの処理結果を期待値と比較する構成について説明した。しかし、パターン信号の数はこれに限られず、エンコード回路は第１〜第ｋのパターン信号（ｋは２以上の整数）を生成するものであれば良い。すなわち、本発明のドライバ回路では、第１〜第ｋのパターン信号を対応する第１〜第ｋ個の処理ブロックに夫々供給し、比較部において各々の処理ブロックにおける信号処理の期待値と処理結果とを比較することにより、各処理ブロックが正常に動作しているか否かを判定する。これにより、不良個所を素早く効率的に特定することが可能となる。

【0061】

また、上記実施例では、シフトレジスタブロック、データレジスタブロック及びラインラッチブロックをテストモードの判定対象としたが、対象となる処理ブロックはこれらに限られない。すなわち、画素駆動電圧生成部を構成する複数の処理ブロックのうちいずれの処理ブロックを判定対象としても良い。

【0062】

また、上記実施例では、画素駆動電圧生成部が１つのシフトレジスタブロックを有し、これをテストモードの判定対象とする例について説明したが、画素駆動電圧生成部が複数のシフトレジスタブロックを有するような場合にも本発明のドライバ回路を適用可能である。また、上記実施例ではデータレジスタブロック及びラインラッチブロックの両方をテストモードの判定対象としたが、いずれか一方のみをテストモードの判定対象としても良い。

【0063】

また、上記実施例では、第１比較回路２１が８ビット分の期待値を保持し、チャネル数がｎ＝１０００である場合には、基準クロック信号ＣＬＫの１０００クロック目と１００１クロック目の第１処理データＰＤ１について、８チャネルずつ１２５回に分けて期待値とが一致しているかどうかを確認する例について説明した。しかし、第１比較回路２１が１０００ビット分（すなわち、ｎビット分）の期待値を保持し、１０００クロック目で“０１０１０１０１…”、１００１クロック目で“１０１０１０１０…”となっていることを夫々確認する構成としても良い。

【0064】

また、上記実施例では、ドライバ回路１０及び３０が、第１比較回路２１、第２比較回路２２及び第３比較回路２３を有する構成について説明した。しかし、これとは異なり、第１処理データＰＤ１と期待値との比較、第２処理データＰＤ２と期待値との比較、及び第３処理データＰＤ３と期待値との比較を行う単一の比較回路を有する構成としても良い。

【0065】

また、上記実施例１では、テストモード信号ＴＳが第１エンコード回路１２、第２エンコード回路１３、第３エンコード回路１４、シフトレジスタブロック１５、データレジスタブロック１６、ラインラッチブロック１７、第１比較回路２１、第２比較回路２２、第３比較回路２３の各々に共通して供給される例について説明した。しかし、第１エンコード回路１２及びシフトレジスタブロック１５及び第１比較回路２１からなる第１の回路ブロック群と、第２エンコード回路１３及びデータレジスタブロック１６及び第２比較回路２２からなる第２の回路ブロック群と、第３エンコード回路１４及びラインラッチブロック１７及び第３比較回路２３からなる第３の回路ブロック群と、に夫々別々にテストモード信号ＴＳを供給しても良い。各ブロック群は別個に動作することが可能であるため、かかるテストモード信号ＴＳの供給態様によっても、ドライバ回路１０における動作不良を検出することができる。

【符号の説明】

【0066】

１０，３０ ドライバ回路
１１，３１ インタフェース部
１２ 第１エンコード回路
１３ 第２エンコード回路
１４ 第３エンコード回路
１５ シフトレジスタブロック
１６ データレジスタブロック
１７ ラインラッチブロック
１８ レベルシフタ
１９ ＤＡＣ
２０ 出力バッファ
２１ 第１比較回路
２２ 第２比較回路
２３ 第３比較回路
３２ エンコード回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】