特開 2017-220654 電磁シールドを備えた半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-220654(P2017-220654A)

(43)【公開日】2017年12月14日

(54)【発明の名称】電磁シールドを備えた半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 23/28 20060101AFI20171117BHJP

   H05K 9/00 20060101ALI20171117BHJP

   H01L 21/56 20060101ALI20171117BHJP

【ＦＩ】

   H01L23/28 F

   H05K9/00 Q

   H01L21/56 R

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

【全頁数】10

(21)【出願番号】特願2016-116725(P2016-116725)

(22)【出願日】2016年6月11日

(71)【出願人】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100098372

【弁理士】

【氏名又は名称】緒方 保人

(72)【発明者】

【氏名】緒方 敏洋

(72)【発明者】

【氏名】寺崎 敏史

(72)【発明者】

【氏名】末吉 裕明

(72)【発明者】

【氏名】田中 健司

【テーマコード（参考）】

4M109

5E321

5F061

【Ｆターム（参考）】

4M109AA01

4M109BA01

4M109CA21

4M109EA02

4M109EE07

5E321AA22

5E321BB23

5E321GG05

5F061AA01

5F061BA01

5F061CA21

5F061CB03

5F061DA06

(57)【要約】

【課題】めっき法等でシールド膜を形成すると共に、リードフレームをインターポーザとして用いることにより、低背化と低コスト化を図る。
【解決手段】リードフレームの集合基板のチップ実装領域に半導体チップ５を搭載すると共に、この半導体チップ５をリード４に接続した後、チップ実装領域を樹脂封止し、かつ樹脂８の上面からリードフレームのグランド用リード３に達する凹み９を形成し、この凹み９を含む集合基板の封止樹脂面にシールド膜１２を形成し、チップ実装領域間を切断して半導体装置を個片化する。また、上記凹み９の形成の後でシールド膜形成の前に、チップ実装領域間を所定の深さまでハーフダイシングすることにより、シールド膜１２とリード４との接触をなくす。
【選択図】図１

【特許請求の範囲】

【請求項1】

リードフレームに半導体チップが実装され、モールド成型により樹脂封止されたチップ実装体と、
このチップ実装体の側面側の封止樹脂に形成され、上面から上記リードフレームのシールド導通部に達する凹みと、
上記チップ実装体の上面から側面及び凹みに形成され、上記凹みにより上記シールド導通部に対し電気的に接続された電磁シールド膜と、を含んでなる電磁シールドを備えた半導体装置。

【請求項2】

上記リードフレームのシールド導通部以外のリードを上面側へ露出させないために、上記チップ実装体の側面に、上記凹みの底面であるシールド導通部面から上がる封止樹脂の段差部を設け、この段差部により上記電磁シールド膜と上記リードとを絶縁することを特徴とする請求項１記載の電磁シールドを備えた半導体装置。

【請求項3】

チップ単位のチップ実装領域が複数配置されたリードフレームの集合基板を用い、この集合基板のチップ実装領域に半導体チップを搭載すると共に、この半導体チップをリードに電気的に接続するチップ実装工程と、
上記集合基板上の複数のチップ実装領域をモールド成型により樹脂封止し、かつ封止樹脂の上面から上記リードフレームのシールド導通部に達する凹みを形成する工程と、
上記凹みを含む上記集合基板の封止樹脂面に電磁シールド膜を形成するシールド膜形成工程と、
上記集合基板のチップ実装領域間を切断して半導体装置を個片化する切断工程と、を含む電磁シールドを備えた半導体装置の製造方法。

【請求項4】

上記凹みは、モールド金型に形成された突起部を、集合基板に押し当てるようにし、上記モールド成型時に同時に形成することを特徴とする請求項３記載の電磁シールドを備えた半導体装置の製造方法。

【請求項5】

上記集合基板の封止樹脂において隣接する複数のチップ実装領域に渡って１つの上記凹みを形成したことを特徴とする請求項３又は４記載の電磁シールドを備えた半導体装置の製造方法。

【請求項6】

上記シールド導通部以外のリードが上面側へ露出しないように、上記集合基板のチップ実装領域間の封止樹脂を所定の深さまで切断するハーフダイシング工程を設け、このハーフダイシング工程の後に、上記シールド膜形成工程を実施することにより、上記電磁シールド膜と上記リードフレームのリードとを絶縁することを特徴とする請求項３乃至５のいずれかに記載の電磁シールドを備えた半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置及びその製造方法、特に電気的ノイズを抑制すると共に、電気ノイズの影響を受けないようにする電磁シールドを備えた半導体装置及びその製造方法に関する。

【背景技術】

【0002】

近年、通信機器、車載機器、家電機器内で取り扱われる信号の高周波化が進んでおり、この高周波化は、取り扱う信号容量の増大に伴うもので、これによって、放出される電気的ノイズが増加している。この電気的ノイズは、製品セットに組み込まれている各電子部品の相互干渉による誤動作の原因となり、半導体装置（パッケージ）から放出する電気的ノイズを抑える［ＥＭＩ（電磁干渉）の観点］と共に、周囲からの電気ノイズによって製品機能に支障を来さない［ＥＭＳ（電磁感受性）の観点］ための電磁シールド（以下シールド）の対策が必要となる。

【0003】

一般に、高周波信号になる程、表皮効果によって、信号が流れる導電体の厚さは薄くなり、例えば１０ＧＨｚを超える高周波信号は、銅（Ｃｕ）配線の場合、０．７μｍ厚を下回ると言われており、シールド体においてその厚さを薄くした場合でも、高周波信号の流れを確保することができる。

【0004】

また、従来のシールドは、金属キャップを被せた所謂メタルケースタイプで対応する事例が多いが、このメタルケースの厚さは、１００μｍ程度となるため、製品を低背化することが難しく、キャップ材の価格が高く、貼付け工数が多い等により高コストとなっている。
上記のように事情から、樹脂モールドパッケージのシールドにめっき法、スパッタリング法等を用いた金属膜の形成が注目されている。

【0005】

シールドをめっき法により形成するものとして、下記特許文献１のシールド付き電子部品があり、この特許文献１では、封止体の上面及び側面を覆うようにシールドとしてのめっき膜が形成され、またインターポーザとして設計自由度が高い有機基板にはグランド配線層に接続されたスルーホールが形成され、このスルーホールを介して上記めっき膜がグランド配線層に接続される。

【0006】

また、下記特許文献２では、有機多層基板からなるモジュール基板の上に半導体素子を搭載して樹脂封止され、例えば平面視正方形の対角位置に２個の貫通孔（凹部）を形成した後、めっき法により外装シールドを形成することにより、外装シールドが貫通孔を介して接地端子に接続される。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１０−１１４２９１号公報

【特許文献2】特開２０１２−１５１３５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、上記の特許文献１，２では、インターポーザとして有機基板（多層基板）が使用されているが、この有機基板では、絶縁層をコアとし、多層配線の形成が可能であるため、各層配線を電気的に接続するスルーホール等を用いて、パッケージ表面に形成したシールドとグランドラインを同電位とする設計が容易である。
しかしながら、有機基板は作製工程数も多く、インターポーザとしてはコストが高いというデメリットがある。

【0009】

一方、インターボーザとして金属のリードフレームも用いられており、このリードフレームの場合は作製工程数も少なく、低コストとなるが、このリードフレームは、一般に多層構造にすることが困難であり、機能ピン（機能リード）を電気的に独立させて、めっき法によるシールドをグランドライン（接地リード）のみに接続させることは難しい。

【0010】

本発明は上記問題点に鑑みてなされたものであり、その目的は、めっき法等でシールド膜を形成すると共に、リードフレームをインターポーザとして用いることにより、低背化と低コスト化を図ることができ、またシールドとグランドとの接続を容易かつ効率よく行うことが可能となる電磁シールドを備えた半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0011】

上記目的を達成するために、請求項１の発明の電磁シールドを備えた半導体装置は、リードフレームに半導体チップが実装され、モールド成型により樹脂封止されたチップ実装体と、このチップ実装体の側面側の封止樹脂に形成され、上面から上記リードフレームのシールド導通部に達する凹みと、上記チップ実装体の上面から側面及び凹みに形成され、上記凹みにより上記シールド導通部に対し電気的に接続された電磁シールド膜と、を含んでなることを特徴とする。
請求項２の発明は、上記リードフレームのシールド導通部以外のリードを上面側へ露出させないために、上記チップ実装体の側面に、上記凹みの底面であるシールド導通部面から上がる封止樹脂の段差部を設け、この段差部により上記電磁シールド膜と上記リードとを絶縁することを特徴とする。

【0012】

請求項３の発明の電磁シールドを備えた半導体装置の製造方法は、チップ単位のチップ実装領域が複数配置されたリードフレームの集合基板を用い、この集合基板のチップ実装領域に半導体チップを搭載すると共に、この半導体チップをリードに電気的に接続するチップ実装工程と、上記集合基板上の複数のチップ実装領域をモールド成型により樹脂封止し、かつ封止樹脂の上面から上記リードフレームのシールド導通部に達する凹みを形成する工程と、上記凹みを含む上記集合基板の封止樹脂面に電磁シールド膜を形成するシールド膜形成工程と、上記集合基板のチップ実装領域間を切断して半導体装置を個片化する切断工程と、を含むことを特徴とする。
請求項４の発明は、上記凹みは、モールド金型に形成された突起部を、集合基板に押し当てるようにし、上記モールド成型時に同時に形成することを特徴とする。
請求項６の発明は、上記シールド導通部以外のリードが上面側へ露出しないように、上記集合基板のチップ実装領域間の封止樹脂を所定の深さまで切断するハーフダイシング工程を設け、このハーフダイシング工程の後に、上記シールド膜形成工程を実施することにより、上記電磁シールド膜と上記リードフレームのリードとを絶縁することを特徴とする。

【0013】

上記の構成によれば、リードフレーム集合基板のチップ実装領域に対し半導体チップが実装され、この集合基板上の複数のチップ実装領域が樹脂封止され、例えばこのとき、金型の突起部を集合基板に押し付けた状態で樹脂封止することにより、封止樹脂の上面からリードフレームのシールド導通部（グランド）に達し、シールド導通部を露出する凹みが形成される。その後、この凹みを含む集合基板の封止樹脂面に電磁シールド膜が形成されることで、このシールド膜とシールド導通部が接続された半導体装置が製作される。

【0014】

上記の凹みは、例えば長穴状の凹みとして、封止樹脂において隣接する複数のチップ実装領域に渡って形成し、長穴状の凹みの中心部で切断するようにすれば、複数の半導体装置の凹みを同時に形成することができる。

【0015】

また、集合基板のチップ実装領域間の封止樹脂をハーフダイシングし、リードフレームのシールド導通部以外のリードを上面側へ露出させない深さまで切断することにより（チップ実装体の側面に凹みの底面であるシールド導通部面から１段上がる封止樹脂の段差を設けることにより）、シールド膜とリードとが接触せず、絶縁状態とすることができる。

【発明の効果】

【0016】

本発明の電磁シールドを備えた半導体装置及びその製造方法によれば、めっき法、スパッタリング法等でシールド膜を形成すると共に、リードフレームをインターポーザとして用いることにより、低背化と低コスト化を図ることができ、またシールドとグランドとの接続を容易かつ効率よく行うことが可能となる。
即ち、電磁シールドが、従来のメタルケースタイプに比べて、薄くなり、低背化、小型化ができると共に、一括モールド成型を行った後、ダイシングにて個片化して作製するので、生産性が高く、インターポーザとして安価なリードフレームを使用できることから、低コスト化を図ることができる。

【0017】

また、装置（パッケージ）の上面及び側面に形成された電磁シールドと裏面のシールド導通部（グランド端子）を凹みにより確実に電気的に接続することができる。
また、凹みの１つを隣接装置に共用し、十分な開口サイズと、例えばめっきの付き回り性を確保することにより、必要最小サイズでシールドの電気接続を行うことができ、高いチップ搭載率を確保して小型の装置を作製することが可能となる。
更に、凹みは、モールド金型の突起部をフィルムを介してリードフレーム（シールド導通部）に押し当てて形成することにより、シールド導通部（グランド用リード）を確実に露出させることができる。

【図面の簡単な説明】

【0018】

【図1】本発明の実施例に係る半導体装置を示し、図（Ａ）は上面図、図（Ｂ）は側面図、図（Ｃ）は正面図である。

【図2】実施例の半導体装置においてリードフレームに半導体チップを実装した状態の上面図である。

【図3】実施例の集合基板に複数の半導体チップを実装した状態を示す図である。

【図4】実施例の集合基板に対し樹脂封止及び凹み形成を施した状態を示す図である。

【図5】実施例の集合基板のチップ実装領域間をハーフダイシングした状態を示す図である。

【図6】実施例の集合基板に電磁シールド膜を形成した状態を示す図である。

【図7】実施例の集合基板のチップ実装領域間をフルダイシングする状態を示す図である。

【図8】実施例の樹脂封止工程で金型の突起をインナーリードに押し付ける状態を示す図である。

【発明を実施するための形態】

【0019】

図１に、実施例の電磁シールドを備えた半導体装置が示され、図２には、半導体チップ実装後の状態が示されている。図２に示されるように、インターポーザとしてのリードフレームは、ダイパッド２、シールド導通部であるグランド用リード（インナーリード）３及び多数のリード（インナーリード）４を有して構成され、上記ダイパッド２の上に半導体チップ（ＩＣ等）５が搭載（接続）され、この半導体チップ５の電極が金属線６によってリード４へ接続（ワイヤボンディング）される。

【0020】

図１の網線部分１２は、半導体装置の上面から側面に渡って形成された金属の電磁シールド膜（以下シールド膜）であるが、このシールド膜１２を付与する前のチップ実装体は、上述した図２の半導体チップ５及びリードフレームを樹脂８にて封止したものである。即ち、このチップ実装体は、図１（Ｂ），（Ｃ）に示されるように、リード４の底面及び先端側面を露出させ、その他の面が樹脂封止され、樹脂体側面に半円状の凹み（逆半円錐台状凹部）９ａ，９ｂが設けられており、この凹み９ａ，９ｂは、チップ実装体の側面においてその上面からグランド用リード３に達し、グランド用リード３を露出している。このような凹み９ａ，９ｂを設けることで、上面及び側面に形成したシールド膜１２がグランド用リード３に確実に接続される。

【0021】

また、実施例の装置では、チップ実装体の側面においてシールド膜１２が形成されている上側部分とシールド膜１２が形成されていない下側部分に段差部１１が形成されており、この段差部１１を設けることで、シールド膜１２とリード４との間に残る樹脂８の厚さ分だけ距離を取り、電気的な接触を回避している。この段差部１１（の上面）とリード４（の上面）との距離（深さ方向の間隔）は、０．０５〜０．１５ｍｍ程度としている。

【0022】

次に、図３〜図８により実施例の製造方法を説明する。
まず、図３（チップ実装工程）では、集合基板１５として、チップ単位のチップ実装領域１６が多数配置されたリードフレームが用いられ、このリードフレーム集合基板１５のチップ実装領域１６に半導体チップ５が搭載され、図２で説明したように、この半導体チップ５の電極がリード（４）に電気的に接続される。

【0023】

次に、図４（樹脂封止及び凹み形成工程）では、図３の半導体チップ５が実装された集合基板１５に対し、モールド成型法によってエポキシ系等の樹脂８を用いた封止が行われると同時に、隣接するチップ実装領域１６に渡って（跨がる）長穴（楕円穴）状の凹み（逆長円錐台状凹部）９が形成される。
即ち、図８に示されるように、金型１８には凹み９を形成するための突起部１９が設けられ、この突起部１９を含む金型１８の面にフッ素系のフィルム２０を介在させながら、この突起部１９をグランド用リード３に押し当て、この状態で、樹脂を流し込むことで、樹脂８にその上面からグランド用リード３に達する凹み９を形成する。この凹み９は、上記突起部１９の形状によって、長円の円錐台を逆さにした形状（テーパー状）の空間からなる凹部となる。上記のように、フィルム２０を介在させることにより、フィルム２０が樹脂漏れを防止する緩衝材として機能し、安定した良好な凹み９が得られる。

【0024】

上記凹み９の形状は、フルダイシング時のストリート幅０．１ｍｍ程度を考慮し、このストリート幅を付加した長穴形状とし、円径部分のサイズは、突起部１９の金型強度、フッ素系のフィルム２０の破れが発生しないように、φ０．５ｍｍ程度以上とすることが望ましい。

【0025】

図５（ハーフダイシング工程）では、縦及び横の切断線５０に示されるように、集合基板（ＭＡＰ基板）１５の各チップ実装領域（１６）の間を所定の深さ（図１で説明した段差部１１の面）まで切断する。即ち、上記凹み９の部分を除く側面に、図１で説明したリード４の上面から所定の間隔を持った位置まで切断する。これにより、装置パッケージの側面には段差部１１が形成される。このハーフダイシング工程での切断線５０の幅は、めっきの付きまわり性、後述のフルダイシング時のばらつきを考慮し、０．２ｍｍ程度の幅とすることが望ましい。

【0026】

図６（シールド膜形成工程）では、図５のようにハーフダイシングした集合基板１５に、めっき法、スパッタリング法、蒸着法等によって金属（導電性）のシールド膜１２を形成する。このシールド膜１２は、図１で説明したように、個々の装置の上面から側面に渡って形成され、側面の凹み９ではグランド用リード（シールド導通部）３まで、その他の部分では段差部１１の面まで施される。即ち、シールド膜１２とリード４との間隔を０．０５〜０．１５ｍｍ程度とすることで、後述する個片化切断時にシールド膜１２の金属バリが発生した場合でも、この金属バリによりシールド膜１２とグランド用リード３が電気的にショートすることを防ぐことができる。

【0027】

上記シールド膜１２のシールド効果（ＳＥ）は、シールド材表面の反射及び減衰吸収によって得られ、シールド層に入射した電磁波はシールド材表面で大きく反射される。一般に、シールド性能は、シールド材の材質、厚み、周波数数により変化する。電界に対しては、体積抵抗率の低い、銅、銀等の材料がよく、また磁界に対しては透磁率が高い、ニッケル、鉄、パーマロイがよい。電磁シールドの効果を上げるため、上記材料を組み合わせて用いることも可能である。めっき法は、多層化しやすく、また高周波化される信号の取り扱いには上述したように表皮効果によって、薄膜で十分であることから、膜形成法として好適である。

【0028】

めっき法で取り扱い易い材料としては、一般に、ニッケル、銅等の材料があり、電界のシールド性の効果が高い銅と磁界シールド性の効果が高いニッケルを多層構造にする組み合わせは、有効である。
樹脂８は絶縁材料であるため、無電解めっきにてまずシードめっきを実施する必要がある。無電解めっきの場合、裏面電極部にもめっきが施されて全ピン（リード）がショートしてしまうため、絶縁材料をめっき不要部分に施す必要がある。その際用いる材料としては、めっき後に剥がしやすいレジストフィルム等の材料が好適である。

【0029】

そこで、実施例では、例えばまず無電解ニッケルめっきを１μｍ程度施した後、電解銅めっきを５μｍ程度施す。その後、更に電解ニッケルめっきを２μｍ程度施す。最終めっきをニッケルめっきとしている理由は、酸化変色対策である。また、ニッケルメッキの場合、表層に薄い水酸化物を形成し、安定な膜ができる。上記の例では、３層めっきとしているが、最初に無電解銅めっきを施すことによって、２層めっきとしてもよい。

【0030】

図７（個片化フルダイシング工程）では、図６のように、シールド膜１２を形成した集合基板１５を縦及び横の切断線５１に沿って切断することにより、半導体装置（パッケージ）を個片化する。上記図５のハーフダイシング工程での切断線５０の幅を０．２ｍｍ程度の幅としたので、フルダイシング５１の幅は０．１〜０．１５ｍｍ程度としている。
このようにして個片化された半導体装置が、図１の構成のものとなる。

【0031】

上記実施例の製造では、１つの凹み９を隣接する２つのチップ実装領域１６に渡って形成することにより、装置の両側面の２つの凹み９ａ，９ｂは、逆半円錐台状で、上面からグランド用リード３へ向けて凹みかつ側面から内側へ凹む形（側面に露出する形）となるが、この凹み９は、チップ実装領域１６の側面側に単独で（左右で１つずつ）形成し、単に上面からグランド用リード３へ向けてのみ凹む穴（側面に露出しない形）としてもよい。
また、隣接する２つのチップ実装領域１６に渡って１つ凹み９を形成したが、この凹み９は２つ以上並べて形成し、装置の左右側面のそれぞれに２つ以上の凹み９ａ，９ｂを配置するようにしてもよく、また隣接する３つ以上のチップ実装領域１６に渡って（跨って）１つの凹み９を形成するようにしてもよい。

【符号の説明】

【0032】

２…ダイパッド、 ３…グランド用リード（シールド導通部）、
４…リード、 ５…半導体チップ、
８…樹脂、 ９，９ａ，９ｂ，…凹み、
１１…段差部、 １２…シールド膜、
１５…集合基板（リードフレーム）、
１６…チップ実装領域、
１８…金型、 １９…突起部、
２０…フィルム、 ５０，５１…切断線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】