特開 2017-59770 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-59770(P2017-59770A)

(43)【公開日】2017年3月23日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/331 20060101AFI20170303BHJP

   H01L 29/732 20060101ALI20170303BHJP

   H01L 21/8249 20060101ALI20170303BHJP

   H01L 27/06 20060101ALI20170303BHJP

【ＦＩ】

   H01L29/72 P

   H01L27/06 321B

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】13

(21)【出願番号】特願2015-185720(P2015-185720)

(22)【出願日】2015年9月18日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】山本 哲也

【テーマコード（参考）】

5F003

5F048

【Ｆターム（参考）】

5F003BA27

5F003BA29

5F003BB02

5F003BB90

5F003BE02

5F003BE90

5F003BJ15

5F003BP11

5F048AC05

5F048BE02

5F048BG13

5F048CA01

5F048CA12

(57)【要約】      （修正有）

【課題】結晶欠陥の発生を抑制しつつ不純物プロファイルの変更を伴うことなく高ｈＦＥ特性を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、Ｎ型の半導体基板１０の表面に形成されたＰ型のＰウェル１２を含んで構成されるコレクタと、Ｐウェル１２内に設けられたＮ型のＮウェル１４を含んで構成されるベースと、Ｎウェル１４に形成された凹部１４Ａの表面に設けられたＰ型を有するエミッタ３１と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の導電型を有する第１のウェルを含んで構成されるコレクタと、
前記第１のウェル内に設けられた前記第１の導電型とは異なる第２の導電型を有する第２のウェルを含んで構成されるベースと、
前記第２のウェルに形成された凹部の表面に設けられた前記第１の導電型を有するエミッタと、
を含む半導体装置。

【請求項2】

第１の導電型を有する第１のウェルを含んで構成されるコレクタと、
前記第１のウェル内に設けられた前記第１の導電型とは異なる第２の導電型を有する複数の第２のウェルを含んで構成されるベースと、
前記複数の第２のウェルの各々に形成された凹部の各々の表面に設けられた前記第１の導電型を有するエミッタと、
を含む半導体装置。

【請求項3】

前記第２のウェルは、表面からの深さ位置が深くなる程、不純物濃度が低下する濃度分布を有する
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第１のウェルに設けられたＭＯＳＦＥＴおよび前記第２のウェルに設けられたＭＯＳＦＥＴの少なくとも一方を更に含む
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

半導体基板に第１の導電型を有する第１のウェルを形成する工程と、
前記第１のウェル内に前記第１の導電型とは異なる第２の導電型を有する第２のウェルを形成する工程と、
前記第２のウェルの内側領域を含む前記半導体基板の表面の所定位置に絶縁体からなる素子分離部を形成する工程と、
前記第２のウェルの内側領域に形成された前記素子分離部を除去することにより、前記第２のウェルの内側領域に凹部を形成する工程と、
前記凹部の表面に前記第１の導電型を有するエミッタを形成する工程と、
を含む半導体装置の製造方法。

【請求項6】

前記第１のウェルの表面に、前記第１のウェルの不純物濃度よりも高い不純物濃度の第１の導電型を有するコレクタコンタクト部を形成する工程と、
前記第２のウェルの表面に、前記第２のウェルの不純物濃度よりも高い不純物濃度の第２の導電型を有するベースコンタクト部を形成する工程と、
を更に含む
請求項５に記載の製造方法。

【請求項7】

半導体基板に第１の導電型を有する第１のウェルを形成する工程と、
前記第１のウェル内に前記第１の導電型とは異なる第２の導電型を有する複数の第２のウェルを形成する工程と、
前記複数の第２のウェルの各々の内側領域を含む前記半導体基板の表面の所定位置に絶縁体からなる素子分離部を形成する工程と、
前記複数の第２のウェルの各々の内側領域に形成された前記素子分離部の各々を除去することにより、前記複数の第２のウェルの各々の内側領域にそれぞれ凹部を形成する工程と、
前記凹部の各々の表面に前記第１の導電型を有するエミッタを形成する工程と、
を含む半導体装置の製造方法。

【請求項8】

前記第１のウェル内に、前記複数の第２のウェルに接する前記第２の導電型を有する半導体領域を形成する工程と、
前記半導体領域の表面に前記半導体領域の不純物濃度よりも高い不純物濃度の第２の導電型を有するベースコンタクト部を形成する工程と、
前記第１のウェルの表面に、前記第１のウェルの不純物濃度よりも高い不純物濃度の第１の導電型を有するコレクタコンタクト部を形成する工程と、
を更に含む
請求項７に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを用いて半導体基板にＭＯＳＦＥＴ（MOS Field Effect Transistor）とＢＪＴ（Bipolar junction transistor、バイポーラジャンクショントランジスタ）とを混載した半導体装置が知られている。

【0003】

例えば、特許文献１には、ＣＭＯＳ部における第１の導電型を有するソース・ドレイン領域をエミッタ領域、第２の導電型を有する第１のウェル領域をベース領域、第１の導電型を有する第２のウェル領域又は第１の導電型を有する半導体基板をコレクタ領域としてそれぞれ形成される縦型バイポーラトランジスタであって、第１のウェル領域上にあってエミッタ領域を規定するように設けられた分離構造を具備したものが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５−２３６０８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図１は、ＣＭＯＳプロセスを用いて形成されるＰＮＰ型のＢＪＴを含む半導体装置の構成の一例を示す断面図である。

【0006】

半導体装置１００Ｘは、Ｎ型の半導体基板１０の表面に形成されたＰ型のＰウェル１２と、Ｐウェル１２の内側に形成されたＮ型のＮウェル１４をと、含む所謂ＷＥＬＬ ｉｎ ＷＥＬＬ構造を有する。Ｐウェル１２の表面には、Ｐウェル１２の不純物濃度よりも高い不純物濃度を有するＰ型のコレクタコンタクト部３２が設けられている。コレクタコンタクト部３２には、コレクタ電極４２が接続されている。Ｎウェル１４の表面には、Ｎウェル１４の不純物濃度よりも高い不純物濃度を有するＮ型のベースコンタクト部３３が設けられている。ベースコンタクト部３３には、ベース電極４３が接続されている。また、Ｎウェル１４の表面には、Ｐ型のエミッタ３１が設けられている。エミッタ３１には、エミッタ電極４１が接続されている。

【0007】

エミッタ３１とベースコンタクト部３３との間の領域、ベースコンタクト部３３とコレクタコンタクト部３２との間の領域およびコレクタコンタクト部３２の外側の領域には、それぞれ公知のＳＴＩ（Shallow Trench Isolation）プロセスを用いて形成される素子分離部２０が設けられている。

【0008】

このように、半導体装置１００Ｘは、Ｐウェル１２をコレクタ、Ｎウェル１４をベース、Ｎウェル１４の表面に設けられたＰ型半導体領域をエミッタとして含むＢＪＴを有する。また、半導体装置１００Ｘは、Ｐウェル１２に設けられたＮチャネルＭＯＳＦＥＴ（図示せず）およびＮウェル１４に設けられたＰチャネルＭＯＳＦＥＴ（図示せず）の少なくとも一方を含み得る。コレクタコンタクト部３２およびエミッタ３１は、ＰチャネルＭＯＳＦＥＴのソース・ドレイン領域を形成するための不純物注入工程において形成され、ベースコンタクト部３３は、ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域を形成するための不純物注入工程において形成される。

【0009】

上記の構成を有する半導体装置１００Ｘは、以下の２つの問題を有する。

【0010】

１つ目の問題は、Ｎウェル１４内に形成された素子分離部２０によってＮウェル１４に加えられる応力に起因してＮウェル１４内に結晶欠陥Ｄが発生するおそれがある。結晶欠陥ＤがＢＪＴのコレクタを構成するＰウェル１２に達すると、キャリアのトラップが起こり、ＢＪＴにおいて出力電流（コレクタ電流）の低下やｈＦＥ（直流電流増幅率）のバラツキ増大といった問題が生じるおそれがある。ここで、ｈＦＥは、エミッタ接地におけるベース電流に対するコレクタ電流の比率であり、一般的には、ベース幅Ｗが小さい程大きくなり、また、ベース領域の濃度が低い程大きくなることが知られている。結晶欠陥Ｄの発生を抑制する方法としては、結晶欠陥Ｄの発生を誘発する素子分離部２０を形成する際のトレンチの角度を制御する方法が考えられる。しかしながら、この方法では、開発期間が長期化するという問題がある。他の方法として、結晶欠陥が生じた箇所を修復するための熱処理工程を追加する方法が考えられる。しかしながら、この方法では、工程追加によるコストの増大を招くという問題がある。

【0011】

２つ目の問題は、ＢＪＴのベースを構成するＮウェル１４は、イオン注入およびその後の熱処理によって形成されるため、Ｎウェル１４の不純物濃度は、その深さ位置が深くなる程、低くなる。すなわち、Ｎウェル１４の不純物濃度は、Ｎウェル１４の表面側（エミッタ３１側）で高く、底面側（コレクタ側）で低くなる。半導体装置１００Ｘの構造によれば、エミッタ−ベース接合部は、不純物濃度が高いＮウェル１４の表層部に形成されるため、ベース幅Ｗも大きくなり、高ｈＦＥ特性を実現することが困難である。

【0012】

高ｈＦＥ特性を実現させるために、エミッタ３１を、高い不純物濃度を維持しながらＮウェル１４のより深い位置まで分布させることが考えられる。しかしながらこの場合、ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域を形成するためのイオン注入条件とは異なる条件で、エミッタ３１を形成することが必要となり、エミッタ３１を形成するための専用の工程が必要となり、コストの増大を招く。また、エミッタ３１を形成するための専用のイオン注入装置が必要となる。

【0013】

本発明は、上記の点に鑑みてなされたものであり、結晶欠陥の発生を抑制しつつ不純物プロファイルの変更を伴うことなく高ｈＦＥ特性を実現することができる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明の第１の観点に係る半導体装置は、第１の導電型を有する第１のウェルを含んで構成されるコレクタと、第１のウェル内に設けられた前記第１の導電型とは異なる第２の導電型を有する第２のウェルを含んで構成されるベースと、第２のウェルに形成された凹部の表面に設けられた前記第１の導電型を有するエミッタと、を含む。

【0015】

本発明の第２の観点に係る半導体装置は、第１の導電型を有する第１のウェルを含んで構成されるコレクタと、前記第１のウェル内に設けられた前記第１の導電型とは異なる第２の導電型を有する複数の第２のウェルを含んで構成されるベースと、前記複数の第２のウェルの各々に形成された凹部の各々の表面に設けられた前記第１の導電型を有するエミッタと、を含む。

【0016】

本発明の第３の観点に係る半導体装置の製造方法は、半導体基板に第１の導電型を有する第１のウェルを形成する工程と、前記第１のウェル内に前記第１の導電型とは異なる第２の導電型を有する第２のウェルを形成する工程と、前記第２のウェルの内側領域を含む前記半導体基板の表面の所定位置に絶縁体からなる素子分離部を形成する工程と、前記第２のウェルの内側領域に形成された前記素子分離部を除去することにより、前記第２のウェルの内側領域に凹部を形成する工程と、前記凹部の表面に前記第１の導電型を有するエミッタを形成する工程と、を含む。

【0017】

本発明の第４の観点に係る半導体装置の製造方法は、半導体基板に第１の導電型を有する第１のウェルを形成する工程と、前記第１のウェル内に前記第１の導電型とは異なる第２の導電型を有する複数の第２のウェルを形成する工程と、前記複数の第２のウェルの各々の内側領域を含む前記半導体基板の表面の所定位置に絶縁体からなる素子分離部を形成する工程と、前記複数の第２のウェルの各々の内側領域に形成された前記素子分離部の各々を除去することにより、前記複数の第２のウェルの各々の内側領域にそれぞれ凹部を形成する工程と、前記凹部の各々の表面に前記第１の導電型を有するエミッタを形成する工程と、を含む。

【発明の効果】

【0018】

本発明によれば、結晶欠陥の発生を抑制しつつ不純物プロファイルの変更を伴うことなく高ｈＦＥ特性を実現することが可能となる。

【図面の簡単な説明】

【0019】

【図1】ＢＪＴを含む半導体装置の構成の一例を示す断面図である。

【図2】本発明の実施形態に係る半導体装置の構成を示す断面図である。

【図3A】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図3B】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図3C】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図4A】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図4B】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図4C】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

【図5】本発明の他の実施形態に係る半導体装置の構成を示す断面図である。

【図6A】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図6B】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図6C】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図6D】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図7A】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図7B】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【図7C】本発明の他の実施形態に係る半導体装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0021】

[第１の実施形態]
図２は、本発明の第１の実施形態に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、Ｎ型の半導体基板１０の表面に形成されたＰ型のＰウェル１２と、Ｐウェル１２の内側に形成されたＮ型のＮウェル１４と、を含む所謂ＷＥＬＬ ｉｎ ＷＥＬＬ構造を有する。

【0022】

Ｐウェル１２の表面には、Ｐウェル１２の不純物濃度よりも高い不純物濃度を有するＰ型のコレクタコンタクト部３２が設けられている。コレクタコンタクト部３２には、コレクタ電極４２が接続されている。

【0023】

Ｎウェル１４の表面には、Ｎウェル１４の底部に向けて凹んだ凹部１４Ａが設けられている。本実施形態に係る半導体装置１００において、Ｐ型のエミッタ３１は、凹部１４Ａの表面（底面および側面）に沿って設けられている。エミッタ３１には、エミッタ電極４１が接続されている。

【0024】

Ｎウェル１４の表面の、凹部１４Ａの外側には、Ｎウェル１４の不純物濃度よりも高い不純物濃度を有するＮ型のベースコンタクト部３３が設けられている。ベースコンタクト部３３には、ベース電極４３が接続されている。

【0025】

ベースコンタクト部３３とコレクタコンタクト部３２との間の領域およびコレクタコンタクト部３２の外側の領域には、それぞれ公知のＳＴＩ（Shallow Trench Isolation）プロセスを用いて形成される素子分離部２０が設けられている。

【0026】

このように、半導体装置１００は、Ｐウェル１２をコレクタ、Ｎウェル１４をベース、Ｎウェル１４の表面に形成された凹部の表面に設けられたＰ型半導体領域をエミッタとして含むＰＮＰ型のＢＪＴを有する。また、半導体装置１００は、Ｐウェル１２に設けられたＮチャネルＭＯＳＦＥＴ（図示せず）およびＮウェル１４に設けられたＰチャネルＭＯＳＦＥＴ（図示せず）の少なくとも一方を含み得る。

【0027】

以下に、半導体装置１００の製造方法について説明する。図３Ａ、図３Ｂ、図３Ｃ、図４Ａ、図４Ｂおよび図４Ｃは、半導体装置１００の製造方法を示す断面図である。半導体装置１００は、既存のＣＭＯＳプロセスを用いて製造される。

【0028】

初めに、Ｎ型の半導体基板１０の表面にＳｉＯ_２等の絶縁体からなる保護膜（図示せず）を形成した後、Ｐウェル１２を形成するためのレジストマスク（図示せず）を形成する。次に、公知のイオン注入法を用いて、レジストマスクを介して半導体基板１０の表面にボロン等のIII族元素を含む不純物を注入する。その後、半導体基板１０に熱処理を施す。この熱処理により、半導体基板１０に注入された不純物が活性化され、半導体基板１０の表面にＰウェル１２が形成される。次に、半導体基板１０の表面のＰウェル１２の内側に、Ｎウェル１４を形成するためのレジストマスク（図示せず）を形成する。次に、公知のイオン注入法を用いて、レジストマスクを介して半導体基板１０の表面にリンやヒ素等のＶ族元素を含む不純物を注入する。その後、半導体基板１０に熱処理を施す。この熱処理により、半導体基板１０に注入された不純物が活性化され、半導体基板１０の表面のＰウェル１２の内側にＮウェル１４が形成される（図３Ａ）。このようにイオン注入およびその後の熱処理によって形成されるＮウェル１４の不純物濃度は、その深さ位置が深くなる程、低くなる。すなわち、Ｎウェル１４の不純物濃度は、Ｎウェル１４の表面側で高く、底面側で低くなる。

【0029】

次に、公知のＳＴＩプロセスを用いて、半導体基板１０の表面の、Ｎウェル１４の内側領域を含む所定位置にＳｉＯ_２等の絶縁体からなる素子分離部２０を形成する。素子分離部２０は、例えば、半導体基板１０とＰウェル１２との界面を跨ぐ位置およびＰウェル１２とＮウェル１４との界面を跨ぐ位置にも形成される（図３Ｂ）。ＳＴＩプロセスは、半導体基板１０の表面にトレンチを形成する工程、該トレンチにＳｉＯ_２等の絶縁体を埋め込む工程、および半導体基板１０の表面に堆積した余分な絶縁体を公知のＣＭＰ（Chemical Mechanical Polishing）プロセスによって除去する工程を含み得る。

【0030】

次に、半導体基板１０の表面に、Ｎウェル１４の内側領域に形成された素子分離部２０を露出させ、他の部分を覆うレジストマスク２０１を形成し、レジストマスク２０１を介してエッチングを行う。これにより、各領域に形成された素子分離部２０のうち、Ｎウェル１４の内側領域に形成された素子分離部２０を除去し、Ｎウェル１４の表面にＮウェル１４の底部に向けて凹んだ凹部１４Ａを形成する（図３Ｃ）。凹部１４Ａの底面において、Ｎウェル１４の不純物濃度が比較的低い部分が露出する。

【0031】

次に、Ｎウェル１４に形成された凹部１４Ａの表面（底面および側面）およびＰウェル１２の表面を露出させ且つＮウェル１４表面のベースコンタクト部３３の形成領域を覆うレジストマスク２０２を形成する。その後、レジストマスク２０２を介してボロン等のIII族元素を含む不純物をＰウェル１２の表面および凹部１４Ａの表面にそれぞれ注入する。これにより、Ｐウェル１２の表面に、Ｐウェル１２の不純物濃度よりも高い不純物濃度のＰ型のコレクタコンタクト部３２を形成し、凹部１４Ａの表面（底面および側面）に沿ってＰ型のエミッタ３１を形成する（図４Ａ）。なお、コレクタコンタクト部３２およびエミッタ３１を形成するための上記の不純物注入工程は、Ｎウェル１４に形成されるＰチャネルＭＯＳＦＥＴ（図示せず）のソース・ドレイン領域を形成するための不純物注入工程も兼ねている。すなわち、ＢＪＴを構成するコレクタコンタクト部３２およびエミッタ３１と、ＰチャネルＭＯＳＦＥＴを構成するソース・ドレイン領域が、共通の不純物注入処理で同時に形成される。

【0032】

次に、Ｎウェル１４に形成された凹部１４Ａの表面（底面および側面）およびＰウェル１２の表面を覆い且つＮウェル１４表面のベースコンタクト部３３の形成領域を露出させるレジストマスク２０３を形成する。その後、レジストマスク２０３を介してリンまたはヒ素等のＶ族元素を含む不純物をＮウェル１４の露出部分に注入する。これにより、Ｎウェル１４の表面に、Ｎウェル１４の不純物濃度よりも高い不純物濃度のＮ型のベースコンタクト部３３を形成する（図４Ｂ）。なお、ベースコンタクト部３３を形成するための上記の不純物注入工程は、Ｐウェル１２に形成されるＮチャネルＭＯＳＦＥＴ（図示せず）のソース・ドレイン領域を形成するための不純物注入工程も兼ねている。すなわち、ＢＪＴを構成するベースコンタクト部３３と、ＮチャネルＭＯＳＦＥＴを構成するソース・ドレイン領域が、共通の不純物注入処理で同時に形成される。

【0033】

次に、半導体基板１０の表面に絶縁膜（図示せず）を形成し、この絶縁膜にエミッタ３１、コレクタコンタクト部３２およびベースコンタクト部３３にそれぞれ達するコンタクトホール（図示せず）を形成し、スパッタ法を用いて各コンタクトホールにアルミニウム等の導体を埋め込み、その後、この導体のパターニングを行う。これにより、エミッタ３１に接続されたエミッタ電極４１、コレクタコンタクト部３２に接続されたコレクタ電極４２およびベースコンタクト部３３に接続されたベース電極４３を形成する（図４Ｃ）。

【0034】

本実施形態に係る半導体装置１００およびその製造方法によれば、Ｎウェル１４内に形成された素子分離部２０は除去されるので、Ｎウェル１４に作用する応力が、図１の構造と比較して緩和され、Ｎウェル１４内における結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因する、出力電流（コレクタ電流）の低下やｈＦＥのバラツキの増大を防止することができる。

【0035】

また、半導体装置１００は、Ｎウェル１４の表面にＮウェル１４の底部に向けて凹んだ凹部１４Ａを有し、凹部１４Ａの表面（底面および側面）に沿ってエミッタ３１が設けられている。すなわち、不純物濃度がＮウェル１４の最表面よりも低い凹部の底面において、エミッタ−ベース接合が形成されているので、エミッタ−ベース接合をＮウェル１４の最表面に形成する図１の構造と比較して高ｈＦＥ特性を実現することが可能である。

【0036】

更に、凹部１４Ａの表面（底面および側面）に沿ってエミッタ３１を設けることで、ベース幅Ｗを小さくすることができるので、エミッタ−ベース接合をＮウェル１４の最表面に形成する図１の構造と比較して高ｈＦＥ特性を実現することが可能である。

【0037】

すなわち、本実施形態に係る半導体装置１００およびその製造方法によれば、結晶欠陥の発生を抑制しつつ不純物プロファイルの変更を伴うことなく高ｈＦＥ特性を実現することが可能となる。

【0038】

［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置１００Ａの構成を示す断面図である。半導体装置１００Ａは、Ｎ型の半導体基板１０の表面に形成されたＰ型のＰウェル１２と、Ｐウェル１２の内側に互いに離間して配置されたＮ型の複数のＮウェル１４と、を含む所謂ＷＥＬＬ ｉｎ ＷＥＬＬ構造を有する。すなわち、本実施形態に係る半導体装置１００Ａにおいて、Ｎウェル１４は、ラインとスペースとを繰り返すストライプ状のパターンを有する。

【0039】

Ｐウェル１２の表面には、Ｐウェル１２の不純物濃度よりも高い不純物濃度を有するＰ型のコレクタコンタクト部３２が設けられている。コレクタコンタクト部３２には、コレクタ電極４２が接続されている。

【0040】

Ｐウェル１２の表面には、複数のＮウェル１４に接し、Ｎウェル１４の不純物濃度と同程度の不純物濃度を有し且つＮウェル１４よりも浅いＮ型半導体領域１６を有する。すなわち、Ｎ型半導体領域１６は、互いに隣接するＮウェル１４の間および最外周のＮウェル１４の外側に配置されている。Ｎ型半導体領域１６は、複数のＮウェル１４とともに、ＢＪＴのベースを構成する。最外周のＮウェル１４の外側に配置されたＮ型半導体領域１６には、Ｎ型半導体領域１６およびＮウェル１４の不純物濃度よりも高い不純物濃度を有するＮ型のベースコンタクト部３３が設けられている。ベースコンタクト部３３には、ベース電極４３が接続されている。

【0041】

複数のＮウェル１４の各々の表面には、Ｎウェル１４の底部に向けて凹んだ凹部１４Ａが設けられている。すなわち、複数の凹部１４Ａが、複数のＮウェル１４のパターンと同様、ラインとスペースとを繰り返すストライプ状のパターンを形成している。Ｐ型のエミッタ３１は、凹部１４Ａの各々の表面（底面および側面）およびＮ型半導体領域１６の表面に沿って設けられている。エミッタ３１には、エミッタ電極４１が接続されている。

【0042】

ベースコンタクト部３３とコレクタコンタクト部３２との間の領域およびコレクタコンタクト部３２の外側の領域には、それぞれ公知のＳＴＩプロセスを用いて形成される素子分離部２０が設けられている。

【0043】

このように、半導体装置１００Ａは、Ｐウェル１２をコレクタ、複数のＮウェル１４およびＮ型半導体領域１６をベース、複数のＮウェル１４の各々に形成された凹部１４Ａの各々の表面に沿って設けられたＰ型半導体領域をエミッタとして含むＰＮＰ型のＢＪＴを有する。また、半導体装置１００Ａは、Ｐウェル１２に設けられたＮチャネルＭＯＳＦＥＴ（図示せず）およびＮウェル１４に設けられたＰチャネルＭＯＳＦＥＴ（図示せず）の少なくとも一方を含み得る。

【0044】

以下に、半導体装置１００Ａの製造方法について説明する。図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図７Ａ、図７Ｂおよび図７Ｃは、半導体装置１００Ａの製造方法を示す断面図である。半導体装置１００Ａは、既存のＣＭＯＳプロセスを用いて製造される。

【0045】

初めに、Ｎ型の半導体基板１０の表面にＳｉＯ_２等の絶縁体からなる保護膜（図示せず）を形成した後、Ｐウェル１２を形成するためのレジストマスク（図示せず）を形成する。次に、公知のイオン注入法を用いて、レジストマスクを介して半導体基板１０の表面にボロン等のIII族元素を含む不純物を注入する。その後、半導体基板１０に熱処理を施す。この熱処理により、半導体基板１０に注入された不純物が活性化され、半導体基板１０の表面にＰウェル１２が形成される。次に、半導体基板１０の表面のＰウェル１２の内側に、互いに離間して配置された複数のＮウェル１４を形成するためのレジストマスク（図示せず）を形成する。次に、公知のイオン注入法を用いて、レジストマスクを介して半導体基板１０の表面にリンやヒ素等のＶ族元素を含む不純物を注入する。その後、半導体基板１０に熱処理を施す。この熱処理により、半導体基板１０に注入された不純物が活性化され、Ｐウェル１４の内側に、互いに離間して配置された複数のＮウェル１４が形成される。すなわち、複数のＮウェル１４は、ラインとスペースを繰り返すストライプ状のパターンで形成される（図６Ａ）。このように、イオン注入およびその後の熱処理によって形成される複数のＮウェル１４の各々の不純物濃度は、その深さ位置が深くなる程、低くなる。すなわち、複数のＮウェル１４の各々の不純物濃度は、Ｎウェル１４の表面側で高く、底面側で低くなる。

【0046】

次に、公知のＳＴＩプロセスを用いて、半導体基板１０の表面の、複数のＮウェル１４の各々の内側領域を含む所定位置にＳｉＯ_２等の絶縁体からなる素子分離部２０を形成する。素子分離部２０は、例えば、Ｐウェル１２上の複数のＮウェル１４の外側および半導体基板１０とＰウェル１２との界面を跨ぐ位置にも形成される（図６Ｂ）。ＳＴＩプロセスは、半導体基板１０の表面にトレンチを形成する工程、該トレンチにＳｉＯ_２等の絶縁体を埋め込む工程、および半導体基板１０の表面に堆積した余分な絶縁体を公知のＣＭＰプロセスによって除去する工程を含み得る。

【0047】

次に、Ｐウェル１２表面の複数のＮウェル１４の各々の周辺領域を露出させるレジストマスク２０４を形成する。その後、レジストマスク２０４を介してリンまたはヒ素等のＶ族元素を含む不純物をＮウェル１４の露出部分に注入する。これにより、Ｐウェル１２の表面においてＮウェル１４と接し、Ｎウェル１４の不純物濃度と同程度の不純物濃度を有し且つＮウェル１４よりも浅いＮ型半導体領域１６を形成する（図６Ｃ）。すなわち、Ｎ型半導体領域１６は、互いに隣接するＮウェル１４の間および最外周のＮウェル１４の外側に配置される。

【0048】

次に、複数のＮウェル１４の各々の内側領域に形成された素子分離部２０を露出させ、他の部分を覆うレジストマスク２０５を形成し、レジストマスク２０５を介してエッチングを行う。これにより、各領域に形成された素子分離部２０のうち、複数のＮウェル１４の各々の内側領域に形成された素子分離部２０を除去し、複数のＮウェル１４の各々の表面にＮウェル１４の底部に向けて凹んだ凹部１４Ａを形成する（図６Ｄ）。各凹部１４Ａの底面において、Ｎウェル１４の不純物濃度が比較的低い部分が露出する。

【0049】

次に、複数のＮウェル１４の各々に形成された各凹部１４Ａの表面（底面および側面）およびＰウェル１２の表面を露出させ且つＮ型半導体領域１６表面のベースコンタクト部３３の形成領域を覆うレジストマスク２０６を形成する。その後、レジストマスク２０６を介してボロン等のIII族元素を含む不純物をＰウェル１２の表面および各凹部１４Ａの表面にそれぞれ注入する。これにより、Ｐウェル１２の表面に、Ｐウェル１２の不純物濃度よりも高い不純物濃度のＰ型のコレクタコンタクト部３２を形成し、各凹部１４Ａの表面（底面および側面）に沿ってＰ型のエミッタ３１を形成する（図７Ａ）。なお、コレクタコンタクト部３２およびエミッタ３１を形成するための上記の不純物注入工程は、Ｎウェル１４に形成されるＰチャネルＭＯＳＦＥＴ（図示せず）のソース・ドレイン領域を形成するための不純物注入工程も兼ねている。すなわち、ＢＪＴを構成するコレクタコンタクト部３２およびエミッタ３１と、ＰチャネルＭＯＳＦＥＴを構成するソース・ドレイン領域とが、共通の不純物注入処理で同時に形成される。

【0050】

次に、複数のＮウェル１４の各々に形成された各凹部１４Ａの表面（底面および側面）およびＰウェル１２の表面を覆い且つＮ型半導体領域１６表面のベースコンタクト部３３の形成領域を露出させるレジストマスク２０７を形成する。その後、レジストマスク２０７を介してリンまたはヒ素等のＶ族元素を含む不純物をＮ型半導体１６表面の露出部分に注入する。これにより、Ｎ型半導体領域１６の表面に、Ｎ型半導体領域１６の不純物濃度よりも高い不純物濃度のＮ型のベースコンタクト部３３を形成する（図７Ｂ）。なお、ベースコンタクト部３３を形成するための上記の不純物注入工程は、Ｐウェル１２に形成されるＮチャネルＭＯＳＦＥＴ（図示せず）のソース・ドレイン領域を形成するための不純物注入工程も兼ねている。すなわち、ＢＪＴを構成するベースコンタクト部３３と、ＮチャネルＭＯＳＦＥＴを構成するソース・ドレイン領域とが、共通の不純物注入処理で同時に形成される。

【0051】

次に、半導体基板１０の表面に絶縁膜（図示せず）を形成し、この絶縁膜にエミッタ３１、コレクタコンタクト部３２およびベースコンタクト部３３にそれぞれ達するコンタクトホール（図示せず）を形成し、スパッタ法を用いて各コンタクトホールにアルミニウム等の金属を埋め込む。これにより、エミッタ３１に接続されたエミッタ電極４１、コレクタコンタクト部３２に接続されたコレクタ電極４２およびベースコンタクト部３３に接続されたベース電極４３を形成する（図７Ｃ）。

【0052】

本実施形態に係る半導体装置１００Ａおよびその製造方法によれば、複数のＮウェル１４の各々の内側に形成された素子分離部２０は除去されるので、Ｎウェル１４に作用する応力が図１の構造と比較して緩和され、Ｎウェル１４内における結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因する、出力電流（コレクタ電流）の低下やｈＦＥ（直流電流増幅率）のバラツキの増大を防止することができる。

【0053】

また、半導体装置１００Ａは、複数のＮウェル１４の各々の表面に、Ｎウェル１４の底部に向けて凹んだ凹部１４Ａを有し、各凹部１４Ａの表面（底面および側面）に沿ってエミッタ３１が設けられている。すなわち、不純物濃度がＮウェル１４の最表面よりも低い凹部の底面において、エミッタ−ベース接合が形成されているので、エミッタ−ベース接合をＮウェル１４の最表面に形成する図１の構造と比較して高ｈＦＥ特性を実現することが可能である。

【0054】

また、凹部１４Ａの表面（底面および側面）に沿ってエミッタ３１を設けることで、ベース幅Ｗを小さくすることができるので、エミッタ−ベース接合をＮウェル１４の最表面に形成する図１の構造と比較して高ｈＦＥ特性を実現することが可能である。

【0055】

すなわち、本実施形態に係る半導体装置１００Ａおよびその製造方法によれば、結晶欠陥の発生を抑制しつつ不純物プロファイルの変更を伴うことなく高ｈＦＥ特性を実現することが可能となる。

【0056】

更に、本実施形態に係る半導体装置１００Ａおよびその製造方法によれば、複数のＮウェル１４の各々の内側に形成された各凹部１４Ａの表面に沿ってエミッタ３１が設けられているので、第１の実施形態に係る半導体装置１００と比較して、エミッタ−ベース接合面積が大きくなり、ＢＪＴにおける駆動電流を半導体装置１００よりも大きくすることができる。

【0057】

なお、上記の第１および第２の実施形態においては、ＰＮＰトランジスタを形成する場合を例示したが、上記の第１および第２の本実施形に係る半導体装置の構造をＮＰＮトランジスタに適用することも可能である。

【符号の説明】

【0058】

１０ 半導体基板
１２ Ｐウェル
１４ Ｎウェル
１４Ａ 凹部
１６ Ｎ型半導体領域
２０ 素子分離部
３１ エミッタ
３２ コレクタコンタクト部３２
３３ ベースコンタクト部
４１ エミッタ電極
４２ コレクタ電極
１００、１００Ａ 半導体装置

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図7A】

【図7B】

【図7C】