特開 2018-121090 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-121090(P2018-121090A)

(43)【公開日】2018年8月2日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20180706BHJP

   H01L 27/04 20060101ALI20180706BHJP

【ＦＩ】

   H01L27/04 C

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

【全頁数】13

(21)【出願番号】特願2018-93843(P2018-93843)

(22)【出願日】2018年5月15日

(62)【分割の表示】特願2014-131752(P2014-131752)の分割

【原出願日】2014年6月26日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】鳴澤 拓郎

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC05

5F038AC15

5F038AC17

5F038AC18

5F038EZ14

5F038EZ15

5F038EZ20

(57)【要約】

【課題】静電容量が増加されるとともに耐圧の劣化が抑制された半導体装置および半導体装置の製造方法を提供すること。
【解決手段】下層電極（２０２）と、下層電極（２０２）上に形成された第１の絶縁膜（２０３）と、第１の絶縁膜（２０３）の表面の一部に形成された上層電極（２０４）と、上層電極（２０４）と表面と下層電極（２０２）とを被覆する第２の絶縁膜（２０５）と、を備えることを特徴とする。
【選択図】図７

【特許請求の範囲】

【請求項1】

下層電極と、
前記下層電極上に形成された第１の絶縁膜と、
前記第１の絶縁膜の表面の一部に形成された上層電極と、
前記上層電極と前記表面と前記下層電極とを被覆する第２の絶縁膜と、
を備えることを特徴とする半導体装置。

【請求項2】

第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率より高い
ことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１の絶縁膜は、前記表面に上層電極が形成される第１の部分と前記第１の部分から延在する第２の部分とを備え、
前記第２の絶縁膜は前記第２の部分の表面を被覆する
ことを特徴とする請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第１の部分の膜厚は、前記第２の部分の膜厚より厚い
ことを特徴とする請求項３に記載の半導体装置。

【請求項5】

他の下層電極を更に含み、
前記第２の絶縁膜が、前記他の下層電極上に形成される
ことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

前記上層電極に接続される第１導電部材と、
前記下層電極に接続される第２導電部材と、
を備えることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。

【請求項7】

層間絶縁膜上に導電部材を形成する導電部材形成工程と、
前記導電部材の表面に第１絶縁部材を形成する第１絶縁部材形成工程と、
前記第１絶縁部材の表面に上層電極を形成する上層電極形成工程と、
前記上層電極が被覆する前記第１絶縁部材からなる第１の部分と、前記第１の部分から延在する前記第１絶縁部材からなる第２の部分と、を有する第１絶縁膜を形成する第１絶縁膜形成工程と、
前記導電部材の表面と前記上層電極と前記第２の部分とを被覆する第２絶縁膜を形成する第２絶縁膜形成工程と、
前記導電部材と前記第２絶縁膜とをパターニングし、下層電極を形成する下層電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置におけるキャパシタ素子としてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタが知られている。図１０および図１１は、従来技術に係るＭＩＭキャパシタＣを含む半導体装置９０の製造プロセスを概略的に示す断面図である（特許文献１）。

【0003】

ＭＩＭキャパシタＣの形成に際しては、図１０（ａ）に示すように、半導体基板３００上に、層間絶縁膜３０１を形成した後、下層電極３０２であるＴｉ／ＴｉＮ／Ａｌ／Ｔｉ膜（下から順にＴｉ（チタン）膜３０２ａ、ＴｉＮ（窒化チタン）膜３０２ｂ、Ａｌ（アルミニウム）膜３０２ｃ、およびＴｉ（チタン）膜３０２ｄを重ねた積層膜）を、スパッタ法等を用いて形成する。

【0004】

つぎに、下層電極３０２上に、絶縁膜３０３であるＳｉＯＮ膜（シリコンオキシナイトライド膜）を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。絶縁膜３０３は、ＭＩＭキャパシタＣにおけるキャパシタ絶縁膜を構成し、絶縁膜３０３の膜厚は、ＭＩＭキャパシタＣの静電容量等に応じて設定する。次に、図１０（ｂ）に示すように、絶縁膜３０３上に、上層電極３０４としてのＴｉＮ膜を、スパッタ法を用いて形成する。

【0005】

つぎに、図１０（ｃ）に示すように、リソグラフィーおよびドライエッチングを用いて、上層電極３０４のパターニングを行う。このパターニングにおいては、上層電極３０４のうちの、ＭＩＭキャパシタＣを形成したい領域（ＭＩＭキャパシタ形成領域３３０）以外の部分を除去するが、絶縁膜３０３は残留させるので、下層電極３０２はエッチングされない。

【0006】

ここで、絶縁膜３０３を残留させず下層電極３０２を露出させると、上記ドライエッチングの際に発生する反応性生物が、ＭＩＭキャパシタ形成領域３３０の側壁部分に付着して耐圧不良等の原因となる。そのため、絶縁膜３０３は残留させるのが好ましい。

【0007】

つぎに、絶縁膜３０３の表面全面に、以下で述べる下層電極３０２を加工する際のリソグラフィー工程における反射防止膜の一部となる絶縁膜３０５を成膜する。本従来技術では、絶縁膜３０５としてＳｉＯＮ膜、すなわち絶縁膜３０３と同じ膜種を用いている。したがって、ＭＩＭキャパシタ形成領域３３０以外の領域では、絶縁膜が、絶縁膜３０３および絶縁膜３０５の積層構造となる。

【0008】

つぎに、図１０（ｄ）に示すように、リソグラフィーおよびドライエッチングを用いて、下層電極３０２をパターニングする。上記の絶縁膜３０５としてのＳｉＯＮ膜と絶縁膜３０３としてのＳｉＯＮ膜とからなる積層構造が、本リソグラフィーの露光工程における反射防止膜として作用する。

【0009】

つぎに、図１１（ｅ）に示すように、層間絶縁膜３０６（本従来技術ではＳｉＯ_２膜（シリコン酸化膜））を形成し、その後ビア（ｖｉａ）３２２、ビア３２２内を埋めるプラグ３０７、およびプラグ３０７に電気的に接続された上層配線３０８を形成する。

【0010】

以上のプロセスにより、キャパシタ絶縁膜である絶縁膜３０３（ＳｉＯＮ膜）を、２つの電極である下層電極３０２および上層電極３０４で挟んだ構造のＭＩＭキャパシタＣが形成される。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１３−１９１７６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

上記特許文献１に開示された半導体装置の製造プロセスでは、キャパシタ絶縁膜である絶縁膜３０３と反射防止膜である絶縁膜３０５とは、どちらもＳｉＯＮ膜で形成されている。

【0013】

ＳｉＯＮ膜は比誘電率が比較的小さく、キャパシタ絶縁膜である絶縁膜３０３として用いた場合、ＭＩＭキャパシタＣの静電容量を大きくするためには膜厚を薄くする必要がある。しかしながら、絶縁膜３０３を薄くすると耐圧不良の問題が発生しやすくなる。

【0014】

一方、反射防止膜である絶縁膜３０５で用いるＳｉＯＮ膜は反射率が膜厚に強く依存しており、膜厚を所定の値に管理する必要がある。さらに、上述したように、ＭＩＭキャパシタ形成領域３３０以外の領域では、反射防止膜が絶縁膜３０５と絶縁膜３０３との積層構造となるので、静電容量と反射率の双方を勘案する必要が生じ、膜厚の管理は更に困難となる。

【0015】

以上のように、キャパシタ絶縁膜の絶縁膜および反射防止膜の絶縁膜としてＳｉＯＮ膜を用いた従来技術では、ＭＩＭキャパシタＣの静電容量と耐圧がトレードオフとなるので、両方の機能を満たすことが困難となり、また、両絶縁膜の膜厚の管理も困難となる。

【0016】

他方、ＭＩＭキャパシタＣの静電容量を増加させる観点から、ＳｉＯＮ膜よりも比誘電率の高いＳｉＮ膜（シリコン窒化膜）をキャパシタ絶縁膜として使用すると、ＭＩＭキャパシタＣの静電容量と耐圧とを両立させることがより容易となる。

【0017】

しかしながら、この場合には、ＳｉＮ膜が露光工程で用いる光を透過するので、反射防止膜としてのＳｉＯＮ膜を別途ＳｉＮ膜上に形成する必要が生ずる。そのため、反射防止膜がＳｉＮ膜とその上に積層されたＳｉＯＮ膜の２層構造となり、パターニングする膜が増えるとともに反射防止膜としての機能が落ちるため、下層電極３０２のパターニングが困難になってしまう。

【0018】

本発明は、上述した課題を解決するためになされたものであり、静電容量が増加されるとともに耐圧の劣化が抑制された半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明に係る半導体装置は、下層電極と、前記下層電極上に形成された第１の絶縁膜と、前記第１の絶縁膜の表面の一部に形成された上層電極と、前記上層電極と前記表面と前記下層電極とを被覆する第２の絶縁膜と、を備えることを特徴とするものである。

【0020】

一方、本発明に係る半導体装置の製造方法は、層間絶縁膜上に導電部材を形成する導電部材形成工程と、前記導電部材の表面に第１絶縁部材を形成する第１絶縁部材形成工程と、前記第１絶縁部材の表面に上層電極を形成する上層電極形成工程と、前記上層電極が被覆する前記第１絶縁部材からなる第１の部分と、前記第１の部分から延在する前記第１絶縁部材からなる第２の部分と、を有する第１絶縁膜を形成する第１絶縁膜形成工程と、前記導電部材の表面と前記上層電極と前記第２の部分とを被覆する第２絶縁膜を形成する第２絶縁膜形成工程と、前記導電部材と前記第２絶縁膜とをパターニングし、下層電極を形成する下層電極形成工程と、を備えることを特徴とするものである。

【発明の効果】

【0021】

本発明によれば、静電容量が増加されるとともに耐圧の劣化が抑制された半導体装置および半導体装置の製造方法を提供することが可能となる。

【図面の簡単な説明】

【0022】

【図1】第１の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。

【図2】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図3】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図4】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図5】従来技術に係る半導体装置における上層電極の形成の説明に供する縦断面図である。

【図6】第１の実施の形態に係る半導体装置における上層電極の形成の説明に供する縦断面図である。

【図7】第２の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。

【図8】第２の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図9】第２の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図10】従来技術に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【図11】従来技術に係る半導体装置の製造工程の一例の説明に供する縦断面図の一部である。

【発明を実施するための形態】

【0023】

［第１の実施の形態］
図１ないし図４を参照して、本実施の形態に係る半導体装置および半導体装置の製造方法について説明する。

【0024】

図１は、本実施の形態に係る半導体装置１０の概略構成を示しており、図２ないし図４は、本実施の形態に係る半導体装置の製造方法における主要なプロセスを概略的に示している。なお、本実施の形態に係る半導体装置１０では、ＭＩＭキャパシタとともにトランジスタ等の能動素子、抵抗等の受動素子等の他の素子も形成される場合があるが、以下の図では、他の素子の図示を省略しＭＩＭキャパシタの周辺部のみを図示している。また、本実施の形態においてある層が「他の層上」あるいは「基板上」に形成されるとは、ある層が他の層上または基板上に直接形成される場合に限らず、第３の層を介して形成される場合を含む。

【0025】

図１に示すように、半導体装置１０は、半導体基板１００、層間絶縁膜１０１、下層電極１０２、絶縁膜１０５、絶縁膜１０３、上層電極１０４、プラグ１０７、および上層配線１０８を含んで構成されている。

【0026】

下層電極１０２、絶縁膜１０３、上層電極１０４を主要部として本実施の形態に係るＭＩＭキャパシタＣが構成されており、絶縁膜１０３がＭＩＭキャパシタＣのキャパシタ絶縁膜（キャパシタの誘電体層）となっている。また、本実施の形態では、絶縁膜１０３としてＳｉＮ膜を採用しており、当該絶縁膜１０３の膜厚は、ＭＩＭキャパシタＣの静電容量等に応じて決定される。

【0027】

さらに、本実施の形態に係るＭＩＭキャパシタＣの絶縁膜１０３および上層電極１０４の端部は端部以外の領域に比べて厚く、かつ絶縁膜１０５より厚く形成されている。つまり、絶縁膜１０３および上層電極１０４は、半導体装置１０の表面側（半導体基板１００とは反対側）に屈曲したＬ型部Ｌを有している。

【0028】

つぎに、図２ないし図４を参照して、半導体装置１０の製造方法について述べる。
本実施の形態に係るＭＩＭキャパシタＣの形成に際しては、半導体基板１００上に、まず、層間絶縁膜１０１を形成する。本実施の形態では、半導体基板１００としてシリコン基板、層間絶縁膜１０１としてＳｉＯ_２膜を採用している。なお、層間絶縁膜１０１は必須のものではなく、半導体基板１００上に直接ＭＩＭキャパシタＣを形成してもよい。

【0029】

つぎに、図２（ａ）に示すように、層間絶縁膜１０１上に、下層電極１０２を形成する。下層電極１０２は、ＡｌとＴｉ化合物の積層膜、たとえば、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ膜であり、たとえば、スパッタ法を用いて形成される。Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ膜は、Ｔｉ膜１０２ａ、ＴｉＮ膜１０２ｂ、Ａｌ膜１０２ｃ、およびＴｉ膜１０２ｄを、下から順に重ねた積層膜である。

【0030】

つぎに、図２（ｂ）に示すように、下層電極１０２上に、絶縁膜１０５を形成する。絶縁膜１０５は一例としてＳｉＯＮ膜であり、当該ＳｉＯＮ膜は、たとえば、ＣＶＤ法により堆積する。

【0031】

つぎに、図２（ｃ）に示すように、リソグラフィーおよびエッチングを用いて、下層電極１０２をパターニングし、開口１２０を形成する。先述の絶縁膜１０５は、このパターニングの際の反射防止膜としての機能を有する。つまり、上記リソグラフィーにおいて、レジストをパターニングする際の露光時に、該露光光が下層電極１０２で、特にＡｌ膜１０２ｃで反射するのを防止する反射防止膜として機能する。

【0032】

なお、本実施の形態では、図２（ｃ）に示す、上記下層電極１０２のパターニングにより分離された下層電極Ｅ１および下層電極Ｅ２のうち下層電極Ｅ１がＭＩＭキャパシタＣの下層電極となる。下層電極Ｅ２は、他のＭＩＭキャパシタＣの下層電極としてもよいし、また下層配線の一部としてもよい。

【0033】

つぎに、図２（ｄ）に示すように、開口１２０を埋め込みつつ層間絶縁膜１０６を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法、もしくは表面全面に対するエッチングによって、上記下層電極１０２のパターニングによって生じた段差を平坦化する。本実施の形態に係る層間絶縁膜１０６は、一例として、ＣＶＤ法により堆積されたＳｉＯ_２膜を用いている。

【0034】

つぎに、図３（ｅ）に示すように、リソグラフィーおよびエッチングを用いて、下層電極１０２上の層間絶縁膜１０６および絶縁膜１０５の一部をパターニングして除去する。つまり、層間絶縁膜１０６および絶縁膜１０５の端部を下層電極１０２上に残留させて、層間絶縁膜１０６および絶縁膜１０５の一部を除去する。この層間絶縁膜１０６および絶縁膜１０５を除去した領域が、ＭＩＭキャパシタ形成領域１３０となる。

【0035】

つぎに、図３（ｆ）に示すように、下層電極１０２上および層間絶縁膜１０６上全面に絶縁膜１０３を形成し、絶縁膜１０３上に上層電極１０４を形成し、上層電極１０４上に有機系犠牲膜１０９を形成する。

【0036】

本実施の形態に係る絶縁膜１０３は、一例としてＳｉＮ膜であり、たとえば、ＣＶＤ法により堆積する。このＳｉＮ膜はＳｉＯＮ膜よりも比誘電率が高く、一例として、ＳｉＯＮ膜の比誘電率が約５．４であるのに対し、ＳｉＮ膜の比誘電率は約８．０である。したがって、このＳｉＮ膜をキャパシタ絶縁膜として用いた本実施の形態に係る半導体装置１０のＭＩＭキャパシタＣは、ＳｉＯＮ膜をキャパシタ絶縁膜として用いた従来技術に係るＭＩＭキャパシタＣと比べて、キャパシタ絶縁膜の膜厚の管理が容易になるとともに、静電容量を増加させることが可能となる。すなわち、従来技術ではキャパシタ膜と反射防止膜を積層にした状態で下部電極のパターニングを行うのに対して、本実施の形態ではキャパシタ膜の形成前に下層電極のパターニングを行うので、キャパシタ膜と反射防止膜とがそれぞれ独立に管理できるため、膜厚の管理が容易になる。また、同じ静電容量でもＳｉＮ膜はＳｉＯＮ膜に比べて膜厚を厚くできるので、耐圧も向上する。なお、本実施の形態に係る上層電極１０４は、一例として、スパッタ法を用いて形成されたＴｉＮ膜である。

【0037】

つぎに、図３（ｇ）に示すように表面全面に対してエッチングを行い、ＭＩＭキャパシタ形成領域１３０以外の有機系犠牲膜１０９、上層電極１０４、および絶縁膜１０３を除去して、層間絶縁膜１０６を露出させる。つまり、図３（ｇ）に示す工程は、ＭＩＭキャパシタ形成領域１３０に残留する有機系犠牲膜１０９をマスクとして表面全面をエッチングする工程となっている。

【0038】

つぎに、図３（ｈ）に示すように、ＭＩＭキャパシタ形成領域１３０に残留している有機系犠牲膜１０９をアッシングして除去する。その後、表面全面（上層電極１０４、絶縁膜１０３、および層間絶縁膜１０６の上）に層間絶縁膜１１１を形成する。

【0039】

つぎに、図４（ｉ）に示すように、たとえば、リソグラフィーおよびドライエッチングを用いて、層間絶縁膜１０６および層間絶縁膜１１１に、ビア１２２Ａ、１２２Ｂ、および１２２Ｃを形成する。図４（ｉ）の例では、ビア１２２Ａは、上層電極１０４に達する開口を含み、ビア１２２Ｂおよび１２２Ｃは、下層電極１０２のＴｉ膜１０２ｄに達する開口を含む。この際、ビア１２２Ｂおよび１２２Ｃは、下層電極１０２のＡｌ膜１０２ｃに達しないように形成する。

【0040】

つぎに、図４（ｊ）に示すように、ビア１２２Ａ、１２２Ｂ、および１２２Ｃ内に、各々導電部としてのプラグ１０７Ａ、１０７Ｂおよび１０７Ｃ（以下、各プラグを区別しない場合には、単に「プラグ１０７」という）を埋め込む。プラグ１０７は、たとえば、タングステン（Ｗ）で形成される。

【0041】

つぎに、図４（ｊ）に示すように、プラグ１０７に電気的に接続される上層配線１０８Ａ、１０８Ｂ、および１０８Ｃ（以下、各上層配線を区別しない場合には、単に「上層配線１０８」という）を形成する。上層配線１０８の構造は、下層電極１０２の構造（すなわち、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉの積層構造）と同じ構造としてもよい。また、上層配線１０８の形成後全面に、たとえばプラズマＳｉＮ膜等による表面保護膜を形成してもよい。

【0042】

以上詳述したように、本実施の形態に係る半導体装置および半導体装置の製造方法によれば、キャパシタ絶縁膜として比誘電率の高いＳｉＮ膜を採用したので、キャパシタ絶縁膜としてＳｉＯＮ膜を用いた従来技術に係るＭＩＭキャパシタと比較して、静電容量を増加させることができるとともに、膜厚の管理がより容易となった。

【0043】

また、上層電極１０４のパターニングより前に下層電極１０２のパターニングを行うことにより、キャパシタ絶縁膜の材料と無関係に反射防止膜の材料を決めることが可能となった。そのため、反射防止膜を、たとえばＳｉＯＮ膜（絶縁膜１０５）の単層とすることができるので、開口１２０を形成する際のパターニングが精度よく行える。

【0044】

さらに、本実施の形態に係る半導体装置および半導体装置の製造方法によれば、ＭＩＭキャパシタＣの上層電極１０４から下層側に電界集中が発生しにくくなるので、従来技術と比較して耐圧が向上する。

【0045】

この点について、図５および図６を参照して、より詳細に説明する。
図５（ａ）、（ｂ）は、従来技術に係る半導体装置９０の上層電極３０４における電界集中を説明するための図であり、各々図１０（ｃ）、図１１（ｅ）に対応する図である。

【0046】

図５（ａ）の点線円で示すように、従来技術に係る半導体装置９０の上層電極３０４のドライエッチングにおいては、エッチングガスの広がりにより、上層電極３０４が側面に対して平行に削れずに斜めに削れる場合がある。このような工程を経て出来上がった半導体装置９０の場合、図５（ｂ）の点線円で示す鋭角に削れた上層電極３０４の角の部分に電界が集中し、耐圧が低下する虞がある。

【0047】

一方、図６（ａ）、（ｂ）は、本実施の形態に係る半導体装置１０の上層電極１０４の形成工程を説明するための図であり、各々図３（ｅ）、図１に対応する図である。半導体装置１０における上層電極１０４を形成する工程では、図６（ａ）に示すように、エッチングは上層電極１０４を形成する前の層間絶縁膜１０６および絶縁膜１０５に対して行われる。したがって、層間絶縁膜１０６および絶縁膜１０５はテーパ状に削れて鋭角部分を有するものの、出来上がった半導体装置１０では、図６（ｂ）の点線円に示すように、上層電極１０４の端部（角の部分）は鈍角に形成され、電界の集中が緩和される。その結果、半導体装置９０におけるような耐圧の低下は抑制される。

【0048】

本実施の形態に係る半導体装置１０では、さらに、エッチングガスを選択することにより、積極的に上層電極１０４の端部を鈍角にしてもよい。

【0049】

すなわち、上記エッチングにおけるエッチングガスは、通常Ｃ_４Ｆ_８／Ａｒ（アルゴン）／Ｏ_２ガス等のより異方性の強い（広がりの少ない）ガスを用いる。これを、たとえば、より異方性の弱い（広がりの大きい）ＣＨＦ_３／ＣＯガスに変えて、層間絶縁膜１０６および絶縁膜１０５のエッチングを行うようにする。このようにすることにより、上層電極１０４の端部は精度よく鈍角に形成され、電界の集中がより確実に緩和されるので、半導体装置１０の耐圧の低下がより確実に抑制される。

【0050】

［第２の実施の形態］
図７ないし図９を参照して、本実施の形態に係る半導体装置および半導体装置の製造方法について説明する。
図７は、本実施の形態に係る半導体装置５０の概略構成を、図８および図９は、本実施の形態に係る半導体装置の製造方法における主要なプロセスを概略的に示している。

【0051】

図７に示すように、半導体装置５０は、半導体基板２００、層間絶縁膜２０１、下層電極２０２、絶縁膜２０３、絶縁膜２０５、上層電極２０４、プラグ２０７、および上層配線２０８を含んで構成されている。

【0052】

下層電極２０２、絶縁膜２０３、上層電極２０４を主要部として本実施の形態に係るＭＩＭキャパシタＣが構成されている。絶縁膜２０３がＭＩＭキャパシタＣのキャパシタ絶縁膜であり、本実施の形態では、絶縁膜２０３としてＳｉＮ膜を採用している。絶縁膜２０３の膜厚は、ＭＩＭキャパシタＣの静電容量等に応じて決定される。

【0053】

つぎに、図８および図９を参照して、半導体装置５０の製造方法について述べる。
本実施の形態に係るＭＩＭキャパシタＣの形成に際しては、半導体基板２００上に、まず、層間絶縁膜２０１を形成する。本実施の形態では、半導体基板２００としてシリコン基板、層間絶縁膜２０１としてＳｉＯ_２膜を採用している。

【0054】

つぎに、図８（ａ）に示すように、層間絶縁膜２０１上に、下層電極２０２を形成する。下層電極２０２は、ＡｌとＴｉ化合物の積層膜、たとえば、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ膜であり、たとえば、スパッタ法を用いて形成される。Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ膜は、Ｔｉ膜２０２ａ、ＴｉＮ膜２０２ｂ、Ａｌ膜２０２ｃ、およびＴｉ膜２０２ｄを、下から順に重ねた積層膜である。

【0055】

つぎに、図８（ｂ）に示すように、下層電極２０２上に、絶縁膜２０３を形成し、絶縁膜２０３上に上層電極２０４を形成する。絶縁膜２０３は、本実施の形態では、一例として、ＳｉＮ膜であり、たとえば、ＣＶＤ法により堆積する。先述したように、このＳｉＮ膜はＳｉＯＮ膜よりも比誘電率が高い。したがって、キャパシタ絶縁膜としてＳｉＮ膜を用いた本実施の形態に係るＭＩＭキャパシタＣの静電容量は、ＳｉＯＮ膜を用いた従来技術に係るＭＩＭキャパシタよりも大きくすることができる。また、同じ静電容量でもＳｉＮ膜はＳｉＯＮ膜に比べて膜厚を厚くできるので、耐圧も向上する。なお、本実施の形態に係る上層電極２０４は、一例として、スパッタ法を用いて形成されたＴｉＮ膜としている。

【0056】

つぎに、図８（ｃ）に示すように、リソグラフィーおよびエッチングを用いて、上層電極２０４をパターニングし、ＭＩＭキャパシタ形成領域２３０を形成する。この際、ＭＩＭキャパシタ形成領域２３０以外の部分にも絶縁膜２０３を残留させて、上記エッチングの際に発生する反応性生物がＭＩＭキャパシタＣの側壁部分に付着して耐圧不良の原因となるのを防止している。

【0057】

つぎに、図８（ｄ）に示すように、リソグラフィーおよびエッチングを用いて、ＭＩＭキャパシタ形成領域２３０以外の領域の絶縁膜２０３の一部をパターニングして除去する。この際、絶縁膜２０３の外周が、ＭＩＭキャパシタ形成領域２３０の外周より十分広くなるように、つまり、絶縁膜２０３が、ＭＩＭキャパシタ形成領域２３０を十分広く覆ようにして絶縁膜２０３をパターンニングする。このようにすることにより、絶縁膜２０３のエッチングで反応する反応性生物が、上層電極２０４に付着して耐圧を低下させることを抑制できる。

【0058】

つぎに、表面全面（上層電極２０４、絶縁膜２０３、および下層電極２０２の上）に絶縁膜２０５を形成する。本実施の形態では、絶縁膜２０５の一例として、ＳｉＯＮ膜を採用している。

【0059】

つぎに、図９（ｅ）に示すように、リソグラフィーおよびエッチングを用いて開口２２０を形成し、下層電極２０２をパターンニングする。当該リソグラフィーにおける反射防止膜は、絶縁膜２０５としてのＳｉＯＮ膜単層となるので、従来技術と比較して膜厚の管理が容易である。また、エッチングで削られることがないので膜厚ばらつきを抑えることができ、リソグラフィーの仕上がりばらつきを大幅に低減することができる。

【0060】

つぎに、層間絶縁膜２０６を形成後、図９（ｆ）に示すように、リソグラフィーおよびドライエッチングを用いて、層間絶縁膜２０６に、ビア２２２Ａ、２２２Ｂ、および２２２Ｃを形成する。図９（ｆ）の例では、ビア２２２Ａは、上層電極２０４に達する開口を含み、ビア２２２Ｂおよび２２２Ｃは、下層電極２０２のＴｉ膜２０２ｄに達する開口を含む。この際、ビア２２２Ｂ、および２２２Ｃは、下層電極２０２のＡｌ膜２０２ｃに達しないように形成する。

【0061】

つぎに、図９（ｆ）に示すように、ビア２２２Ａ、２２２Ｂ、および２２２Ｃ内に、各々導電部としてのプラグ２０７Ａ、２０７Ｂおよび２０７Ｃ（以下、各プラグを区別しない場合には、単に「プラグ２０７」という）を埋め込む。プラグ２０７は、たとえば、タングステン（Ｗ）で形成される。

【0062】

つぎに、図９（ｆ）に示すように、プラグ２０７に電気的に接続される上層配線２０８Ａ、２０８Ｂ、および２０８Ｃ（以下、各上層配線を区別しない場合には、単に「上層配線２０８」という）を形成する。上層配線２０８の構造は、下層電極２０２の構造（すなわち、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉの積層構造）と同じ構造としてもよい。

【0063】

以上詳述したように、本実施の形態に係る半導体装置および半導体装置の製造方法によれば、キャパシタ絶縁膜として比誘電率の高いＳｉＮ膜を採用したので、キャパシタ絶縁膜としてＳｉＯＮ膜を用いた従来技術に係るＭＩＭキャパシタと比較して、静電容量を増加さかつ耐圧の劣化を抑制させることが可能となった。

【0064】

また、下層電極２０２のパターニングの際に使用する反射防止膜である絶縁膜２０５をＳｉＯＮ膜単層とし、かつこのＳｉＯＮ膜が製造工程で削れることがない構成とした。その結果、絶縁膜２０５の膜厚の管理が容易となるので、絶縁膜２０５の膜厚のばらつきが従来よりも大幅に小さくなり、その結果リソグラフィーのばらつきが小さくなり、より高精度の配線パターニングが可能となった。

【符号の説明】

【0065】

１０、５０、９０ 半導体装置
１００、２００、３００ 半導体基板（シリコン基板）
１０１、１１１、２０１、３０１ 層間絶縁膜（ＳｉＯ_２膜）
１０２、２０２、３０２ 下層電極
１０２ａ、２０２ａ、３０２ａ Ｔｉ膜
１０２ｂ、２０２ｂ、３０２ｂ ＴｉＮ膜
１０２ｃ、２０２ｃ、３０２ｃ Ａｌ膜
１０２ｄ、２０２ｄ、３０２ｄ Ｔｉ膜
１０３、２０３ 絶縁膜（ＳｉＮ膜）
１０４、２０４、３０４ 上層電極（ＴｉＮ膜）
１０５、２０５、３０５ 絶縁膜（ＳｉＯＮ膜）
１０６、２０６、３０６ 層間絶縁膜（ＳｉＯ_２膜）
１０７、２０７、３０７ プラグ
１０８、２０８、３０８ 上層配線
１０９ 有機系犠牲膜
１２０、２２０ 開口
１２２、２２２、３２２ ビア
１３０、２３０、３３０ ＭＩＭキャパシタ形成領域
３０３ 絶縁膜（ＳｉＯＮ膜）
Ｃ ＭＩＭキャパシタ、Ｌ Ｌ型部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】