特開 2018-189993 表示パネルの駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-189993(P2018-189993A)

(43)【公開日】2018年11月29日

(54)【発明の名称】表示パネルの駆動装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20181102BHJP

   G09G 3/20 20060101ALI20181102BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 623H

   G09G3/20 623G

   G09G3/20 623F

   G09G3/20 611A

   G09G3/20 632C

   G09G3/20 641C

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2018-165831(P2018-165831)

(22)【出願日】2018年9月5日

(62)【分割の表示】特願2014-106075(P2014-106075)の分割

【原出願日】2014年5月22日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】長谷川 秀明

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AA16

5C006AA22

5C006AF43

5C006AF83

5C006BB16

5C006BC12

5C006BF03

5C006BF04

5C006BF24

5C006BF25

5C006BF46

5C006FA43

5C006FA47

5C080AA10

5C080BB05

5C080CC03

5C080DD22

5C080DD26

5C080EE29

5C080FF01

5C080FF11

5C080JJ02

(57)【要約】

【目的】装置規模の小型化、並びに消費電力及び発熱量の低減を図ることが可能な表示パネルの駆動装置を提供することを目的とする。
【構成】本発明に係る表示パネルの駆動装置は、第１データラインに印加される第１画素駆動電圧に対応する第１アナログデータと、第２データラインに印加される第２画素駆動電圧に対応する第２アナログデータと、第１のデータラインと第２データラインとに挟まれて配置される第３データラインに対する画素駆動電圧を示すデジタルデータと、に応じて、第３データラインに印加される画素駆動電圧に対応する第３アナログデータを生成する階調電圧補間回路を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のデータラインを備えた表示パネルに画素駆動電圧を印加する駆動装置であって、
第１データラインに印加される第１画素駆動電圧に対応する第１アナログデータと、第２データラインに印加される第２画素駆動電圧に対応する第２アナログデータと、前記第１のデータラインと前記第２データラインとに挟まれて配置される第３データラインに対する画素駆動電圧を示すデジタルデータと、に応じて、前記第３データラインに印加される画素駆動電圧に対応する第３アナログデータを生成する階調電圧補間回路を備えることを特徴とする表示パネルの駆動装置。

【請求項2】

前記デジタルデータは複数のビットからなり、
前記階調電圧補間回路は、前記デジタルデータの複数のビットのうちの一部のビットの値に応じて前記第３アナログデータを生成することを特徴とする請求項１に記載の表示パネルの駆動装置。

【請求項3】

前記第１画素駆動電圧を示すデジタルデータに基づき前記第１アナログデータを出力する第１Ｄ／Ａ変換機と、
前記第２画素駆動電圧を示すデジタルデータに基づき前記第２アナログデータを出力する第２Ｄ／Ａ変換機と、
を備えることを特徴とする請求項１または２に記載の表示パネルの駆動装置。

【請求項4】

前記階調電圧補間回路は、前記第１アナログデータと前記第２アナログデータとに応じて生成される複数の電圧のうちで、前記第３データラインに対する前記画素駆動電圧を示す前記デジタルデータに対応する電圧を生成することを特徴とする請求項１から３のいずれか１項に記載の表示パネルの駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示パネルを駆動する駆動装置、特に表示パネルのデータラインに階調電圧を印加する駆動装置に関する。

【背景技術】

【0002】

平面型の表示パネルとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数の走査ラインと、２次元画面の垂直方向に伸張する複数のデータラインとが交叉して配置されている。データラインと走査ラインとの交叉部には、表示セルを担う電極が形成されている。

【0003】

又、液晶表示パネルには、入力映像信号に基づく電圧をデータラインの各々に印加するデータドライバが搭載されている。この際、かかるデータドライバには、各画素に対応した表示データを、輝度レベルに対応した電圧値を有する階調電圧に変換するデコーダがデータライン毎に設けられている（例えば、特許文献１参照）。

【0004】

よって、液晶表示パネルの高精細化に伴いデータライン数が増加すると、その分だけデコーダの数も増加し、データドライバのチップサイズが大きくなるという問題が生じる。

【0005】

そこで、１つのデコーダで３つのデータラインを時分割駆動することにより、データライン数よりも少ない数のデコーダを用いて液晶表示パネルのデータラインを駆動することが可能なデータドライバが提案されている（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００６−２９２８０７号公報

【特許文献2】特開平１１−２５９０３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献２に開示されているデータドライバによれば、チップサイズを小型化することが可能となるが、１水平走査分の表示データに基づく駆動を時間的に分割して実施しなければならない為、その分割数の分だけ動作周波数を高くする必要が生じる。よって、かかるデータドライバでは、動作周波数を高くした分だけ消費電力及び発熱量が増加するという問題があった。

【0008】

本発明は、装置規模、消費電力及び発熱量の低減を図ることが可能な表示パネルの駆動装置を提供することを目的とするものである。

【課題を解決するための手段】

【0009】

本発明に係る表示パネルの駆動装置は、複数のデータラインを備えた表示パネルに画素駆動電圧を印加する駆動装置であって、第１データラインに印加される第１画素駆動電圧に対応する第１アナログデータと、第２データラインに印加される第２画素駆動電圧に対応する第２アナログデータと、前記第１のデータラインと前記第２データラインとに挟まれて配置される第３データラインに対する画素駆動電圧を示すデジタルデータと、に応じて、前記第３データラインに印加される画素駆動電圧に対応する第３アナログデータを生成する階調電圧補間回路を備える。

【発明の効果】

【0010】

本発明においては、表示パネルの１水平走査ライン分に対応した複数の映像データ片のうちの一部の映像データ群だけを対象としてこの映像データをＤ／Ａ変換器によりアナログの電圧値を有する階調電圧に変換し、当該階調電圧の各々に基づく補間処理により他の映像データ群に属する映像データ片の各々に対応した階調電圧を得ている。

【0011】

これにより、１水平走査ライン分の全ての映像データ片に対してＤ／Ａ変換器による階調電圧変換処理を施す場合に比して、回路規模、電力消費量及び発熱量を低減させることが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明に係る表示パネルの駆動装置を備えた表示装置の概略構成を示す図である。

【図2】データドライバ１２の内部構成を示すブロック図である。

【図3】シフトレジスタ１２１の動作の一例を示す図である。

【図4】階調電圧出力部１２４の内部構成の一例を示すブロック図である。

【図5】階調電圧補間回路ＫＳ１〜ＫＳ６各々の内部構成の一例を示すブロック図である。

【図6】シフトレジスタ１２１の動作の他の一例を示す図である。

【図7】階調電圧補間回路ＫＳ１〜ＫＳ６各々の内部構成の他の一例を示すブロック図である。

【図8】階調電圧出力部１２４の内部構成の他の一例を示すブロック図である。

【図9】入力映像データＶＤのフォーマット及びシフトレジスタ１２１の動作の他の一例を示す図である。

【発明を実施するための形態】

【0013】

図１は、本発明に係る表示パネルの駆動装置を含む表示装置の概略構成を示す図である。

【0014】

図１において、例えば液晶パネルとしての表示パネル２０には、液晶層（図示せぬ）と、２次元画面の水平方向に伸張するｎ個（ｎは２以上の整数）の水平走査ラインＳ₁〜Ｓ_nと、２次元画面の垂直方向に伸張するｍ個（ｍは３以上の整数）のデータラインＤ₁〜Ｄ_mとが設けられている。水平走査ライン及びデータラインの交叉部の領域には、赤色表示を担う赤表示セルＰ_R、緑色表示を担う緑表示セルＰ_G、又は青色表示を担う青表示セルＰ_Bが形成されている。

【0015】

尚、データラインＤ₁〜Ｄ_mのうちで（３・ｔ−２）番目（ｔは１〜３２０の自然数）のデータライン、つまりＤ₁、Ｄ₄、Ｄ₇、・・・、Ｄ_m-2の各々には赤表示セルＰ_Rが形成されている。また、データラインＤ₁〜Ｄ_mのうちで（３・ｔ−１）番目に配列されているデータライン、つまりＤ₂、Ｄ₅、Ｄ₈、・・・、Ｄ_m-1の各々には緑表示セルＰ_Gが形成されている。また、データラインＤ₁〜Ｄ_mのうちで（３・ｔ）番目に配列されているデータライン、つまりＤ₃、Ｄ₆、Ｄ₉、・・・、Ｄ_mには青表示セルＰ_Bが形成されている。

【0016】

ここで、図１に示すように、水平走査ラインＳ₁〜Ｓ_nの各々上において、互いに隣接する３つの表示セル、つまり赤表示セルＰ_R、緑表示セルＰ_G及び青表示セルＰ_Bにて１つの画素ＰＸ（破線にて囲まれた領域）が形成される。よって、１水平走査ライン上には（ｍ／３）個の画素ＰＸが並置されている。

【0017】

駆動制御部１０は、入力映像データＶＤに同期した走査制御信号を生成し、これを走査ドライバ１１に供給する。尚、入力映像データＶＤは、各画素に対応した輝度レベルを表す映像データ片の系列からなる。この際、１つの画素ＰＸには、赤色成分の輝度レベルを８ビットで表す映像データ片と、緑色成分の輝度レベルを８ビットで表す映像データ片と、青色成分の輝度レベルを８ビットで表す映像データ片と、からなる３つの映像データ片が対応している。

【0018】

駆動制御部１０は、入力映像データＶＤに基づき、画素毎にその画素に対応した赤表示セルＰ_R、緑表示セルＰ_G、及び青表示セルＰ_B各々の輝度レベルを例えば８ビットで表す映像データ片としての映像データＰＤを、データドライバ１２に供給する。

【0019】

走査ドライバ１１は、駆動制御部１０から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル２０の水平走査ラインＳ₁〜Ｓ_nに順次択一的に印加する。

【0020】

データドライバ１２は、駆動制御部１０から供給された映像データＰＤの系列を取り込む。ここで、１水平走査ライン分の取り込み、つまりｍ個の映像データＰＤ₁〜ＰＤ_mの取り込みが為される度に、データドライバ１２は、各映像データＰＤによって示される輝度レベルに対応した階調電圧を有する画素駆動電圧Ｇ₁〜Ｇ_mを生成し、夫々に対応したデータラインＤ₁〜Ｄ_mに印加する。

【0021】

図２は、データドライバ１２の内部構成を示すブロック図である。

【0022】

シフトレジスタ１２１は、駆動制御部１０から供給された映像データＰＤの系列を順次取り込む。シフトレジスタ１２１は、図３に示すように、１水平走査ライン分の映像データＰＤ₁〜ＰＤ_mの取り込みが終了する度に、以下の映像データＱＤ₁〜ＱＤ_mをデータラッチ部１２２に供給する。尚、映像データＰＤ₁〜ＰＤ_m中の（３・ｔ−２）番目の映像データＰＤは赤色の輝度成分を例えば８ビットで表すデータであり、（３・ｔ−１）番目の映像データＰＤは緑色の輝度成分を例えば８ビットで表すデータであり、（３・ｔ）番目の映像データＰＤは青色の輝度成分を例えば８ビットで表すデータである。

【0023】

シフトレジスタ１２１は、映像データＰＤ₁〜ＰＤ_mのうちの（６・ｔ−５）番目、（６・ｔ−４）番目及び（６・ｔ−３）番目の映像データＰＤ（第１の映像データ群）に対しては、図３に示すように、当該映像データＰＤにて表される８ビットデータをそのまま映像データＱＤとしてデータラッチ部１２２に供給する。つまり、シフトレジスタ１２１は、奇数番目に配置されている画素ＰＸに対応した映像データＰＤに対しては、この映像データＰＤをそのまま映像データＱＤとしてデータラッチ部１２２に供給する。

【0024】

また、シフトレジスタ１２１は、映像データＰＤ₁〜ＰＤ_mのうちの（６・ｔ−２）番目、（６・ｔ−１）番目及び（６・ｔ）番目の映像データＰＤ（第２の映像データ群）に対しては、当該映像データＰＤ中から例えば下位２ビット分を抽出し、この２ビットからなる映像データＱＤをデータラッチ部１２２に供給する。つまり、シフトレジスタ１２１は、表示パネル２０の１水平走査ライン上に並置されている（ｍ／３）個の画素ＰＸのうちの偶数番目に配置されている画素ＰＸに対応した映像データＰＤの各々から下位２ビット分を抽出し、夫々２ビットからなる映像データＱＤの各々をデータラッチ部１２２に供給する。

【0025】

例えば、シフトレジスタ１２１は、１水平走査ライン上において第２番目に配置されている画素ＰＸに対応した映像データＰＤ₄〜ＰＤ₆から以下の映像データＱＤ₄〜ＱＤ₆を得て、これらをデータラッチ部１２２に供給する。つまり、シフトレジスタ１２１は、映像データＰＤ₄中の下位２ビット分からなる映像データＱＤ₄、映像データＰＤ₅中の下位２ビット分からなる映像データＱＤ₅、映像データＰＤ₆中の下位２ビット分からなる映像データＱＤ₆を、データラッチ部１２２に供給するのである。

【0026】

データラッチ部１２２は、シフトレジスタ１２１から供給された１水平走査ライン分の映像データＱＤ₁〜ＱＤ_mを取り込んで、これらを１水平走査期間に亘り保持しつつ、夫々を映像データＬＤ₁〜ＬＤ_mとしてレベルシフト部１２３に供給する。

【0027】

レベルシフト部１２３は、映像データＬＤ₁〜ＬＤ_m各々の値を所定レベルだけレベルシフトして得られた映像データＳＤ₁〜ＳＤ_mを階調電圧出力部１２４に供給する。

【0028】

階調電圧出力部１２４は、映像データＳＤ₁〜ＳＤ_mを個別にその映像データによって表される輝度レベルに対応した階調電圧Ｇ₁〜Ｇ_mに変換し、当該階調電圧Ｇ₁〜Ｇ_mを表示パネル２０のデータラインＤ₁〜Ｄ_mに印加する。

【0029】

図４は、階調電圧出力部１２４の内部構成を示すブロック図である。

【0030】

尚、図４では、階調電圧出力部１２４を構成する全ての機能モジュールのうちから、映像データＳＤ₁〜ＳＤ₁₂に関与する機能モジュールのみを抜粋して示している。

【0031】

図４において、Ｄ／Ａ変換器Ｃ１は、映像データＳＤ₁を、その８ビットデータにて表される輝度レベルに対応した階調電圧に変換し、これを階調電圧Ｖ₁としてアンプＡ１及び階調電圧補間回路ＫＳ１の入力端ＶＡに供給する。

【0032】

Ｄ／Ａ変換器Ｃ２は、映像データＳＤ₂を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₂としてアンプＡ２及び階調電圧補間回路ＫＳ２の入力端ＶＡに供給する。

【0033】

Ｄ／Ａ変換器Ｃ３は、映像データＳＤ₃を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₃としてアンプＡ３及び階調電圧補間回路ＫＳ３の入力端ＶＡに供給する。

【0034】

Ｄ／Ａ変換器Ｃ４は、映像データＳＤ₇を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₇としてアンプＡ７、階調電圧補間回路ＫＳ１の入力端ＶＢ、及び階調電圧補間回路ＫＳ４の入力端ＶＡに供給する。

【0035】

Ｄ／Ａ変換器Ｃ５は、映像データＳＤ₈を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₈としてアンプＡ８、階調電圧補間回路ＫＳ２の入力端ＶＢ、及び階調電圧補間回路ＫＳ５の入力端ＶＡに供給する。

【0036】

Ｄ／Ａ変換器Ｃ６は、映像データＳＤ₉を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₉としてアンプＡ９、階調電圧補間回路ＫＳ３の入力端ＶＢ、及び階調電圧補間回路ＫＳ６の入力端ＶＡに供給する。

【0037】

階調電圧補間回路ＫＳ１〜ＫＳ６は同一の内部構成を有する。

【0038】

図５は、階調電圧補間回路ＫＳ１〜ＫＳ６各々の内部構成を示すブロック図である。

【0039】

図５において、平均算出部５１は、入力端ＶＡに供給された階調電圧と入力端ＶＢに供給された階調電圧との平均値を算出し、この平均値を示す平均階調電圧ＶＭをセレクタ５２に供給する。加重平均算出部５３は、入力端ＶＡに供給された階調電圧及び入力端ＶＢに供給された階調電圧に対して互いに異なる重みを付けて平均値を算出し、この平均値を示す加重平均階調電圧ＶＷをセレクタ５２に供給する。

【0040】

セレクタ５２は、選択制御端ＳＳに供給された２ビットの映像データに基づき、入力端ＶＡに供給された階調電圧、入力端ＶＢに供給された階調電圧、平均階調電圧ＶＭ、及び加重平均階調電圧ＶＷのうちから１つを選択し、この選択した電圧を出力端Ｙを介して出力する。

【0041】

例えば、セレクタ５２は、選択制御端ＳＳに供給された２ビットの映像データが［００］を示す場合には、入力端ＶＡに供給された階調電圧を選択し、これを出力端Ｙを介して出力する。また、セレクタ５２は、当該映像データが［０１］を示す場合には、平均階調電圧ＶＭを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２は、当該映像データが［１０］を示す場合には、入力端ＶＢに供給された階調電圧を選択し、これを出力端Ｙを介して出力する。また、セレクタ５２は、当該映像データが［１１］を示す場合には、入力端ＶＡ及びＶＢに夫々供給された階調電圧に基づく加重平均階調電圧ＶＷを選択し、これを出力端Ｙを介して出力する。

【0042】

次に、図５に示す内部構成を有する階調電圧補間回路ＫＳ１〜ＫＳ６各々の動作について説明する。

【0043】

階調電圧補間回路ＫＳ１は、Ｄ／Ａ変換器Ｃ１で生成された階調電圧Ｖ₁と、Ｄ／Ａ変換器Ｃ４で生成された階調電圧Ｖ₇と、Ｖ₁及びＶ₇に基づく平均階調電圧ＶＭと、Ｖ₁及びＶ₇に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₄に基づく１つを選択し、これを階調電圧Ｖ₄としてアンプＡ４に供給する。

【0044】

階調電圧補間回路ＫＳ２は、Ｄ／Ａ変換器Ｃ２で生成された階調電圧Ｖ₂と、Ｄ／Ａ変換器Ｃ５で生成された階調電圧Ｖ₈と、Ｖ₂及びＶ₈に基づく平均階調電圧ＶＭと、Ｖ₂及びＶ₈に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₅に基づく１つを選択し、これを階調電圧Ｖ₅としてアンプＡ５に供給する。

【0045】

階調電圧補間回路ＫＳ３は、Ｄ／Ａ変換器Ｃ３で生成された階調電圧Ｖ₃と、Ｄ／Ａ変換器Ｃ６で生成された階調電圧Ｖ₉と、Ｖ₃及びＶ₉に基づく平均階調電圧ＶＭと、Ｖ₃及びＶ₉に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₆に基づく１つを選択し、これを階調電圧Ｖ₆としてアンプＡ６に供給する。

【0046】

階調電圧補間回路ＫＳ４は、Ｄ／Ａ変換器Ｃ４で生成された階調電圧Ｖ₇と、階調電圧Ｖ₁₃と、Ｖ₇及びＶ₁₃に基づく平均階調電圧ＶＭと、Ｖ₇及びＶ₁₃に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₁₀に基づく１つを選択し、これを階調電圧Ｖ₁₀としてアンプＡ１０に供給する。尚、階調電圧Ｖ₁₃は、映像データＳＤ₁₃をアナログの階調電圧に変換するＤ／Ａ変換器（図示せぬ）にて生成されたものである。

【0047】

階調電圧補間回路ＫＳ５は、Ｄ／Ａ変換器Ｃ５で生成された階調電圧Ｖ₈と、階調電圧Ｖ₁₄と、Ｖ₈及びＶ₁₄に基づく平均階調電圧ＶＭと、Ｖ₈及びＶ₁₄に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₁₁に基づく１つを選択し、これを階調電圧Ｖ₁₁としてアンプＡ１１に供給する。尚、階調電圧Ｖ₁₄は、映像データＳＤ₁₄をアナログの階調電圧に変換するＤ／Ａ変換器（図示せぬ）にて生成されたものである。

【0048】

階調電圧補間回路ＫＳ６は、Ｄ／Ａ変換器Ｃ６で生成された階調電圧Ｖ₉と、階調電圧Ｖ₁₅と、Ｖ₉及びＶ₁₅に基づく平均階調電圧ＶＭと、Ｖ₉及びＶ₁₅に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₁₂に基づく１つを選択し、これを階調電圧Ｖ₁₂としてアンプＡ１２に供給する。尚、階調電圧Ｖ₁₅は、映像データＳＤ₁₅をアナログの階調電圧に変換するＤ／Ａ変換器（図示せぬ）にて生成されたものである。

【0049】

アンプＡ１〜Ａ１２は、Ｄ／Ａ変換器Ｃ１〜Ｃ６、階調電圧補間回路ＫＳ１〜ＫＳ６から供給された階調電圧Ｖ₁〜Ｖ₁₂を個別に増幅して得られた階調電圧Ｇ₁〜Ｇ₁₂を表示パネル２０のデータラインＤ₁〜Ｄ₁₂に印加する。尚、アンプＡ１〜Ａ１２の各々としては、オペアンプによるボルテージフォロワ回路を採用しても良い。

【0050】

ここで、前述したように、階調電圧出力部１２４には、映像データＳＤ₁₃〜ＳＤ_mを階調電圧Ｇ₁₃〜Ｇ_mに変換する機能ブロックとして、上記したＤ／Ａ変換器Ｃ１〜Ｃ６、階調電圧補間回路ＫＳ１〜ＫＳ６及びアンプＡ１〜Ａ１２と同一の機能ブロックが図４と同様な形態で形成されている（図示せぬ）。

【0051】

以上のように、階調電圧出力部１２４では、表示パネル２０の１水平走査ラインに沿って並置されている（ｍ／３）個の画素ＰＸのうちの奇数番目に配置されている画素ＰＸに対応した映像データＳＤに対してだけ、Ｄ／Ａ変換器による階調電圧変換処理を施す。つまり、表示パネルの１水平走査ライン分に対応した複数の映像データ片を第１の映像データ群（例えばＳＤ₁〜ＳＤ₃、ＳＤ₇〜ＳＤ₉）及び当該第１の映像データ群とは異なる第２の映像データ群（例えばＳＤ₄〜ＳＤ₆、ＳＤ₁₀〜ＳＤ₁₂）に区分けする。そして、Ｄ／Ａ変換器（Ｃ１〜Ｃ６）により、第１の映像データ群に属する映像データ片のみをアナログの電圧値を有する階調電圧（例えばＶ₁〜Ｖ₃、Ｖ₇〜Ｖ₉）に変換するのである。

【0052】

更に、階調電圧出力部１２４では、階調電圧補間回路（例えばＫＳ１〜ＫＳ６）が、Ｄ／Ａ変換器にて生成された階調電圧の各々に基づく補間処理により、第２の映像データ群に属する映像データ片の各々に対応した階調電圧（Ｖ₄〜Ｖ₆、Ｖ₁₀〜Ｖ₁₂）を得ている。

【0053】

具体的には、階調電圧補間回路の平均算出部（５１）が、第１の映像データ群に属する映像データ片各々のうちの１の映像データ片（例えば、ＳＤ₁）に基づいてＤ／Ａ変換器が生成した第１の階調電圧（例えば、Ｖ₁）と、第１の映像データ群に属する他の映像データ片（例えば、ＳＤ₇）に基づいてＤ／Ａ変換器が生成した第２の階調電圧（例えば、Ｖ₇）と、の平均値を平均階調電圧（ＶＭ）として求める。階調電圧補間回路の加重平均算出部（５３）が、上記した第１の階調電圧及び第２の階調電圧の加重平均を加重平均階調電圧（ＶＷ）として求める。そして、階調電圧補間回路のセレクタ（５２）が、第２の映像データ群に属する映像データ片（例えば、ＳＤ₄）に基づき、上記した第１の階調電圧、第２の階調電圧、平均階調電圧及び加重平均階調電圧のうちから１つを選択し、これを第２の映像データ群に属する映像データ片に対応した階調電圧（例えば、Ｖ₄）として出力するのである。

【0054】

この際、階調電圧補間回路（ＫＳ１〜ＫＳ６）の回路規模及び電力消費量は、Ｄ／Ａ変換器（Ｃ１〜Ｃ６）の回路規模及び電力消費量に比して小さい。

【0055】

よって、図４に示す構成によれば、１水平走査ライン分の映像データＳＤ₁〜ＳＤ_mの全てに、Ｄ／Ａ変換器による階調電圧変換処理を施す場合に比して、回路規模、電力消費量及び発熱量を低減することが可能となる。

【0056】

また、上記した構成では、偶数番目に配置されている画素ＰＸに対応した映像データ片（例えばＳＤ₄〜ＳＤ₆、ＳＤ₁₀〜ＳＤ₁₂）のビット数が２ビットであるので、データラッチ部１２２及びレベルシフト部１２３の回路規模及び電力消費量が削減される。

【0057】

更に、上記した構成によれば、１水平走査ライン分の映像データＰＤ₁〜ＰＤ_mに対応した階調電圧Ｇ₁〜Ｇ_mを一斉に表示パネル２０のデータラインＤ₁〜Ｄ_mに印加することができるので、１水平走査期間内において時分割で階調電圧を印加する場合に比べて動作周波数を低くすることが可能となる。

【0058】

よって、本実施形態によるデータドライバ１２によれば、装置規模、電力消費量及び発熱量の低減を図ることが可能となる。

【0059】

尚、上記実施形態において、シフトレジスタ１２１は、図３に示すように、偶数番目に配置されている画素ＰＸに対応した映像データＰＤから下位２ビット分を抽出し、この２ビットからなる映像データＱＤをデータラッチ部１２２に供給するようにしているが、映像データＰＤから抽出するビット数は２ビットに限定されるものではない。例えば、図６に示すように、シフトレジスタ１２１は、偶数番目に配置されている画素ＰＸに対応した映像データＰＤから下位３ビット分を抽出し、この３ビットからなる映像データＱＤをデータラッチ部１２２に供給するようにしても良い。この際、３ビットの映像データＱＤに対応させて、階調電圧補間回路ＫＳ１〜ＫＳ６の各々として例えば図７に示す構成を採用する。

【0060】

図７において、平均算出部５１は、入力端ＶＡに供給された階調電圧及び入力端ＶＢに供給された階調電圧の平均値を算出し、この平均値を示す平均階調電圧ＶＭをセレクタ５２ａに供給する。

【0061】

加重平均算出部５３ａは、入力端ＶＡに供給された階調電圧に例えば０．２の係数を乗算したものと、入力端ＶＢに供給された階調電圧に例えば０．８の係数を乗算したものとの平均値を算出し、この平均値を示す加重平均階調電圧ＶＷａをセレクタ５２ａに供給する。

【0062】

加重平均算出部５３ｂは、入力端ＶＡに供給された階調電圧に例えば０．３の係数を乗算したものと、入力端ＶＢに供給された階調電圧に例えば０．７の係数を乗算したものとの平均値を算出し、この平均値を示す加重平均階調電圧ＶＷｂをセレクタ５２ａに供給する。

【0063】

加重平均算出部５３ｃは、入力端ＶＡに供給された階調電圧に例えば０．４の係数を乗算したものと、入力端ＶＢに供給された階調電圧に例えば０．６の係数を乗算したものとの平均値を算出し、この平均値を示す加重平均階調電圧ＶＷｃをセレクタ５２ａに供給する。

【0064】

加重平均算出部５３ｄは、入力端ＶＡに供給された階調電圧に例えば０．６の係数を乗算したものと、入力端ＶＢに供給された階調電圧に例えば０．４の係数を乗算したものとの平均値を算出し、この平均値を示す加重平均階調電圧ＶＷｄをセレクタ５２ａに供給する。

【0065】

加重平均算出部５３ｅは、入力端ＶＡに供給された階調電圧に例えば０．８の係数を乗算したものと、入力端ＶＢに供給された階調電圧に例えば０．２の係数を乗算したものとの平均値を算出し、この平均値を示す加重平均階調電圧ＶＷｅをセレクタ５２ａに供給する。

【0066】

セレクタ５２ａは、選択制御端ＳＳに供給された３ビットの映像データに基づき、入力端ＶＡに供給された階調電圧と、入力端ＶＢに供給された階調電圧と、平均階調電圧ＶＭと、加重平均階調電圧ＶＷａ〜ＶＷｄのうちから１つを選択し、この選択した電圧を出力端Ｙを介して出力する。

【0067】

例えば、セレクタ５２ａは、選択制御端ＳＳに供給された３ビットの映像データが［０００］を示す場合には、入力端ＶＡに供給された階調電圧を選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［００１］を示す場合には、平均階調電圧ＶＭを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［０１０］を示す場合には、入力端ＶＢに供給された階調電圧を選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［０１１］を示す場合には、加重平均階調電圧ＶＷａを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［１００］を示す場合には、加重平均階調電圧ＶＷｂを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［１０１］を示す場合には、加重平均階調電圧ＶＷｃを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［１１０］を示す場合には、加重平均階調電圧ＶＷｄを選択し、これを出力端Ｙを介して出力する。また、セレクタ５２ａは、当該映像データが［１１１］を示す場合には、加重平均階調電圧ＶＷｅを選択し、これを出力端Ｙを介して出力する。

【0068】

よって、図７に示す構成によれば、加重平均階調電圧の種類が加重平均階調電圧ＶＷａ〜ＶＷｅの５系統となるので、図５に示すような加重平均階調電圧ＶＷが１系統だけとなる構成を採用した場合に比して、精度の高い階調電圧が得られる。

【0069】

また、上記実施形態においては、奇数番目の画素ＰＸに対応した映像データＳＤのみにＤ／Ａ変換器を用いた階調電圧変換処理を施して階調電圧を生成し、この階調電圧に基づき、偶数番目に配置されている画素ＰＸに対応した階調電圧を得ている。しかしながら、偶数番目の画素ＰＸに対応した映像データＳＤのみにＤ／Ａ変換器を用いた階調電圧変換処理を施して階調電圧を生成し、この階調電圧に基づき、奇数番目に配置されている画素ＰＸに対応した階調電圧を得るようにしても良い。

【0070】

また、上記実施形態では、１水平走査ライン上において偶数番目又は奇数番目に配置されている画素ＰＸ、つまり１水平走査ライン上において１つおきに配置されている画素ＰＸに対応した映像データＳＤのみにＤ／Ａ変換器を用いた階調電圧変換処理を施すようにしている。

【0071】

しかしながら、１水平走査ライン上においてｋ個（ｋは自然数）おきに配置されている画素ＰＸに対応した映像データＳＤ（第１の映像データ群）のみにＤ／Ａ変換器による階調電圧変換処理を施すようにしても良い。この際、Ｄ／Ａ変換器が生成した階調電圧の各々に基づく補間処理により、その他の映像データＳＤ（第２の映像データ群）に対応した階調電圧を得るのである。

【0072】

図８は、かかる点に鑑みて為された階調電圧出力部１２４の他の構成を示すブロック図である。

【0073】

図８において、Ｄ／Ａ変換器Ｃ１ａは、映像データＳＤ₁を、その８ビットデータにて表される輝度レベルに対応した階調電圧に変換し、これを階調電圧Ｖ₁として階調電圧補間回路ＫＳ１ａ及びＫＳ４ａ各々の入力端ＶＡと、アンプＡ１に供給する。

【0074】

Ｄ／Ａ変換器Ｃ２ａは、映像データＳＤ₂を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₂として階調電圧補間回路ＫＳ２ａ及びＫＳ５ａ各々の入力端ＶＡと、アンプＡ２に供給する。

【0075】

Ｄ／Ａ変換器Ｃ３ａは、映像データＳＤ₃を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₃として階調電圧補間回路ＫＳ３ａ及びＫＳ６ａ各々の入力端ＶＡと、アンプＡ３に供給する。

【0076】

Ｄ／Ａ変換器Ｃ４ａは、映像データＳＤ₁₀を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₁₀として階調電圧補間回路ＫＳ１ａ及びＫＳ４ａ各々の入力端ＶＢと、アンプＡ１０に供給する。

【0077】

Ｄ／Ａ変換器Ｃ５ａは、映像データＳＤ₁₁を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₁₁として階調電圧補間回路ＫＳ２ａ及びＫＳ５ａ各々の入力端ＶＢと、アンプＡ１１に供給する。

【0078】

Ｄ／Ａ変換器Ｃ６ａは、映像データＳＤ₁₂を、その８ビットデータにて表される輝度レベルに対応したアナログの階調電圧に変換し、これを階調電圧Ｖ₁₂として階調電圧補間回路ＫＳ３ａ及びＫＳ６ａ各々の入力端ＶＢと、アンプＡ１２に供給する。

【0079】

階調電圧補間回路ＫＳ１ａ〜ＫＳ６ａの各々は、例えば図５又は図７に示す構成を有する。

【0080】

階調電圧補間回路ＫＳ１ａは、Ｄ／Ａ変換器Ｃ１ａで生成された階調電圧Ｖ₁と、Ｄ／Ａ変換器Ｃ４ａで生成された階調電圧Ｖ₁₀と、Ｖ₁及びＶ₁₀に基づく平均階調電圧ＶＭと、Ｖ₁及びＶ₁₀に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₄に基づく１つを選択し、これを階調電圧Ｖ₄としてアンプＡ４に供給する。

【0081】

階調電圧補間回路ＫＳ２ａは、Ｄ／Ａ変換器Ｃ２ａで生成された階調電圧Ｖ₂と、Ｄ／Ａ変換器Ｃ５ａで生成された階調電圧Ｖ₁₁と、Ｖ₂及びＶ₁₁に基づく平均階調電圧ＶＭと、Ｖ₂及びＶ₁₁に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₅に基づく１つを選択し、これを階調電圧Ｖ₅としてアンプＡ５に供給する。

【0082】

階調電圧補間回路ＫＳ３ａは、Ｄ／Ａ変換器Ｃ３ａで生成された階調電圧Ｖ₃と、Ｄ／Ａ変換器Ｃ６ａで生成された階調電圧Ｖ₁₂と、Ｖ₃及びＶ₁₂に基づく平均階調電圧ＶＭと、Ｖ₃及びＶ₁₂に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₆に基づく１つを選択し、これを階調電圧Ｖ₆としてアンプＡ６に供給する。

【0083】

階調電圧補間回路ＫＳ４ａは、Ｄ／Ａ変換器Ｃ１ａで生成された階調電圧Ｖ₁と、Ｄ／Ａ変換器Ｃ４ａで生成された階調電圧Ｖ₁₀と、Ｖ₁及びＶ₁₀に基づく平均階調電圧ＶＭと、Ｖ₁及びＶ₁₀に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₇に基づく１つを選択し、これを階調電圧Ｖ₇としてアンプＡ７に供給する。

【0084】

階調電圧補間回路ＫＳ５ａは、Ｄ／Ａ変換器Ｃ２ａで生成された階調電圧Ｖ₂と、Ｄ／Ａ変換器Ｃ５ａで生成された階調電圧Ｖ₁₁と、Ｖ₂及びＶ₁₁に基づく平均階調電圧ＶＭと、Ｖ₂及びＶ₁₁に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₈に基づく１つを選択し、これを階調電圧Ｖ₈としてアンプＡ８に供給する。

【0085】

階調電圧補間回路ＫＳ６ａは、Ｄ／Ａ変換器Ｃ３ａで生成された階調電圧Ｖ₃と、Ｄ／Ａ変換器Ｃ６ａで生成された階調電圧Ｖ₁₂と、Ｖ₃及びＶ₁₂に基づく平均階調電圧ＶＭと、Ｖ₃及びＶ₁₂に基づく加重平均階調電圧ＶＷとのうちから、選択制御端ＳＳに供給された映像データＳＤ₉に基づく１つを選択し、これを階調電圧Ｖ₉としてアンプＡ９に供給する。

【0086】

アンプＡ１〜Ａ１２は、Ｄ／Ａ変換器Ｃ１ａ〜Ｃ６ａ、階調電圧補間回路ＫＳ１ａ〜ＫＳ６ａから供給された階調電圧Ｖ₁〜Ｖ₁₂を個別に増幅して得られた階調電圧Ｇ₁〜Ｇ₁₂を表示パネル２０のデータラインＤ₁〜Ｄ₁₂に印加する。

【0087】

上記したように、図８に示す構成では、１水平走査ライン上において２個おきに配置されている画素ＰＸに対応した映像データ片（例えば、ＳＤ₁〜ＳＤ₃、ＳＤ₁₀〜ＳＤ₁₂）のみにＤ／Ａ変換器（Ｃ１ａ〜Ｃ６ａ）による階調電圧変換処理を施すことにより、当該映像データ片に対応した階調電圧（例えばＶ₁〜Ｖ₃、Ｖ₁₀〜Ｖ₁₂）を生成する。そして、Ｄ／Ａ変換器が生成した階調電圧の各々に基づく補間処理により、その他の映像データ片（例えば、ＳＤ₄〜ＳＤ₉）に対応した階調電圧（例えばＶ₄〜Ｖ₉）を得るのである。

【0088】

よって、階調電圧出力部１２４として図８に示す構成を採用すれば、１水平走査ライン分のｍ個の画素データＳＤ₁〜ＳＤ_mに対して（ｍ／３）個のＤ／Ａ変換器を設ければ良い。従って、１水平走査ライン分のｍ個の画素データＳＤ₁〜ＳＤ_mに対して（ｍ／２）個のＤ／Ａ変換器が必要となる図４に示す構成を採用した場合に比して、データドライバ１２内に設けるＤ／Ａ変換器の回路規模を縮小することが可能となる。これにより、データドライバ１２のチップサイズをより小型化し、且つ電力消費量及び発熱量を低減させることが可能となる。

【0089】

尚、上記実施形態においては、映像データ片（ＰＤ、ＱＤ、ＬＤ、ＳＤ）のビット数を８ビットとしているが、映像データ片のビット数は８ビットに限定されない。

【0090】

また、図１に示す表示装置では、各画素に対応した輝度レベルを表す映像データ片の系列からなる入力映像データＶＤを入力対象としているが、以下のような入力映像データＶＤを入力対象としても良い。

【0091】

すなわち、入力映像データＶＤにおける映像データ片の系列中において、上記したＤ／Ａ変換器による階調電圧変換の対象とはならない画素ＰＸに対応した映像データ片を、階調電圧指定データ片に変更したものを入力対象とするのである。尚、階調電圧指定データ片とは、前述したセレクタ５２又は５２ａが選択する階調電圧を指定するデータである。

【0092】

例えば、階調電圧出力部１２４として図４に示す構成を採用した場合には、図９に示すフォーマットを有する入力映像データＶＤが図１に示す表示装置の入力対象となる。

【0093】

図９に示す入力映像データＶＤには、表示パネル２０の水平走査ライン上における奇数番目の各画素ＰＸ（第１の画素群）に対応させて、夫々が例えば８ビットからなる映像データＰＤ₁〜ＰＤ₃、ＰＤ₇〜ＰＤ₉、ＰＤ₁₃〜ＰＤ₁₅、・・・、ＰＤ_m-2〜ＰＤ_mの系列が配置されている。更に、入力映像データＶＤには、水平走査ライン上における偶数番目の各画素ＰＸ（第２の画素群）に対応させて、夫々が例えば２ビットからなる階調電圧指定データＳＱ₄〜ＳＱ₆、ＳＱ₁₀〜ＳＱ₁₂、・・・、ＳＱ_m-5〜ＰＤ_m-3の系列が配置されている。

【0094】

図９に示す入力映像データＶＤが入力された場合、データドライバ１２のシフトレジスタ１２１は、１水平走査ライン分の入力映像データＶＤの取り込みが完了する度に、入力映像データＶＤによる映像データ片（ＰＤ）及び階調電圧指定データ片（ＳＱ）の系列を、映像データＱＤ₁〜ＱＤ_mとしてデータラッチ１２２に供給する。

【0095】

これにより、階調電圧出力部１２４のＤ／Ａ変換器（例えばＣ１〜Ｃ６）は、上記した第１の画素群に属する画素ＰＸの各々に対応した映像データ片（例えばＳＤ₁〜ＳＤ₃、ＳＤ₇〜ＳＤ₉）の各々をアナログの電圧値に変換し当該電圧値を有する階調電圧（例えばＶ₁〜Ｖ₃、Ｖ₇〜Ｖ₉）を得る。

【0096】

ここで、階調電圧出力部１２４の階調電圧補間回路（例えばＫＳ１〜ＫＳ６）が、Ｄ／Ａ変換器にて生成された階調電圧の各々に基づく補間処理により、第２の映像データ群に属する映像データ片の各々に対応した階調電圧（Ｖ₄〜Ｖ₆、Ｖ₁₀〜Ｖ₁₂）を得る。すなわち、階調電圧補間回路の平均算出部（５１）が、第１の画素群に属する映像データ片各々のうちの１の映像データ片に基づいてＤ／Ａ変換器が生成した第１の階調電圧と、第１の画素群に属する映像データ片各々のうちの他の映像データ片に基づいてＤ／Ａ変換器が生成した第２の階調電圧と、の平均値を平均階調電圧として求める。階調電圧補間回路の加重平均算出部（５３）は、第１の階調電圧及び第２の階調電圧の加重平均を加重平均階調電圧として求める。そして、階調電圧補間回路のセレクタ（５２）が、第２の画素群に属する画素に対応した階調電圧選択データ片に基づき、第１の階調電圧、第２の階調電圧、平均階調電圧及び加重平均階調電圧のうちから１つを選択し、これを第２の画素群に属する画素に対応した階調電圧として出力するのである。

【符号の説明】

【0097】

１２ データドライバ
２０ 表示パネル
５１ 平均算出部
５２ セレクタ
５３ 加重平均算出部
１２１ シフトレジスタ
１２４ 階調電圧出力部
Ｃ１〜Ｃ６ Ｄ／Ａ変換器
ＫＳ１〜ＫＳ６ 階調電圧補間回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】