特開 2018-206883 半導体高周波集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-206883(P2018-206883A)

(43)【公開日】2018年12月27日

(54)【発明の名称】半導体高周波集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20181130BHJP

   H01L 27/04 20060101ALI20181130BHJP

   H03K 17/00 20060101ALI20181130BHJP

   H03K 17/693 20060101ALI20181130BHJP

【ＦＩ】

   H01L27/04 C

   H03K17/00 E

   H03K17/693 A

   H01L27/04 H

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

【全頁数】18

(21)【出願番号】特願2017-109029(P2017-109029)

(22)【出願日】2017年6月1日

(71)【出願人】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】武田 豊

(72)【発明者】

【氏名】登坂 裕之

(72)【発明者】

【氏名】榎本 光浩

【テーマコード（参考）】

5F038

5J055

【Ｆターム（参考）】

5F038AC03

5F038AC04

5F038AC05

5F038AC15

5F038BH10

5F038BH16

5F038CA01

5F038CD04

5F038CD13

5F038CD14

5F038EZ02

5F038EZ20

5J055AX02

5J055AX25

5J055AX28

5J055AX42

5J055AX55

5J055AX56

5J055AX63

5J055BX03

5J055BX08

5J055BX17

5J055CX01

5J055CX03

5J055DX12

5J055DX22

5J055DX43

5J055EY01

5J055EY10

5J055EY21

5J055GX01

5J055GX06

5J055GX07

5J055GX08

(57)【要約】      （修正有）

【課題】隣接するバイパスキャパシタ間における寄生容量を抑圧、低減し、良好な耐電力特性の維持を図る半導体高周波集積回路を提供する。
【解決手段】高周波信号の入出力経路の切り替えを行う高周波スイッチ回路部２３と、高周波スイッチ回路部２３における入出力経路の切り替え動作を制御する制御信号を出力する制御回路部２２とが、同一チップ内に設けられており、高周波スイッチ回路部２３と制御回路部２２との間に形成されて制御信号が伝搬せしめられる複数の制御線２４、２５には、グランドに対してバイパスキャパシタＣ１、Ｃ２がそれぞれ接続され、バイパスキャパシタＣ１、Ｃ２の間にグランド電位に保持されたグランド線２６が設けられて、寄生容量の発生が抑圧及び低減される。
【選択図】図１

【特許請求の範囲】

【請求項1】

高周波信号が入出力する高周波回路と、
前記高周波回路を制御する制御信号を出力する制御回路とが、同一チップ内に設けられてなる半導体高周波集積回路において、
前記高周波回路と前記制御回路との間に、前記制御信号が伝搬せしめられる複数の制御線が形成され、前記制御線はバイパスキャパシタを介してそれぞれグランドに接続し、隣接する前記バイパスキャパシタ間にグランド電位が保持されたグランド部を設けたことを特徴とする半導体高周波集積回路。

【請求項2】

前記バイパスキャパシタを、ＭＩＭ構造とし、前記制御線と接続された中間電極と、前記中間電極を挟むように配されてグランド電位に保持された上部電極及び下部電極とが誘電体を介して積層され、
隣接する前記バイパスキャパシタの前記中間電極の間に、前記中間電極相互の対向部分を遮るようにして前記上部電極と前記下部電極を接続するＶＩＡホールを形成し、前記ＶＩＡホールにより、前記隣接するバイパスキャパシタを電気的に分離する前記グランド部を形成したことを特徴とする請求項１記載の半導体高周波集積回路。

【請求項3】

前記バイパスキャパシタを、ＭＩＭ構造とし、前記制御線と接続された中間電極と、前記中間電極を挟むように配されてグランド電位に保持された上部電極及び下部電極とが誘電体を介して積層され、
隣接する前記バイパスキャパシタの第１及び第２の中間電極の間に、前記中間電極と同一平面内に、前記中間電極相互の対向部分を遮るようにして第３の中間電極を設け、前記上部電極と前記第３の中間電極との間、及び、前記下部電極と前記第３の中間電極との間のいずれか一方あるいは両方に、ＶＩＡホールを形成し、前記ＶＩＡホールを介して前記上部電極と前記第３の中間電極、あるいは前記下部電極と前記第３の中間電極を接続し、前記ＶＩＡホール及び第３の中間電極により、前記隣接するバイパスキャパシタを電気的に分離する前記グランド部を形成したことを特徴とする請求項１記載の半導体高周波集積回路。

【請求項4】

前記バイパスキャパシタを、ＭＩＭ構造とし、前記制御線と接続された上部電極と、誘電体を挟んで前記上部電極と反対側に配されてグランド電位に保持された下部電極とが積層され、
隣接する前記バイパスキャパシタの第１及び第２の上部電極の間に、前記上部電極と同一平面内に、前記上部電極相互の対向部分を遮るようにして第３の上部電極を設け、前記第３の上部電極と前記下部電極との間にＶＩＡホールを形成し、前記ＶＩＡホールを介して前記第３の上部電極と前記下部電極を相互に接続し、第３の上部電極及び前記ＶＩＡホールにより、前記隣接するバイパスキャパシタを電気的に分離とする前記グランド部を形成したことを特徴とする請求項１記載の半導体高周波集積回路。

【請求項5】

前記バイパスキャパシタを、ＭＩＭ構造とし、前記制御線と接続された下部電極と、誘電体を挟んで前記下部電極と反対側に配されてグランド電位に保持された上部電極とが積層され、
隣接する前記バイパスキャパシタの第１及び第２の下部電極の間に、前記下部電極と同一平面内に、前記下部電極相互の対向部分を遮るようにして第３の下部電極を設け、前記上部電極と前記第３の下部電極との間にＶＩＡホールを形成し、前記ＶＩＡホールを介して記上部電極と前記第３の下部電極とを相互に接続し、前記ＶＩＡホール及び第３の下部電極により、前記隣接するバイパスキャパシタを電気的に分離とする前記グランド部を形成したことを特徴とする請求項１記載の半導体高周波集積回路。

【請求項6】

前記バイパスキャパシタをＭＩＭ構造に代えて、前記ＭＩＭ構造における下部電極を、高濃度にドーピングされた半導体高濃度ドーピング層を用いてなるＭＩＳ構造としたことを特徴とする請求項２乃至請求項５いずれか記載の半導体高周波集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体高周波集積回路に係り、特に、無線通信機器等において高周波信号の入出力経路の切り替えに用いられる半導体スイッチ集積回路や高周波信号を低雑音で増幅させる半導体低雑音増幅器、微弱な高周波信号を大電力に増幅する半導体大電力増幅器、あるいはこれらを複合した半導体フロントエンド回路等の半導体高周波集積回路の動作特性の向上等を図ったものに関する。

【背景技術】

【0002】

高周波信号を扱う移動体通信用端末や、小型の電子機器において、高周波信号の増幅あるいは切り替えが必要とされる部位には、ＧａＡｓ等の化合物半導体による電界効果トランジスタであるＭＥＳ ＦＥＴ(Metal-Semiconductor Field Effective Transister)やＨＪＦＥＴ(Hetero-Junction FET)を用いた半導体高周波集積回路が従来から使用されてきたことは良く知られている通りである（例えば、特許文献１等参照）。

【0003】

また、近年では、微細化技術の向上やＳＯＩ(Silicon On Insulator)基板を用いることにより、Ｓｉを用いたＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor FET)により構成された半導体高周波集積回路も数多く使用されるようになってきている。

【0004】

半導体高周波集積回路の一例である半導体スイッチ集積回路では、一つの移動体通信端末で使用できる周波数帯域の増加などにより、携帯端末一台あたりの使用数が増加していることや、多数の経路を切り替えるために１０ポートを越えるようなマルチポートの半導体スイッチ集積回路も使用されていることから、半導体スイッチ集積回路内に論理回路を内蔵させ、少ない制御線で半導体スイッチ集積回路の動作をコントロールする製品が増えている。

【0005】

近年においては、最も簡単な構成であるＳＰＤＴ(Single Pole Dual Throw)スイッチにも論理回路を含む制御回路を内蔵したものが製品として数多く提供されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１４−２３６３８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上述のように、同一チップ内に高周波回路と制御回路が形成された半導体スイッチ集積回路とした場合、高周波信号が制御回路に漏洩し、制御回路の正常動作を妨げることがあるという問題がある。
特に、１００ｍＷから１Ｗ、あるいは１０Ｗ近くまでの大電力の高周波信号を扱う半導体スイッチ集積回路においては、制御回路の誤動作により、スイッチの通過状態が変化し、その結果、最悪時には半導体スイッチ集積回路の破壊に至る重大な故障を招くこともある。

【0008】

このような制御回路の誤動作が半導体スイッチ集積回路の破壊を招く虞のある回路動作のメカニズムについて、以下、図１１に示された従来回路例を参照しつつ説明する。
図１１には、インバータ回路を内蔵したＳＰＤＴスイッチを構成した半導体スイッチ集積回路例が示されている。

【0009】

この半導体スイッチ集積回路は、同一チップ上に、制御回路部２２Ａと高周波スイッチ回路部２３Ａとが構成されている。
制御回路部２２Ａには、制御端子１４Ａを介して外部から制御信号が入力されるようになっている。

【0010】

この制御回路部２２Ａは、３つのインバータＩＮＶ１〜ＩＮＶ３により正論理信号と反転論理信号を生成し、その信号を高周波スイッチ回路部２３Ａに対して、動作切替信号として配線２４Ａ及び配線２５Ａを介して供給する。

【0011】

高周波スイッチ回路部２３Ａには、共通端子１１Ａと、個別の高周波信号の入出力端子１２Ａ，１３Ａが設けられている。
電界効果トランジスタＱ１，Ｑ２は、制御回路部２２Ａからゲートに印加される制御信号に応じて、ドレインとソース間を低抵抗のオン状態、あるいは、高抵抗のオフ状態に変化せしめられるものとなっている。それによって、電界効果トランジスタＱ１は、共通端子１１Ａから入力された高周波信号を入出力端子１２Ａへ、電界効果トランジスタＱ２は、共通端子１１Ａから入力された高周波信号を入出力端子１３Ａへ、それぞれ出力可能とする。

【0012】

電界効果トランジスタＱ３は、入出力端子１２Ａとグランド間、電界効果トランジスタＱ４は、入出力端子１３Ａとグランド間に、それぞれ接続され、入出力端子１２Ａ、あるいは、入出力端子１３Ａに漏洩してくる高周波信号をグランドに逃がすことによりオフ状態におけるアイソレーション改善の機能を果たすものとなっている。

【0013】

抵抗器Ｒ１〜Ｒ４は、高周波スイッチを構成する電界効果トランジスタＱ１〜Ｑ４のゲートに、それぞれ接続され、数ｋΩ以上の高インピーダンスに設定されることで、高周波信号の制御回路部２２Ａ側への漏洩を抑圧、低減する機能を果たしている。

【0014】

理想的には、高周波スイッチ回路部２３Ａと制御回路部２２Ａは、上述の抵抗器Ｒ１〜Ｒ４にて電気的に分離され、高周波スイッチ回路部２３Ａに入力された高周波信号による制御回路部２２Ａへの影響は無いものと考える。

【0015】

しかしながら、実際には、半導体スイッチ集積回路のレイアウトによりＲＦ信号（高周波信号）の配線と、制御回路部２２Ａからの配線とが隣接し、あるいは、交差することがある。そのため、寄生容量が発生し、それによる高周波スイッチ回路部２３Ａに入力された高周波信号が制御回路部２２Ａに漏洩してしまう。

【0016】

図１１において、Ｃ３〜Ｃ７は、上述のような寄生的な容量を表している。
このような寄生容量を介して制御回路部２２Ａに漏洩した高周波信号は、制御回路部２２Ａの動作を不安定にさせる。
例えば、制御線２４Ａ，２５Ａに重畳した高周波信号の電圧振幅において、正電圧側がクリッピングされると、制御線２４Ａ，２５ＡのＤＣ電圧は下降し、負電圧側がクリッピングされるとＤＣ電圧は上昇してゆく。

【0017】

また、制御回路部２２Ａに漏洩した高周波信号が、制御回路部２２Ａ構成する論理ゲートのゲート部に漏洩した場合には、論理入力レベルの上昇、あるいは、下降を招き、本来の論理出力とは異なった電圧信号を出力する可能性がある。
高周波スイッチは、制御回路部２２Ａから出力されるＤＣ電圧で動作しており、その電圧が規定の値と異なったり、電圧が変化すると高周波スイッチの特性が大きく変化してしまう。

【0018】

このような高周波スイッチ回路部２３Ａに入力される高周波電力が大きいほど誤動作を起こす可能性が高くなる。大電力入力時に、半導体スイッチ集積回路が誤動作を起こすと、最悪時、入力した電力が抵抗損として熱に変換され、その熱により半導体スイッチ集積回路の破損に至ることもある。

【0019】

上述のような問題を回避するために、制御線２４Ａ，２５Ａに漏洩した高周波信号をグランドに逃がすバイパスキャパシタを制御回路部２２Ａの出力線に接続するのが一般的である。
通常、バイパスキャパシタとしては、数ｐＦの容量があれば、効果を発揮し、半導体スイッチ集積回路の同一チップ上にＭＩＭ(Metal-Insulator-Metal)キャパシタなどで形成される。図１１に示された従来回路においては、Ｃ１，Ｃ２がこれに該当するものである。

【0020】

ここで、従来回路における上述のようなＭＩＭキャパシタを用いたバイパスキャパシタの形成例について、図１２を参照しつつ説明する。
図１２には、３層配線を用いたＭＩＭキャパシタを用いて隣接するバイパスキャパシタを形成した場合の構造例が示されている。
半導体基板１０５Ａには、概略、下部電極１０２Ａ、誘電体１０６Ａａ、中間電極１０３Ａａ，１０３Ａｂ、誘電体１０６Ａｂ、及び、上部電極１０１Ａが、順に積層された構造となっている（図１２（Ｂ）参照）。

【0021】

上部電極１０１Ａ、中間電極１０３Ａａ，１０３Ａｂ、及び、下部電極１０２Ａは、薄膜金属により形成されている。
中間電極１０３ａ，１０３ｂを挟むように、積層方向に上下に設けられた誘電体１０６ａ，１０６ｂは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。

【0022】

しかして、上述の薄膜金属を用いた上部電極１０１Ａ、中間電極１０３Ａａ，１０３Ａｂ、及び、下部電極１０２Ａと、絶縁膜層を形成する誘電体１０６Ａａ，１０６ＡｂによりＭＩＭキャパシタが形成されている。
誘電体１０６Ａａ，１０６Ａｂには、中間電極１０３Ａａ，１０３Ａｂを挟むような位置に、これら２つの誘電体１０６Ａａ，１０６Ａｂを貫通するように２つのＶＩＡホール１０４Ａａ，１０４Ａｂが形成されている。

【0023】

このＶＩＡホール１０４Ａａ，１０４Ａｂを介して上部電極１０１Ａと下部電極１０２Ａは、電気的に接続されている。
この従来例は、上部電極１０１Ａ及び下部電極１０２Ａをグランドとする一方、中間電極１０３Ａａ，１０３Ａｂを制御信号線として用いることを想定したものである。

【0024】

かかる従来例においては、中間電極１０３Ａａ，１０３Ａｂが近い距離で隣接しているため、中間電極１０３Ａａ，１０３Ａｂ間に寄生容量が生ずるものとなっている。

【0025】

バイパスキャパシタのグランドが理想のグランドに近い場合は、先に述べたように不要な高周波信号をグランドに逃がし、制御回路に対する影響を防ぐ機能を果たす。しかしながら、グランドのインピーダンスが高いと、そのバイパス効果は低下してしまう。

【0026】

現実的には、半導体スイッチ集積回路の小型化やパッケージのサイズ、端子位置等の指定により半導体チップ上での制御回路のグランドをチップのグランド近傍に配置することができず、細いラインで引き回さなければならない事も多い。
また、従来に比べて高い周波数で用いられる製品も増加しており、ボンディングワイヤやラインなどのインダクタ成分によるインピーダンスは、Ｚ＝２πｆＬで表されるため、周波数が高くなると同じインダクタ成分であっても、インピーダンスは増大し、グランド条件が悪化する。

【0027】

このような状況においてはバイパスキャパシタを接続しても制御線のインピーダンスが低下せず、インピーダンスが高い状態になり、隣接したラインからの影響を受けやすくなる。元々は、制御線のインピーダンスを下げるために接続したバイパスキャパシタであるが、通常、大きな面積を有する素子であるが故に、キャパシタ部分で他の素子と寄生的な容量を形成し易い。

【0028】

また、上述した制御回路の出力部分は、一列に並ぶことが多く、その出力部分に接続されるバイパスキャパシタが隣接して並ぶような配置となり、そのため、バイパスキャパシタの同士の結合が大きくなる。その結果、隣接する制御線との結合がより大きくなり、その影響を受け易くなる。

【0029】

実際に、図１１に示された半導体スイッチ集積回路では、設計通りの線形性特性が得られず、高周波スイッチに高周波信号を入力してゆくと、設計値よりも小さな入力電力で急激に挿入損失が大きくなり、半導体スイッチ集積回路の破損を招くという問題が発生した。このような問題は、高周波回路を同一チップ上に形成される制御回路からの出力信号で制御する半導体高周波集積回路において同様に生ずる問題である。

【0030】

本発明は、上記実状に鑑みてなされたもので、隣接するバイパスキャパシタによる回路の誤動作等の悪影響を抑圧、低減し、良好な耐電力特性を備えた半導体高周波集積回路を提供するものである。

【課題を解決するための手段】

【0031】

上記本発明の目的を達成するため、本発明に係る半導体高周波集積回路は、
高周波信号が入出力する高周波回路と、
前記高周波回路を制御する制御信号を出力する制御回路とが、同一チップ内に設けられてなる半導体高周波集積回路において、
前記高周波回路と前記制御回路との間に、前記制御信号が伝搬せしめられる複数の制御線が形成され、前記制御線はバイパスキャパシタを介してそれぞれグランドに接続し、隣接する前記バイパスキャパシタ間にグランド電位が保持されたグランド部を設けてなるものである。

【発明の効果】

【0032】

本発明によれば、レイアウト上の制約等のために制御回路のグランド条件が悪い場合にあっても、隣接するバイパスキャパシタ間や制御線間における寄生容量の発生を確実に抑圧、低減することができ、レイアウトやパッケージ選択の自由度を維持したまま良好な高周波特性を有する半導体高周波集積回路を提供できるという効果を奏するものである。

【図面の簡単な説明】

【0033】

【図1】本発明の実施の形態における半導体スイッチ集積回路の回路構成例を示す回路図である。

【図2】本発明を適用した高周波ＳＰＤＴスイッチの挿入損失に対する入力電力の依存性の特性例を従来回路と共に示した特性線図である。

【図3】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの配設構造例を模式的に示す模式図で、図３（Ａ）は平面図、図３（Ｂ）は図３（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図4】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第２の配設構造例を模式的に示す模式図で、図４（Ａ）は平面図、図４（Ｂ）は図４（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図5】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第３の配設構造例を模式的に示す模式図で、図５（Ａ）は平面図、図５（Ｂ）は図５（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図6】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第４の配設構造例を模式的に示す模式図で、図６（Ａ）は平面図、図６（Ｂ）は図６（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図7】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第５の配設構造例を模式的に示す模式図で、図７（Ａ）は平面図、図７（Ｂ）は図７（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図8】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第６の配設構造例を模式的に示す模式図で、図８（Ａ）は平面図、図８（Ｂ）は図８（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図9】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第７の配設構造例を模式的に示す模式図で、図９（Ａ）は平面図、図９（Ｂ）は図９（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図10】本発明の実施の形態における半導体スイッチ集積回路に設けられたバイパスキャパシタの第８の配設構造例を模式的に示す模式図で、図１０（Ａ）は平面図、図１０（Ｂ）は図１０（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【図11】従来の半導体スイッチ集積回路の回路構成例を示す回路図である。

【図12】図１１に示された従来回路に設けられたバイパスキャパシタの配設構造例を模式的に示す模式図で、図１２（Ａ）は平面図、図１２（Ｂ）は図１２（Ａ）のＡＡ’線断面を模式的に示す模式図である。

【発明を実施するための形態】

【0034】

以下、本発明の実施の形態について半導体スイッチ集積回路を例に採り、図１乃至図１０を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の回路構成例について、図１を参照しつつ説明する。

【0035】

図１は、ＳＰＤＴ(Single Pole Dual Throw)スイッチを半導体スイッチ集積回路として構成した場合の回路構成例を示したものである。
この半導体スイッチ集積回路は、高周波信号の入出力の切り替えを行う高周波スイッチ回路部２３と、高周波スイッチ回路部２３における入出力経路の切り替え動作を制御する制御信号を出力する制御回路部２２とが、同一チップ内に設けられてなるものである。

【0036】

すなわち、半導体スイッチ集積回路は、共通端子３１と、個別の高周波信号の入出のための第１及び第２の入出力端子３２，３３を有し、制御回路部２２による高周波スイッチ回路部２３の動作制御により、第１及び第２の入出力端子３２，３３のいずれかと共通端子３１とが導通状態とされて高周波信号の入出力を可能とするものとなっている。

【0037】

以下、より具体的に回路構成について説明する。
まず、制御回路部２２は、第１乃至第３のインバータ（図１においては、それぞれ「ＩＮＶ１」、「ＩＮＶ２」、「ＩＮＶ３」と表記）５〜７と、第１及び第２のバイパスキャパシタ（図１においては、それぞれ「Ｃ１」、「Ｃ２」と表記）２１，２２とを主たる構成要素として構成されたものとなっている。

【0038】

第１及び第２のインバータ５，６の入力端子は、制御信号入力端子３４に接続され、外部から所要の制御信号が印加されるようになっている。
第１のインバータ５の出力端子は、制御線２４及び第１のゲート抵抗器１１を介して後述する高周波スイッチ部２３の第１のトランジスタ１のゲートへ接続されている。また、制御線２４の適宜な箇所とグランドとの間には、第１のバイパスキャパシタ２１が接続されている。制御線２４には、第１のトランジスタ１の動作制御のための制御信号が制御回路部２２から伝搬せしめられるものとなっている。

【0039】

第２のインバータ６の出力端子は、第３のインバータ７の入力端子に接続され、第３のインバータ７の出力端子は、制御線２５及び第２のゲート抵抗器１２を介して後述する高周波スイッチ部２３の第２のトランジスタ２のゲートへ接続されている。また、制御線２５の適宜な箇所とグランドとの間には、第２のバイパスキャパシタ２２が接続されている。制御線２５には、第２のトランジスタ２の動作制御のための制御信号が制御回路部２２から伝搬せしめられるものとなっている。

【0040】

そして、第１及び第２のバイパスキャパシタ２１，２２の間には、グランド電位に保持されたグランド部としてのグランド線２６が設けられている。このグランド線２６により、隣接する第１及び第２のバイパスキャパシタ２１，２２間に発生する寄生容量の影響が抑圧、低減され、制御回路部２２から安定性、信頼性の高い制御信号が出力されるものとなっている。

【0041】

高周波スイッチ部２３は、第１乃至第４の電界効果トランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」、「Ｑ４」と表記）１〜４を有して構成されている。
第１の電界効果トランジスタ（以下「ＦＥＴ」と称する）１のドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、第１の入出力端子３２に接続される一方、ソース（又はドレイン）は第２のＦＥＴ２のドレイン（又はソース）と共に、共通端子３１に接続されている。

【0042】

第２のＦＥＴ２のソース（又はドレイン）は、第４のＦＥＴ４のドレイン（又はソース）と共に第２の入出力端子３３に接続されている。
第３のＦＥＴ３のゲートは、第３の抵抗器１３を介して第２の抵抗器１２の他端、すなわち、第２のＦＥＴ２のゲートに接続された一端と反対側の端部と接続されている。そして、第３のＦＥＴ３のソース（又はドレイン）は、グランドに接続されている。

【0043】

一方、第４のＦＥＴ４のゲートは、第４の抵抗器１４を介して第１の抵抗器１１の他端、すなわち、第１のＦＥＴ１のゲートに接続された一端と反対側の端部と接続されている。そして、第４のＦＥＴ４のソース（又はドレイン）は、グランドに接続されている。

【0044】

本発明の実施の形態における半導体スイッチ集積回路は、制御回路部２２における第１及び第２のバイパスキャパシタ２１，２２間の寄生容量の発生を抑圧、低減するために、第１及び第２のバイパスキャパシタ２１，２２の間に、グランド線２６を設けた点（詳細は後述）が従来と異なることを除けば、回路構成としては、基本的に従来回路と同一である。したがって、基本的な回路動作は、後述するグランド線２６による第１及び第２のバイパスキャパシタ２１，２２間の寄生容量の抑圧、低減作用を除けば、従来回路と同様であるので、その詳細な説明は省略することとする。

【0045】

図２には、上記構成を有する半導体スイッチ集積回路における挿入損失の入力電力に対する依存性を示す特性線の例が、従来回路の同様の特性線と共に示されており、以下、同図について説明する。
まず、従来回路においては、入力電力が２６ｄＢｍ付近を越えると急激に挿入損失が劣化した。

【0046】

挿入損失の急激な劣化は入力された高周波信号のエネルギーの熱への変換を引き起こし、その状態において、入力電力を３０ｄＢｍとすると、従来回路においては、熱による破壊が確認された（図２の点線の特性線参照）。

【0047】

これに対して、本発明を適用した半導体スイッチ集積回路においては、入力電力が２７ｄＢｍ程度に達するまでは、挿入損失の劣化は殆ど無く、入力電力がそれ以上となると緩やかな劣化が生ずる程度である（図２の実線の特性線参照）。
このような特性は、従来は、制御回路部２２に相当する制御回路を有しない半導体スイッチ集積回路において達成できるものである。
しかも、本発明を適用した半導体スイッチ集積回路にあっては、入力電力が３０ｄＢｍ付近に達しても従来回路と異なり熱に起因する回路の破壊の発生は無かった。

【0048】

次に、第１及び第２のバイパスキャパシタ２１，２２とグランド線２６の具体的な配設構造について、図３乃至図１０を参照しつつ説明する。
第１の配設構造例について、図３を参照しつつ説明する。
第１及び第２のバイパスキャパシタ２１，２２には、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシタ（以下、説明の便宜上「ＭＩＭキャパシタ」と称する）が用いられている。本発明の実施の形態におけるＭＩＭ構造は、３層配線構造となっている。

【0049】

第１及び第２のバイパスキャパシタ２１，２２は、ＳｉあるいはＧａＡｓ等の半導体部材により形成された半導体基板１０５上に積層構造を有して形成されている。
すなわち、半導体基板１０５には、下部電極１０２、誘電体１０６ａ、第１及び第２の中間電極１０３ａ，１０３ｂ、誘電体１０６ｂ、及び、上部電極１０１が、順に積層された構造となっている（図３（Ｂ）参照）。
なお、以下の説明においては、便宜上、上述の電極等の積層方向を「部材積層方向」と称することとする。

【0050】

上部電極１０１、第１及び第２の中間電極１０３ａ，１０３ｂ、下部電極１０２は、薄膜金属により形成されている。
第１及び第２の中間電極１０３ａ，１０３ｂを挟むように部材積層方向において上下に設けられた誘電体１０６ａ，１０６ｂは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。

【0051】

また、第１及び第２の中間電極１０３ａ，１０３ｂは、その平面形状が、ほぼ方形状に形成されており（図３（Ａ）参照）、両者は、比較的近接して、平行するようにして、同一の平面内に配設されたものとなっている（図３（Ｂ）参照）。

【0052】

なお、平面図である図３（Ａ）は、上部電極１０１の上方から見た場合の図であるので、本来、上部電極１０１の下面側に積層されている第１及び第２の中間電極１０３ａ，１０３ｂ等の形状が表れることはないが、この図３（Ａ）においては、本発明の理解を容易にする観点から、各部材が透視できると仮定して、その平面形状を図示している。図４乃至図１０についても各平面図は同様であるとする。

【0053】

さらに、第１及び第２の中間電極１０３ａ，１０３ｂの間には、２つの誘電体１０６ａ，１０６ｂを貫通するように第１のＶＩＡホール１０４ａが形成されており、この第１のＶＩＡホール１０４ａは、その両端部において上部電極１０１と下部電極１０２に電気的に接続されたものとなっている（図３（Ｂ）参照）。

【0054】

この第１のＶＩＡホール１０４ａは、第１及び第２の中間電極１０３ａ，１０３ｂの側辺と平行するように、第１及び第２の中間電極１０３ａ，１０３ｂの側辺より長めに形成されたものとなっている（図３（Ａ）参照）。すなわち、換言すれば、第１のＶＩＡホール１０４ａは、第１の中間電極１０３ａと第２の中間電極１０３ｂの相互の対向する部位を遮るように第１及び第２の中間電極１０３ａ，１０３ｂ間に配設されたものとなっている。
かかる第１のＶＩＡホール１０４ａの平面形状は、ほぼ短冊状の形状をなしている（図３（Ａ）参照）。

【0055】

さらに、第２のＶＩＡホール１０４ｂが、第１のＶＩＡホール１０４ａと共に間に第１の中間電極１０３ａを挟むように、第１のＶＩＡホール１０４ａ同様に、第１の中間電極１０３ａの側辺と平行するように設けられている（図３（Ａ）及び図３（Ｂ）参照）。

【0056】

またさらに、第３のＶＩＡホール１０４ｃが、第１のＶＩＡホール１０４ａと共に間に第２の中間電極１０３ｂを挟むように、第１のＶＩＡホール１０４ａ同様に、第２の中間電極１０３ｂの側辺と平行するように設けられている（図３（Ａ）及び図３（Ｂ）参照）。
なお、第２及び第３のＶＩＡホール１０４ｂ，１０４ｃは、いずれも第１のＶＩＡホール１０４ａと同一の構造に形成されたものであるので、それぞれについて、ここでの再度の詳細な説明は省略する。

【0057】

上述の構成において、下部電極１０２と、第１の誘電体１０６ａと、第１の中間電極１０３ａと、第２の誘電体１０６ｂと、上部電極１０１の積層構造によりＭＩＭキャパシタとしての第１のバイパスキャパシタ２１が、下部電極１０２と、第１の誘電体１０６ａと、第２の中間電極１０３ｂと、第２の誘電体１０６ｂと、上部電極１０１の積層構造によりＭＩＭキャパシタとしての第２のバイパスキャパシタ２２が、形成されたものとなっている。なお、上部電極１０１及び下部電極１０２はグランドに接続されている。

【0058】

上述したように第１乃至第３のＶＩＡホール１０４ａ〜１０４ｃが上部電極１０１及び下部電極１０２と接続されているため、第１及び第２の中間電極１０３ａ，１０３ｂは電気的に相互に分離した状態とされており、従来と異なり、第１及び第２の中間電極１０３ａ，１０３ｂ間の容量結合が確実に抑圧、低減されたものとなっている。
なお、図１の回路図において示されたグランド線２６は、第１のＶＩＡホール１０４ａ、上部電極１０１、及び、下部電極１０２によって形成されたものとなっている。

【0059】

次に、第２の配設構造例について、図４を参照しつつ説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
先の第１の配設構造例においては、第１及び第２のバイパスキャパシタ２１，２２を形成する第１及び第２の中間電極１０３ａ，１０３ｂは、その平面形状がほぼ方形状であったが（図３（Ａ）参照）、必ずしも方形状に限定される必要は無いことは勿論である。

【0060】

この第２の配設構造例は、第１及び第２の中間電極１０３ａ１，１０３ｂ１の平面形状が方形状以外の場合の例である。
この第２の配設構造例においては、第１の中間電極１０３ａ１の平面形状は、概略Ｌ字状であり、第２の中間電極１０３ｂ１の平面形状は、第１の中間電極１０３ａ１を１８０度回転した形状にほぼ等しいものとなっている。

【0061】

この第２の配設構造例において、第１のＶＩＡホール１０４Ａの平面形状は、その外縁部分が、図４（Ａ）の平面図に表れる第１の中間電極１０３ａ１と対向する外縁部分、及び、同様に第２の中間電極１０３ｂ１と対向する外縁部分のそれぞれと平行するように形成されたものとなっている（図４（Ａ）参照）。

【0062】

なお、上述の平面形状を有する第１のＶＩＡホール１０４Ａが、上部電極１０１と下部電極１０２を電気的に相互に接続する点は、第１の配設構造例と同様である。
また、第２及び第３のＶＩＡホール１０４ｂ，１０４ｃは、第１の配設構造例において説明した配設構造と同一である。

【0063】

次に、第３の配設構造例について、図５を参照しつつ説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第３の配設構造例は、グランド部を形成するための第３の中間電極１０３ｃを設けた場合の例である。なお、第１及び第２の中間電極１０３ａ，１０３ｂは、図３に示された例と同一の形状を有するものである。

【0064】

すなわち、第１及び第２の中間電極１０３ａ，１０３ｂが配設された平面と同一の平面において、第１及び第２の中間電極１０３ａ，１０３ｂの間に第３の中間電極１０３ｃが設けられている（図５（Ｂ）参照）。

【0065】

この第３の中間電極１０３ｃは、その平面形状が短冊状に形成され、その長手軸方向（図５（Ａ）において紙面上下方向）の長さは、第１及び第２の中間電極１０３ａ，１０３ｂの同方向の長さよりも長く設定されたものとなっている（図５（Ａ）参照）。また、部材積層方向における第３の中間電極１０３ｃの厚さは、第１及び第２の中間電極１０３ａ，１０３ｂの厚さと同一となっている。
これによって、第３の中間電極１０３ｃは、第１の中間電極１０３ａと第２の中間電極１０３ｂ相互の対向部分を遮るように配設されたものとなっている。

【0066】

さらに、部材積層方向において、第３の中間電極１０３ｃを挟むように上部第１のＶＩＡホール１０４ａ１及び下部第１のＶＩＡホール１０４ａ２が形成されている。
この上部第１のＶＩＡホール１０４ａ１と下部第１のＶＩＡホール１０４ａ２は、図３における第１のＶＩＡホール１０４ａに代わるものである。

【0067】

すなわち、上部第１のＶＩＡホール１０４ａ１及び下部第１のＶＩＡホール１０４ａ２の平面形状は、先の第１のＶＩＡホール１０４ａと同様、短冊状に形成されたものとなっている（図５（Ａ）参照）。
また、部材積層方向における上部第１のＶＩＡホール１０４ａ１の長さは、上部電極１０１と第３の中間電極１０３ｃとの距離に、同じく部材積層方向における下部第１のＶＩＡホール１０４ａ２の長さは、下部電極１０２と第３の中間電極１０３ｃとの距離に、それぞれ等しく設定されている。

【0068】

第３の中間電極１０３ｃは、上部第１のＶＩＡホール１０４ａ１及び下部第１のＶＩＡホール１０４ａ２を介して、上部電極１０１及び下部電極１０２と電気的に接続されて、グランド線として機能するようになっている。
そのため、第１及び第２の中間電極１０３ａ，１０３ｂは、電気的に相互に分離した状態とされて、図３に示された第１の配設構造例同様の機能が確保されるものとなっている。

【0069】

次に、第４の配設構造例について、図６を参照しつつ説明する。
なお、図３、又は、図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第４の配設構造例は、図５において示された上部第１のＶＩＡホール１０４ａ１と下部第１のＶＩＡホール１０４ａ２の内、下部第１のＶＩＡホール１０４ａ２のみを設けた例である（図６（Ｂ）参照）。

【0070】

第１乃至第３の中間電極１０３ａ〜１０３ｃの、上部電極１０１側は、第２の誘電体１０６ｂにより覆われたものとなっている。
かかる構成において、第３の中間電極１０３ｃは、下部第１のＶＩＡホール１０４ａ２を介して下部電極１０２と接続されているため、先の第３の配設構造例同様、グランドとして機能するものとなっている。

【0071】

次に、第５の配設構造例について、図７を参照しつつ説明する。
なお、図３、又は、図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第５の配設構造例は、図５において示された上部第１のＶＩＡホール１０４ａ１と下部第１のＶＩＡホール１０４ａ２の内、上部第１のＶＩＡホール１０４ａ１のみを設けた例である。

【0072】

第１乃至第３の中間電極１０３ａ〜１０３ｃの、下部電極１０２側は、第１の誘電体１０６ａにより覆われたものとなっている。
かかる構成において、第３の中間電極１０３ｃは、上部第１のＶＩＡホール１０４ａ１を介して上部電極１０１と接続されているため、先の第３の配設構造例同様、グランドとして機能するものとなっている。

【0073】

次に、第６の配設構造例について、図８を参照しつつ説明する。
なお、図３、又は、図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。

【0074】

先に説明した第１乃至第５の配設構造例は、いずれも、第１及び第２のバイパスキャパシタ２１，２２を３層配線構造のＭＩＭキャパシタとした点において共通するものであるが、この第６の配設構造例は、第１及び第２のバイパスキャパシタ２１，２２を２層配線構造のＭＩＭキャパシタとした例である。

【0075】

以下、具体的に説明すれば、まず、下部電極１０２の上には、誘電体１０６が積層され、誘電体１０６上には、図３に示された第１及び第２の中間電極１０３ａ，１０３ｂと同様の形状をした第１及び第２の上部電極１０１ａ，１０１ｂと、図５に示された第３の中間電極１０３ｃと同様の形状をした第３の上部電極１０１ｃが、第１及び第２の上部電極１０１ａ，１０１ｂの間に設けられている（図８（Ａ）及び図８（Ｂ）参照）。
なお、第３の上部電極１０１ｃは、第１の上部電極１０１ａと第２の上部電極１０１ａ相互の対向部分を遮るように設けられている。

【0076】

そして、第３の上部電極１０１ｃと下部電極１０２との間には、下部第１のＶＩＡホール１０４ａ２が形成されており、第３の上部電極１０１ｃと下部電極１０２とが電気的に接続されている。
この例においては、第１及び第２の上部電極１０１ａ，１０１ｂに制御線２４，２５を接続し、下部電極１０２はグランドとして用いられている。

【0077】

かかる構成により、第１及び第２の上部電極１０１ａ，１０１ｂと下部電極１０２との間で、単層のＭＩＭキャパシタによる第１及び第２のバイパスキャパシタ２１，２２が形成されたものとなっている。

【0078】

そして、第１及び第２の上部電極１０１ａ，１０１ｂの間に配設され、グランドに接続されている第３の上部電極１０１ｃにより、これまでの例と同様、第１の上部電極１０１ａと第２の上部電極１０１ｂが電気的に相互に分離され、上部電極１０１ａと第２の上部電極１０１ｂ間の容量結合が抑圧、低減されている。

【0079】

次に、第７の配設構造例について、図９を参照しつつ説明する。
なお、図８に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
まず、半導体基板１０５上に、図３に示された第１及び第２の中間電極１０３ａ，１０３ｂと同様の形状をした第１及び第２の下部電極１０２ａ，１０２ｂが配設されている（図９（Ｂ）参照）。

【0080】

また、第１及び第２の下部電極１０２ａ，１０２ｂの間に、図５に示された第３の中間電極１０３ｃと同様の形状をした第３の下部電極１０２ｃが、第１及び第２の下部電極１０２ａ，１０２ｂの相互の対向部分を遮るように設けられている（図９（Ａ）及び図９（Ｂ）参照）。

【0081】

第１乃至第３の下部電極１０２ａ〜１０２ｃには、これらを覆うように第１の誘電体１０６ａが積層され、さらに、第１の誘電体１０６ａには、上部電極１０１が積層されたものとなっている（図９（Ｂ）参照）。

【0082】

そして、上部電極１０１と第３の下部電極１０２ｃとの間には、上部第１のＶＩＡホール１０４ａ１が形成されている（図９（Ｂ）参照）。なお、この上部第１のＶＩＡホール１０４ａ１は、第１の誘電体１０６ａ上に上部電極１０１を積層する前に形成されるものであり、上部電極１０１は、上部第１のＶＩＡホール１０４ａ１形成後に積層されるものである。

【0083】

この例においては、上部電極１０１がグランドとして機能し、第１及び第２の下部電極１０２ａ，１０２ｂに制御線２４，２５が接続されものとなっている。
かかる構成により、第１及び第２の下部電極１０２ａ，１０２ｂと上部電極１０１との間で、単層のＭＩＭキャパシタによる第１及び第２のバイパスキャパシタ２１，２２が形成されたものとなっている。

【0084】

そして、第３の下部電極１０２ｃにより、これまでの例と同様、第１の下部電極１０２ａと第２の下部電極１０２ｂが電気的に相互に分離され、下部電極１０２ａと第２の下部電極１０１ｂ間の容量結合が抑圧、低減されている。

【0085】

次に、第８の配設構造例について、図１０を参照しつつ説明する。
なお、図３、又は、図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。

【0086】

この第８の配設構造例は、これまでの例が第１及び第２のバイパスキャパシタ２１，２２としてＭＩＭキャパシタを用いた例であったのに対して、ＭＩＳ(Metal-Insulator-Semiconductor)キャパシタを用いた構成例である。
まず、図３に示された構成例における下部電極１０２に代えて、高濃度にドーピングされた半導体高濃度ドーピング層１０７が形成されると共に、この半導体高濃度ドーピング層１０７の上には、次述するように３つのオーミック層１０８ａ〜１０８ｃが積層形成されている（図１０（Ｂ）参照）。

【0087】

すなわち、３つのオーミック層１０８ａ〜１０８ｃは、図３に示された構成例同様に設けられた第１乃至第３のＶＩＡホール１０４ａ〜１０４ｃと半導体高濃度ドーピング層１０７との間に位置するように設けられている（図１０（Ｂ）参照）。

【0088】

オーミック層１０８ａ〜１０８ｃは、その平面形状が、第１乃至第３のＶＩＡホール１０４ａ〜１０４ｃ同様、短冊状をなしており、しかも、第１乃至第３のＶＩＡホール１０４ａ〜１０４ｃよりも大きく形成されたものとなっている（図１０（Ａ）及び図１０（Ｂ）参照）。

【0089】

この例においては、第１及び第２の中間電極１０３ａ，１０３ｂに制御線２４，２５が接続され、上部電極１０１及び半導体高濃度ドーピング層１０７がグランドとして機能するものとなっている。
結局、これまでの例と同様、第１の中間電極１０３ａと第２の中間電極１０３ｂが電気的に相互に分離され、両者の間における容量結合が抑圧、低減されている。

【0090】

上述の実施例においては、本発明が適用される半導体スイッチ集積回路としてＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されたものを前提として説明したが、本発明の適用は、ＳＰＤＴスイッチに限定される必要は無く、ＳＰ３ＴスイッチやＳＰ４Ｔスイッチなどの複数の高周波端子を有するマルチポートの半導体スイッチ集積回路にも適用できることは勿論である。

【0091】

特に、マルチポートスイッチの場合、ＳＰＤＴスイッチの場合と比較して、より多くの制御線が制御回路から引き出されるため、それに伴いバイパスキャパシタも数多く設けられることとなる。この場合、全てのバイパスキャパシタ間に本発明を適用することにより、通過経路に拘わらず良好な通過特性が確保された半導体スイッチ集積回路が提供されることとなる。

【産業上の利用可能性】

【0092】

隣接するバイパスキャパシタ間における寄生容量の発生を抑圧、低減可能な回路構成が所望される半導体スイッチ集積回路に適用できる。

【符号の説明】

【0093】

２１…第１のキャパシタ
２２…第２のキャパシタ
２４，２５…制御線
２６…グランド線
３１…共通端子
３２…第１の入出力端子
３３…第２の入出力端子
３４…制御信号入力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】