特開 2019-187050 開放・地絡検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-187050(P2019-187050A)

(43)【公開日】2019年10月24日

(54)【発明の名称】開放・地絡検出回路

(51)【国際特許分類】

   H02M 3/155 20060101AFI20190927BHJP

   H03K 17/00 20060101ALI20190927BHJP

【ＦＩ】

   H02M3/155 C

   H03K17/00 B

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

【全頁数】17

(21)【出願番号】特願2018-74193(P2018-74193)

(22)【出願日】2018年4月6日

(71)【出願人】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】川端 健太郎

【テーマコード（参考）】

5H730

5J055

【Ｆターム（参考）】

5H730AA17

5H730AS05

5H730BB13

5H730EE08

5H730EE59

5H730FD01

5H730XX03

5H730XX12

5H730XX13

5H730XX23

5H730XX32

5H730XX33

5J055AX36

5J055AX40

5J055BX16

5J055CX13

5J055CX19

5J055EY01

5J055EY03

5J055EY05

5J055EY10

5J055EY21

5J055EZ03

5J055EZ04

5J055EZ09

5J055EZ10

5J055EZ25

5J055EZ50

(57)【要約】      （修正有）

【課題】極力簡素な構成で開放と地絡を区別して検出可能な開放・地絡出回路を提供する。
【解決手段】開放・地絡検出回路２００において、フィードバック端子電圧監視回路２０１によりフィードバック端子３２におけるフィードバック電圧が正常ではないとする所定の監視信号が出力されると、開放・地絡判定回路２０２においては、フィードバック電圧が、出力端子３１とフィードバック端子３２間の開放時に対応する電圧か、あるいは、出力端子３１とフィードバック端子３２間の地絡時に対応する電圧のいずれであるかが判定され、開放か地絡のいずれかに対応する判定信号が出力されると、当該判定信号は、遅延処理回路２０３により遅延が施された後に外部へ出力されるものとなっている。
【選択図】図１

【特許請求の範囲】

【請求項1】

出力端子に得られた出力電圧をフィードバック端子を介してフィードバック制御に供して前記出力電圧の出力を制御可能に構成されてなる電源回路における前記出力端子と前記フィードバック端子間の開放と地絡を検出する開放・地絡検出回路であって、
前記フィードバック端子の電圧が正常か否かを監視し、監視結果に応じた監視信号を出力するフィードバック電圧監視回路と、
前記フィードバック電圧監視回路により前記フィードバック電圧が正常ではないとする所定の監視信号が出力された場合に、前記フィードバック電圧が、前記出力端子と前記フィードバック端子間の開放時に対応する電圧、又は、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の地絡時に対応する電圧のいずれであるかを判定し、当該判定結果に応じた判定信号を出力する開放・地絡判定回路と、
前記開放・地絡判定回路の出力に対して遅延を施して出力する遅延処理回路と、
を具備してなることを特徴とする開放・地絡検出回路。

【請求項2】

出力端子に得られた出力電圧をフィードバック端子を介してフィードバック制御に供して前記出力電圧の出力を制御可能に構成されてなる電源回路における前記出力端子と前記フィードバック端子間の開放と地絡を検出する開放・地絡検出回路であって、
前記フィードバック端子の電圧が正常か否かを監視し、監視結果に応じた監視信号を出力するフィードバック電圧監視回路と、
前記フィードバック電圧監視回路により前記フィードバック電圧が正常ではないとする所定の監視信号が出力された場合に、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の開放時に対応する電圧であるか否かを判定し、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の開放時に対応する電圧であると判定された際に、所定の判定信号を出力する開放・地絡判定回路と、
前記開放・地絡判定回路の出力に対して遅延を施して出力する遅延処理回路と、
を具備してなることを特徴とする開放・地絡検出回路。

【請求項3】

出力端子に得られた出力電圧をフィードバック端子を介してフィードバック制御に供して前記出力電圧の出力を制御可能に構成されてなる電源回路における前記出力端子と前記フィードバック端子間の開放と地絡を検出する開放・地絡検出回路であって、
前記フィードバック端子の電圧が正常か否かを監視し、監視結果に応じた監視信号を出力するフィードバック電圧監視回路と、
前記フィードバック電圧監視回路により前記フィードバック電圧が正常ではないとする所定の監視信号が出力された場合に、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の地絡時に対応する電圧であるか否かを判定し、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の地絡時に対応する電圧であると判定された際に、所定の判定信号を出力する開放・地絡判定回路と、
前記開放・地絡判定回路の出力に対して遅延を施して出力する遅延処理回路と、
を具備してなることを特徴とする開放・地絡検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源回路の出力端子における開放、地絡を検出する開放・地絡検出回路に係り、特に、比較的簡素な構成で開放・地絡の判別検出の実現を図ったものに関する。

【背景技術】

【0002】

従来、スイッチング電源等の電源回路においては、出力電圧の異常時における電源回路と負荷の保護のために、様々な保護回路等を用いた回路保護が図られていることは良く知られている通りである（例えば、特許文献１等参照）。

【0003】

近年のスイッチング電源回路等においては、例えば、電流センス機能、パワーグッド機能、ＯＶＰ(Over Voltage Protection)機能と称される回路保護のための様々な機能が電源回路の用途等に応じて適宜選択されて設けられることが多い。

【0004】

電流センス機能は、一般に、電源回路から負荷へ出力される電流の検出を行い、検出された電流値によって、出力段の異常の有無を判断可能とするものである。このような電流センス機能が設けられた電源回路においては、電流センス機能を、電源回路の出力端子と出力電圧制御のために設けられたフィードバック端子との間の電位差検出に移用することで、出力端子とフィードバック端子間の開放・地絡検出が可能である。

【0005】

また、出力電圧が所定の設定電圧に到達したことを検出可能としたパワーグッド機能が設けられた電源回路においては、出力電圧が設定電圧から外れたことを検出することができ、出力端子における異常発生の有無の判断が可能となる。

【0006】

さらに、ＯＶＰ機能を有する電源回路においては、フィードバック端子の電圧をエラーアンプにより比較することでフィードバック端子の開放を検出することが可能である。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１７−７９４４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、電流センス機能を利用した出力端子・フィードバック端子間の開放・地絡検出にあっては、出力端子とフィードバック端子の双方を監視する必要がある上に、開放と地絡を個別に判別することができないため、開放か地絡かを個別に判別したいという要請に応えることができないという問題がある。

【0009】

また、パワーグッド機能を利用した開放・地絡検出にあっては、エラーアンプの入力電圧を監視することで開放・地絡検出を行うことはできるが、電流センス機能を利用した場合と同様に開放と地絡を個別に判別することができないという問題がある。

【0010】

さらに、ＯＶＰ機能を利用した開放・地絡検出にあっては、出力端子の電圧を直接監視する必要があることに加えて、開放と地絡を個別に判別することができないという問題がある。

【0011】

本発明は、上記実状に鑑みてなされたもので、極力簡素な構成で出力端子とフィードバック端子間の開放と地絡を区別して検出可能とする開放・地絡検出回路を提供するものである。

【課題を解決するための手段】

【0012】

上記本発明の目的を達成するため、本発明に係る開放・地絡検出回路は、
出力端子に得られた出力電圧をフィードバック端子を介してフィードバック制御に供して前記出力電圧の出力を制御可能に構成されてなる電源回路における前記出力端子と前記フィードバック端子間の開放と地絡を検出する開放・地絡検出回路であって、
前記フィードバック端子の電圧が正常か否かを監視し、監視結果に応じた監視信号を出力するフィードバック電圧監視回路と、
前記フィードバック電圧監視回路により前記フィードバック電圧が正常ではないとする所定の監視信号が出力された場合に、前記フィードバック電圧が、前記出力端子と前記フィードバック端子間の開放時に対応する電圧、又は、前記フィードバック電圧が前記出力端子と前記フィードバック端子間の地絡時に対応する電圧のいずれであるかを判定し、当該判定結果に応じた判定信号を出力する開放・地絡判定回路と、
前記開放・地絡判定回路の出力に対して遅延を施して出力する遅延処理回路と、を具備してなるものである。

【発明の効果】

【0013】

本発明によれば、従来と異なり、比較的簡素な構成で、フィードバック端子の電圧だけを監視することで、出力端子とフィードバック端子間の開放か地絡かを区別して検出することができ、故障の状況を的確に把握することができるので、故障の状況に応じた適切な対応を図ることが可能となり、電源回路の信頼性、安全性の向上に寄与することができるという効果を奏するものである。

【図面の簡単な説明】

【0014】

【図1】本発明の実施の形態における開放・地絡検出回路の第１の回路構成例を示す回路図である。

【図2】本発明の実施の形態における開放・地絡検出回路において、出力端子・フィードバック端子間が開放状態となった場合の開放・地絡判定回路の動作状態を説明する等価回路図である。

【図3】本発明の実施の形態における開放・地絡検出回路において、出力端子・フィードバック端子間が地絡状態となった場合の開放・地絡判定回路の動作状態を説明する等価回路図である。

【図4】本発明の実施の形態における開放・地絡検出回路の第２の回路構成例を示す回路図である。

【図5】本発明の実施の形態における開放・地絡検出回路の第３の回路構成例を示す回路図である。

【図6】本発明の実施の形態における開放・地絡検出回路によって出力端子・フィードバック端子間の開放が検出される場合の主要部の信号変化を示すタイミングチャートであって、図６（ａ）はスイッチング電源回路の出力電圧の変化を示すタイミングチャート、図６（ｂ）はフィードバック端子の電圧変化を示すタイミングチャート、図６（ｃ）はエラーアンプの反転入力端子の電圧変化を示すタイミングチャート、図６（ｄ）は第１のコンパレータの出力変化を示すタイミングチャート、図６（ｅ）は起動信号の変化を示すタイミングチャート、図６（ｆ）はソフトスタート終了信号の変化を示すタイミングチャート、図６（ｇ）は第１のＮＯＲ回路の出力変化を示すタイミングチャート、図６（ｈ）は第２のコンパレータの非反転入力端子の電圧変化を示すタイミングチャート、図６（ｉ）は第２のコンパレータの出力変化を示すタイミングチャート、図６（ｊ）は第２のＮＯＲ回路の出力変化を示すタイミングチャート、図６（ｋ）は第１の遅延回路の出力変化を示すタイミングチャート、図６（ｌ）は第１のＡＮＤ回路の出力変化を示すタイミングチャート、図６（ｍ）は第３のＮＯＲ回路の出力変化を示すタイミングチャート、図６（ｎ）は第２の遅延回路の出力変化を示すタイミングチャート、図６（ｏ）は第２のＡＮＤ回路の出力変化を示すタイミングチャートである。

【図7】本発明の実施の形態における開放・地絡検出回路によって出力端子・フィードバック端子間の地絡が検出される場合の主要部の信号変化を示すタイミングチャートであって、図７（ａ）はスイッチング電源回路の出力電圧の変化を示すタイミングチャート、図７（ｂ）はフィードバック端子の電圧変化を示すタイミングチャート、図７（ｃ）はエラーアンプの反転入力端子の電圧変化を示すタイミングチャート、図７（ｄ）は第１のコンパレータの出力変化を示すタイミングチャート、図７（ｅ）は起動信号の変化を示すタイミングチャート、図７（ｆ）はソフトスタート終了信号の変化を示すタイミングチャート、図７（ｇ）は第１のＮＯＲ回路の出力変化を示すタイミングチャート、図７（ｈ）は第２のコンパレータの非反転入力端子の電圧変化を示すタイミングチャート、図７（ｉ）は第２のコンパレータの出力変化を示すタイミングチャート、図７（ｊ）は第２のＮＯＲ回路の出力変化を示すタイミングチャート、図７（ｋ）は第１の遅延回路の出力変化を示すタイミングチャート、図７（ｌ）は第１のＡＮＤ回路の出力変化を示すタイミングチャート、図７（ｍ）は第３のＮＯＲ回路の出力変化を示すタイミングチャート、図７（ｎ）は第２の遅延回路の出力変化を示すタイミングチャート、図７（ｏ）は第２のＡＮＤ回路の出力変化を示すタイミングチャートである。

【図8】本発明の実施の形態における開放・地絡検出回路の主要部の真理値を説明する説明図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における開放・地絡検出回路の第１の回路構成例について、図１を参照しつつ説明する。
図１に示された構成例は、本発明の実施の形態における開放・地絡検出回路２０１をスイッチング電源回路３０１に内蔵した場合の構成例である。

【0016】

最初に、スイッチング電源回路３０１について説明する。
このスイッチング電源回路３０１は、スイッチング制御回路（図１においては「ＣＯＮＴＲＯＬ」と表記）３０２と、ドライバ回路３０３と、フィードバック回路３０４とに大別されて構成されたものとなっている。かかるスイッチング電源回路３０１の構成は、本発明特有のものではなく、基本的に従来回路と同様のものである。

【0017】

スイッチング制御回路３０２は、スイッチング電源回路に必要とされるスイッチング回路等の主要な回路が集積回路化されたものである。
このスイッチング制御回路３０２の出力段はドライバ回路３０３に接続されており、ドライバ回路３０３を介して所望の電圧が出力可能となっている。

【0018】

ドライバ回路３０３は、スイッチング制御回路３０２により生成された電圧をバッファ増幅して出力するものである。
このドライバ回路３０３の出力段は、出力端子３１に接続されている。
出力端子３１には、平滑用コイル３１３を介して負荷３１５が接続されると共に、平滑用コイル３１３と負荷３１５との接続点とグランドとの間には、平滑用コンデンサ３１４が接続されている。

【0019】

また、フィードバック端子３２とグランドとの間には、第１及び第２の抵抗器３１６，３１７が、グランド側から第１の抵抗器（図１においては「Ｒ１」と表記）３１６、第２の抵抗器（図１においては「Ｒ２」と表記）３１７の順で直列接続されて設けられている。
この第１及び第２の抵抗器３１６，３１７によりフィードバック端子３２の電圧が分圧されて、第１及び第２の抵抗器３１６，３１７の相互の接続点の電圧がフィードバック電圧として次述するエラーアンプ３１８に入力されるようになっている。

【0020】

第１及び第２の抵抗器３１６，３１７の相互の接続点は、演算増幅器を用いたエラーアンプ（図１においては「ＥＲＲＡＭＰ」と表記）３１８の反転入力端子に接続されている。
エラーアンプ３１８の非反転入力端子には、第１の基準電圧Ｖref1が印加されている。このエラーアンプ３１８からは、反転入力端子の入力電圧と第１の基準電圧Ｖref1との差分が増幅出力されて、フィードバック信号としてスイッチング制御回路３０２に入力され、出力電圧のフィードバック制御に供されるものとなっている。

【0021】

かかる構成のスイッチング電源回路３０１には、フィードバック端子電圧監視回路２０１と、開放・地絡判定回路２０２と、遅延処理回路２０３とを有して構成されてなる開放・地絡検出回路２００が内蔵されている。
以下、開放・地絡検出回路２００について説明する。

【0022】

最初に、各回路の具体的構成について説明する。
まず、フィードバック端子電圧監視回路２０１は、先のエラーアンプ３１８の反転入力端子におけるフィードバック電圧を監視して出力端子３１における電圧が設定値に対して正常か否かを判定し、その判定結果を後段の開放・地絡判定回路２０２へ出力するものである。

【0023】

本発明の実施の形態におけるフィードバック端子電圧監視回路２０１は、第１のコンパレータ１と、３入力端子を有する第１のＮＯＲ回路（図１においては「ＮＯＲ１」と表記）３とを主たる構成要素として構成されてなるものである。
第１のコンパレータ１の非反転入力端子には、先の第１及び第２の抵抗器３１６，３１７の相互の接続点が接続されて、エラーアンプ３１８の反転入力端子の電圧が印加されるものとなっている。

【0024】

また、第１のコンパレータ１の反転入力端子には、第２の基準電圧Ｖref2が印加されている。
この第１のコンパレータ１の出力端子は、第１のＮＯＲ回路３の一つの入力端子に接続されている。

【0025】

第１のＮＯＲ回路３の残余の２つの入力端子の一つには、ソフトスタート終了信号が、他の一つには、起動信号が、それぞれ入力されるようになっている。
そして、第１のＮＯＲ回路３の出力端子は、後段の開放・地絡判定回路２０２に次述するように接続されている。

【0026】

開放・地絡判定回路２０２は、第１乃至第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」、「Ｍ３」、「Ｍ４」と表記）６〜９と、第２のコンパレータ２と、第３及び第４の抵抗器（図１においては、それぞれ「Ｒ３」、「Ｒ４」と表記）１１，１２とを主たる構成要素として構成されてなるものである。

【0027】

この第１の構成例において、第１乃至第３のＭＯＳトランジスタ６〜８には、ｐチャンネルＭＯＳＦＥＴが、第４のＭＯＳトランジスタ９には、ｎチャンネルＭＯＳＦＥＴが、それぞれ用いられている。
第１乃至第３のＭＯＳトランジスタ６〜８のソースは、相互に接続されて所要の内部電源電圧が印加されるようになっている。
第１のＭＯＳトランジスタ６のゲートには、先の第１のＮＯＲ回路３の出力端子が接続されており、ドレインは第２のＭＯＳトランジスタ７のドレインと相互に接続されている。そして、第１及び第２のＭＯＳトランジスタ６，７のドレイン同士の接続点とグランドとの間には、定電流源１３が設けられている。

【0028】

第２及び第３のＭＯＳトランジスタ７，８は、次述するように接続されてカレントミラー回路を構成している。
すなわち、第２及び第３のＭＯＳトランジスタ７，８は、ゲートが相互に接続されると共に、第２のＭＯＳトランジスタ７のドレインに接続されて、第２のＭＯＳトランジスタ７は、ダイオード接続状態とされている。
第３のＭＯＳトランジスタ８のドレインは、次述する第３及び第４の抵抗器１１，１２の相互の接続点に接続されている。

【0029】

第４のＭＯＳトランジスタ９のゲートには、先の第１のＮＯＲ回路３の出力端子が接続されている。
第４のＭＯＳトランジスタ９のソースはグランドに接続される一方、ドレインには、第３の抵抗器１１の一端が接続されている。

【0030】

第３及び第４の抵抗器１１，１２は直列接続されて、第４の抵抗器１２の他端はフィードバック端子３２に接続されている。
また、第３及び第４の抵抗器１１，１２の相互の接続点は、第２のコンパレータ２の非反転入力端子に接続されている。

【0031】

第２のコンパレータ２の反転入力端子には、第３の基準電圧Ｖref3が印加されている。
そして、第２のコンパレータ２の出力端子は、次述するように遅延処理回路２０３の入力段に接続されている。

【0032】

遅延処理回路２０３は、第２及び第３のＮＯＲ回路（図１においては、それぞれ「ＮＯＲ２」、「ＮＯＲ３」と表記）４，５と、第１及び第２の遅延回路（図１においては、それぞれ「ＤＥＬＡＹ１」、「ＤＥＬＡＹ２」と表記）１４，１５と、第１及び第２のＡＮＤ回路（図１においては、それぞれ「ＡＮＤ１」、「ＡＮＤ２」と表記）１６，１７と、第１及び第２の出力制御回路（図１においては、それぞれ「ＣＯＮＴ１」、「ＣＯＮＴ２」と表記）１８，１９とを有して構成されたものとなっている。

【0033】

第２及び第３のＮＯＲ回路４，５は、いずれも２入力端子を有しているが、第２のＮＯＲ回路４は、その一つの入力端子が負論理入力となっている。
第２のＮＯＲ回路４の負論理入力の入力端子と第３のＮＯＲ回路５の一つの入力端子には、共に先の開放・地絡判定回路２０２の第２のコンパレータ２の出力端子が接続されている。
また、第２のＮＯＲ回路４の他方の入力端子と第３のＮＯＲ回路５の他方の入力端子は、共に先のフィードバック端子電圧監視回路２０１の第１のコンパレータ１の出力端子が接続されている。

【0034】

第２のＮＯＲ回路４の出力端子は、第１の遅延回路１４の入力端子ＥＮに、第３のＮＯＲ回路５の出力端子は、第２の遅延回路１５の入力端子ＥＮに、それぞれ接続されている。
第１及び第２のＡＮＤ回路１６，１７は、いずれも２入力端子を有するもので、第１のＡＮＤ回路１６の一方の入力端子には、第１の遅延回路１４の出力端子が、第２のＡＮＤ回路１７の一方の入力端子には、第２の遅延回路１５の出力端子が、それぞれ接続されている。

【0035】

そして、第１及び第２のＡＮＤ回路１６，１７のそれぞれの他方の入力端子は相互に接続されると共に、先の開放・地絡判定回路２０２の第２のコンパレータ２の出力端子が接続されている。
さらに、第１のＡＮＤ回路１６の出力端子は、第１の出力制御回路１８の入力端子に、第２のＡＮＤ回路１７の出力端子は、第２の出力制御回路１９の入力端子に、それぞれ接続されている。

【0036】

第１の出力制御回路１８からは、出力端子３１とフィードバック端子３２との間が開放状態であることが検出されたことに対応する開放検出信号が、第２の出力制御回路１９からは、出力端子３１とフィードバック端子３２との間が地絡状態であることが検出されたことに対応する地絡検出信号が、それぞれ出力されるものとなっている（詳細は後述）。

【0037】

次に、上記構成における動作について、図６及び図７を参照しつつ説明する。
最初に、出力端子３１から所要の電圧が正常に出力されている通常時の動作について説明する。
スイッチング電源回路３０１が図示されない電源スイッチ等の投入により起動されると、スイッチング制御回路３０２内で生成された起動信号がフィードバック端子電圧監視回路２０１の第１のＮＯＲ回路３に入力されることとなる（図６（ｅ）参照）。なお、本発明の実施の形態においては、起動信号は、回路動作開始時に論理値Ｌｏｗに対応する電圧レベルとされるものとなっている。

【0038】

スイッチング制御回路３０２においては、起動信号の発生と共にソフトスタートが開始され、出力端子３１における出力電圧ＶＯＵＴは設定値に向かって上昇してゆく（図６（ａ）、図６（ｅ）、及び、図６（ｆ）参照）。なお、本発明の実施の形態においては、回路始動時におけるいわゆるソフトスタートのためのソフトスタート終了信号がスイッチング制御回路３０２内において生成され、第１のＮＯＲ回路３に入力されて、第１のＮＯＲ回路３からは後述する信号が出力されるものとなっている。

【0039】

このソフトスタート終了信号は、本発明の実施の形態においては、回路始動時事からソフトスタート期間が終了する時点まで論理値Ｈｉｇｈに対応する電圧レベルとされ、ソフトスタート終了時に論理値Ｌｏｗに対応する電圧レベルとされるものとなっている（図６（ｆ）参照）。

【0040】

出力電圧ＶＯＵＴ上昇中において、フィードバック端子電圧監視回路２０１の第１のコンパレータ１の非反転入力端子に印加されるＥＲＲＡＭＰ反転入力と第２の基準電圧Ｖref2との大小関係は、ＥＲＲＡＭＰ反転入力＜第２の基準電圧Ｖref2となる（図６（ｃ）の時刻ｔ１〜ｔ２間参照）。

【0041】

ＥＲＲＡＭＰ反転入力＜第２の基準電圧Ｖref2により、第１のコンパレータ１は論理値Ｌｏｗに対応する電圧出力となる。
一方、ソフトスタート終了信号は、ソフトスタート終了時まで論理値Ｈｉｇｈに相当する電圧レベルであるため、時刻ｔ１〜ｔ２における第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲは、論理値Ｌｏｗに相当する電圧レベルとなる（図６（ｇ）参照）。

【0042】

第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲが論理値Ｌｏｗに相当する電圧レベルとなることで、開放・地絡判定回路２０２においては、第４のＭＯＳトランジスタ９はＯＦＦ状態となる。そのため、第２のコンパレータ２の非反転入力端子におけるフィードバックモニタ電圧ＦＢ＿ＭＯＮＩＴＯＲは、第３の基準電圧Ｖref3より大となる（図６（ｈ）参照）。その結果、第２のコンパレータ２の出力は、論理値Ｈｉｇｈに相当する電圧レベルとなる（図６（ｉ）参照）。

【0043】

ＥＲＲＡＭＰ反転入力が第２の基準電圧Ｖref2を超える時刻ｔ２までの間、遅延処理回路２０３の第２のＮＯＲ回路４の負論理入力の入力端子には、上述の第２のコンパレータ２からの論理値Ｈｉｇｈに相当する電圧レベルの信号が印加される。

【0044】

一方、第２のＮＯＲ回路４の他方の入力端子（正論理入力端子）には、第１のコンパレータ１からの論理値Ｌｏｗに相当する電圧レベルの信号が印加される。
その結果、第２のＮＯＲ回路４の出力は、論理値Ｌｏｗに相当する電圧レベルとなる（図６（ｊ）参照）。

【0045】

また、第３のＮＯＲ回路５においては、第２のコンパレータ２からの論理値Ｈｉｇｈに対応する電圧レベルの信号と、第１のコンパレータ１からの論理値Ｌｏｗに相当する電圧レベルの信号が印加される結果、出力信号は、第２のＮＯＲ回路４同様、論理値Ｌｏｗに相当する電圧レベルとなる（図６（ｍ）参照）。

【0046】

第１及び第２の遅延回路１４，１５は、いずれも入力端子ＥＮに論理値Ｈｉｇｈに相当する電圧レベルの信号が入力された際に、所定の遅延時間の後に論理値Ｈｉｇｈに相当する電圧レベルの信号を出力するよう構成されてなるものである。
したがって、上述のように第２及び第３のＮＯＲ回路４，５がいずれも論理値Ｌｏｗに相当する電圧レベルの出力状態である場合には、第１及び第２の遅延回路１４，１５のいずれも、その出力は論理値Ｌｏｗに相当する状態となる（図６（ｋ）及び図６（ｎ）参照）。

【0047】

第１及び第２の遅延回路１４，１５の出力が論理値Ｌｏｗに相当する状態であるため、この第１及び第２の遅延回路１４，１５の出力信号が入力される第１及び第２のＡＮＤ回路１６，１７においては、他の入力信号が如何なる状態かに拘わらず、ＡＮＤ条件は成立せず、いずれの出力も論理値Ｌｏｗに相当する状態となる（図６（ｌ）及び図６（ｏ）参照）。

【0048】

その結果、時刻ｔ２までの間において、第１の出力制御回路１８からは開放検出信号が出力されることはなく、また、第２の出力制御回路１９からは地絡検出信号が出力されることはない。

【0049】

次に、ＥＲＲＡＭＰ反転入力が出力電圧ＶＯＵＴの上昇に伴い第２の基準電圧Ｖref2を超え、その後、電圧ＶＯＵＴが所要の電圧に到達したのに対応してＥＲＲＡＭＰ反転入力も相応の電圧レベルに達した状態となり、ソフトスタート期間が終了するまでの期間、すなわち、図６の時刻ｔ２から時刻ｔ３の期間における回路動作について説明する。

【0050】

ＥＲＲＡＭＰ反転入力が第２の基準電圧Ｖref2を超えることで、第１のコンパレータ１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに対応する電圧レベルに変化する（図６（ｄ）の時刻ｔ２の時点参照）。
第１のコンパレータ１の出力が論理値Ｈｉｇｈに相当する電圧レベルとなっても、ソフトスタート終了信号が論理値Ｈｉｇｈに相当する電圧レベルであるため、第１のＮＯＲ回路３の出力状態は変化することなく論理値Ｌｏｗに相当する電圧レベルのままである（図６（ｇ）の時刻ｔ２の時点参照）。

【0051】

このため、第１のＮＯＲ回路３の出力信号が入力される開放・地絡判定回路２０２における動作にも変化は無く、その第２のコンパレータ２の出力は論理値Ｈｉｇｈに相当する電圧レベルのままである（図６（ｉ）参照）。
したがって、遅延処理回路２０３においても回路動作に変化は無く、第１の出力制御回路１８、第２の出力制御回路１９からの検出信号の出力は無い状態が維持されることとなる。

【0052】

次に、ソフトスタート時間が終了し、出力端子３１とフィードバック端子３２との間が開放状態となるまでの間、すなわち、図６の時刻ｔ３からｔ４の期間における回路動作について説明する。
まず、ソフトスタート期間は、ソフトスタート終了信号が論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルとなることで終了するものとなってる（図６（ｆ）の時刻ｔ３の時点参照）。

【0053】

ソフトスタート期間終了により回動作路は、通常の動作状態となる。
ソフトスタート期間が終了し、通常動作状態に移った時点において、上述した主要部の信号の内、ソフトスタート終了信号だけが上述したように論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧レベルに変化するが（図６（ｆ）の時刻ｔ３の時点参照）、他の信号は、出力端子３１とフィードバック端子３２との間の接続が正常であれば、それ以前と同様の状態である（図６の時刻ｔ３〜ｔ４の期間参照）。
したがって、遅延処理回路２０３における回路動作に変化は無く、第１の出力制御回路１８、第２の出力制御回路１９からの検出信号の出力は無い状態が維持されることとなる。

【0054】

次に、図６の時刻ｔ４において、出力端子３１とフィードバック端子間が開放状態となったと仮定する。
ＥＲＲＡＭＰ反転入力は、第１の抵抗器３１６により、グランド電位まで低下する（図６（ｃ）の時刻ｔ４の時点参照）。
これによって、ＥＲＲＡＭＰ反転入力＜第２の基準電圧Ｖref2となるため、第１のコンパレータ１の出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに対応する電圧レベルとなる（図６（ｄ）における時刻ｔ４の時点参照）。

【0055】

第１のコンパレータ１の出力が論理値Ｌｏｗに相当する電圧レベルとなることで、第１のＮＯＲ回路３の３入力全てが論理値Ｌｏｗに相当する電圧レベルとなるため、第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲ（監視信号）は、論理値Ｈｉｇｈに相当する電圧レベルとなる（図６（ｇ）における時刻ｔ４の時点参照）。

【0056】

第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲが論理値Ｈｉｇｈに相当する電圧レベルとなると、第１のＭＯＳトランジスタ６はＯＦＦ状態となる一方、第４のＭＯＳトランジスタ９はＯＮ状態となる。
図２には、この場合の第１のＭＯＳトランジスタ６を開成状態のスイッチ、第４のＭＯＳトランジスタ９を閉成状態のスイッチに、それぞれ等価であるとした場合の、開放・地絡判定回路２０２の等価回路図が示されており、以下、同図を参照しつつ主要部の信号の変化について説明する。

【0057】

まず、第１のＭＯＳトランジスタ６がＯＦＦ状態となることで、第２及び第３のＭＯＳトランジスタ７，８が動作状態となる。
また、第４のＭＯＳトランジスタ９がＯＮ状態となることで、第４のＭＯＳトランジスタ９のドレインと接続された第３の抵抗器１１の一方の端部はグランドに接続されることとなる。

【0058】

結局、第３抵抗器１１は、第３のＭＯＳトランジスタ８のドレインと第２のコンパレータ２の非反転入力端子との接続点とグランドとの間に、直列接続された状態とされることとなる（図２参照）。
また、第３のＭＯＳトランジスタ８のドレインと第２のコンパレータ２の非反転入力端子との接続点とグランドとの間には、第２のコンパレータ２の非反転入力端子側から順に、第４の抵抗器１２、第２の抵抗器３１７、及び、第１の抵抗器３１６が直列接続された状態となる（図２参照）。

【0059】

したがって、第３のＭＯＳトランジスタ８のドレインと第２のコンパレータ２の非反転入力端子との接続点とグランドとの間には、第３の抵抗器１１と、直列接続状態の第４の抵抗器１２、第２の抵抗器３１７、及び、第１の抵抗器３１６とが並列接続された状態となる。
なお、図２において、第２の抵抗器３１７と第４の抵抗器１２の相互の接続点における”ＦＢ＝ＨＩＺ”の表記は、この接続点は、開放状態のフィードバック端子３２との接続点であるために高インピーダンス状態にあることを意味する。

【0060】

かかる接続状態において、第２及び第３のＭＯＳトランジスタ７，８によるカレントミラー回路の動作によって、第３のＭＯＳトランジスタ８から電流ＩMONITORが、第３の抵抗器１１と、直列接続状態の第４の抵抗器１２、第２の抵抗器３１７、及び、第１の抵抗器３１６に流れ込み、第２のコンパレータ２の非反転入力端子の電圧は、下記する式１で表される電圧レベルとなる。

【0061】

ＶFBMONITOR(OPEN)＝ＩMONITOR×｛Ｒ３／／（Ｒ４＋Ｒ２＋Ｒ１）｝・・・式１

【0062】

なお、Ｒ１は第１の抵抗器３１６の抵抗値、Ｒ２は第２の抵抗器３１７の抵抗値、Ｒ３は第３の抵抗器１１の抵抗値、Ｒ４は第４の抵抗器１２の抵抗値であるとする。
また、｛Ｒ３／／（Ｒ４＋Ｒ２＋Ｒ１）｝は、第３の抵抗器１１と、第１及び第２の抵抗器３１６，３１７並びに第４の抵抗器１２の直列抵抗器との並列接続抵抗値を意味する。

【0063】

各素子の定数設定に際しては、ＶFBMONITOR(OPEN)＞Ｖref3が成立するように、電流ＩMONITORの電流値、Ｒ１〜Ｒ４の各抵抗値を、適宜に設定することで、第２のコンパレータ２の出力（判定信号）は、論理値Ｈｉｇｈに相当する電圧となる（図６（ｈ）及び図６（ｉ）の時刻ｔ４の時点参照）。

【0064】

そして、時刻ｔ４の時点において、遅延処理回路２０３にあっては、第２のＮＯＲ回路４の負論理入力端子には、上述の第２のコンパレータ２の論理値Ｈｉｇｈに相当する電圧レベルの信号が入力される一方、第２のＮＯＲ回路４の他方の入力端には、第１のコンパレータ１からの論理値Ｌｏｗに相当する電圧レベルの信号が入力される。その結果、第２のＮＯＲ回路４は、論理値Ｈｉｇｈに相当する電圧レベルの信号を出力することとなり（図６（ｊ）の時刻ｔ４の時点参照）、第１の遅延回路１４にトリガー信号として入力されることとなる。

【0065】

その結果、第１の遅延回路１４は、第２のＮＯＲ回路４からの論理値Ｈｉｇｈに相当する電圧レベルの信号が入力された時点から所定の遅延時間経過後に論理値Ｈｉｇｈに相当する電圧レベルの信号を出力することとなる（図６（ｋ）の時刻ｔ５の時点参照。

【0066】

一方、時刻ｔ４の時点において、第３のＮＯＲ回路５においては、第２のコンパレータ２の論理値Ｈｉｇｈに相当する電圧レベルの信号が入力されるため、第３のＮＯＲ回路５の出力は、論理値Ｌｏｗに相当する状態となる（図６（ｍ）参照）。したがって、第２の遅延回路１５は、第１の遅延回路１４と異なり、その出力は論理値Ｌｏｗに相当する電圧レベルのままである（図６（ｎ）参照）。

【0067】

第１の遅延回路１４からの論理値Ｈｉｇｈに相当する電圧レベルの信号は、第１のＡＮＤ回路１６の一方の入力端子に入力される一方、この時、他方の入力端子には、先の第２のコンパレータ２の論理値Ｈｉｇｈに相当する電圧レベルの信号が入力される。その結果、第１のＡＮＤ回路１６からは、フィードバック端子３２の開放が検出されたことに対応する論理値Ｈｉｇｈに相当する電圧レベルの開放検出信号ＯＰＥＮが出力されることとなる（図６（ｌ）の時刻ｔ５の時点参照）。
第１の出力制御回路１８からは、第１のＡＮＤ回路１６からの開放検出信号に応じて、所要の電圧レベルの信号が出力される。

【0068】

一方、この場合、先に述べたように第２の遅延回路１５の出力は、論理値Ｌｏｗに対応する状態であるため、第２のＡＮＤ回路１７の出力も同様に論理値Ｌｏｗに対応する状態である。したがって、第２の出力御回路１９からは何ら信号は出力されない状態である。

【0069】

次に、出力端子３１とフィードバック端子３２間が地絡した場合の回路動作について、図７を参照しつつ説明する。
最初に、図示されない電源スイッチ等の投入によりスイッチング電源回路３０１が起動されて正常に動作を開始して、出力端子３１とフィードバック端子３２間が地絡状態となるまでの回路動作については、図６を参照しつつ説明した、出力端子３１とフィードバック端子３２間が開放状態となるまでの回路動作と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

【0070】

次に、図７の時刻ｔ４の時点において、出力端子３１とフィードバック端子３２間が地絡状態となったと仮定する。
出力端子３１とフィードバック端子３２間が地絡状態となることにより、第２の抵抗器３１７と第４の抵抗器１２の接続点がグランドに接続された状態となる。
したがって、第１のコンパレータ１の非反転入力端子はグランド電位となり、第１のコンパレータ１の出力は、論理値Ｌｏｗに対応する状態となる（図７（ｄ）の時刻ｔ４の時点参照）。

【0071】

これによって、第１のＮＯＲ回路３の３つの入力は全て論理値Ｌｏｗに対応する状態となるため、第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲは、論理値Ｈｉｇｈに相当する電圧レベルとなる（図７（ｇ）の時刻ｔ４の時点参照）。
第１のＮＯＲ回路３の出力ＶＯ＿ＥＲＲ（監視信号）が論理値Ｈｉｇｈに相当する電圧レベルとなると、第１のＭＯＳトランジスタ６は、ＯＦＦ状態となる一方、第４のＭＯＳトランジスタ９はＯＮ状態となる。

【0072】

図３には、この場合の第１のＭＯＳトランジスタ６を開成状態のスイッチ、第４のＭＯＳトランジスタ９を閉成状態のスイッチに、それぞれ等価であるとした場合の、開放・地絡判定回路２０２の等価回路図が示されており、以下、同図を参照しつつ主要部の信号の変化について説明する。
まず、第１のＭＯＳトランジスタ６がＯＦＦ状態となることで、第２及び第３のＭＯＳトランジスタ７，８が動作状態となる。

【0073】

第４のＭＯＳトランジスタ９がＯＮ状態となることで、第４のＭＯＳトランジスタ９のドレインと接続された第３の抵抗器１１の一方の端部はグランドに接続されることとなる。
その結果、第２のコンパレータ２の非反転入力端子とグランドとの間に、第３の抵抗器１１と第４の抵抗器１２が並列接続された状態となる（図３参照）。

【0074】

かかる接続状態において、第３のＭＯＳトランジスタ８から電流ＩMONITORが、第３の抵抗器１１と第４の抵抗器１２の並列接続部分に流れ込み、第２のコンパレータ２の非反転入力端子の電圧は、下記する式２で表される電圧レベルとなる。

【0075】

ＶFBMONITOR(SHORT)＝ＩMONITOR×（Ｒ３／／Ｒ４）・・・式２

【0076】

ここで、（Ｒ３／／Ｒ４）は、第３の抵抗器１１と第４の抵抗器１２の並列接続抵抗値を意味する。
式２で表される電圧は、式１で表される電圧と比較すると、式１と異なり（Ｒ２＋Ｒ３）が無い分低くなる。
したがって、各素子の定数設定に際しては、ＶFBMONITOR(SHORT)＜Ｖref3が成立するように、電流ＩMONITORの電流値、Ｒ３、Ｒ４の各抵抗値を、適宜に設定することで、第２のコンパレータ２の出力（判定信号）は、論理値Ｌｏｗに相当する電圧となる（図７（ｈ）及び図７（ｉ）の時刻ｔ４の時点参照）。

【0077】

第２のコンパレータ２の出力が論理値Ｌｏｗの状態となることで、第２のＮＯＲ回路４の出力は、論理値Ｌｏｗに相当する状態となる（図７（ｊ）の時刻ｔ４の時点参照）一方、第３のＮＯＲ回路５の出力は、論理値Ｈｉｇｈに相当する状態となる（図７（ｍ）の時刻ｔ４の時点参照）。

【0078】

第３のＮＯＲ回路５の論理値Ｈｉｇｈに相当する電圧レベルの信号は、第２の遅延回路１５にトリガー信号として入力されることとなる。
その結果、第２の遅延回路１５は、第３のＮＯＲ回路５からの論理値Ｈｉｇｈに相当する電圧レベルの信号が入力された時点から所定の遅延時間経過後に論理値Ｈｉｇｈに相当する電圧レベルの信号を出力することとなる（図７（ｎ）の時刻ｔ５の時点参照）。

【0079】

一方、第２のＮＯＲ回路４の出力は、論理値Ｌｏｗに状態にあるため（図７（ｊ）の時刻ｔ４の時点参照）、第１の遅延回路１４へのトリガー信号の入力は無く、第１の遅延回路１４から信号の出力は行われない。
したがって、第１のＡＮＤ回路１６の入力信号のＡＮＤは不成立であるため、第１のＡＮＤ回路１６からの信号の出力は無く、第１の出力制御回路１８からの信号の出力も無い。

【0080】

一方、第２のＡＮＤ回路１７において入力信号のＡＮＤ条件が成立するため、第２のＡＮＤ回路１７からは、出力端子３１とフィードバック端子３２間における地絡が検出されたことに対応する論理値Ｈｉｇｈに相当する電圧レベルの地絡検出信号ＳＨＯＲＴが出力されることとなる（図７（ｏ）の時刻ｔ５の時点参照）。
第２の出力制御回路１９からは、第２のＡＮＤ回路１７からの地絡検出信号に応じて、所要の電圧レベルの信号が出力される。

【0081】

ここで、第１及び第２の抵抗器３１６，３１７と、第３及び第４の抵抗器１１，１２と、ＩMONITORの具体的な回路定数の設定例を説明する。
例えば、ＩMONITOR＝３０μＡとし、Ｒ１＝３０ｋΩ、Ｒ２＝１２０ｋΩ、Ｒ３＝３６０ｋΩ、Ｒ４＝４０ｋΩと設定し、さらに、第３の基準電圧Ｖref3＝２Ｖと設定したとする。また、第４のＭＯＳトランジスタ９のＯＮ抵抗は、Ｒ３、Ｒ４と比較して十分小さく設定すると好適である。
かかる条件の下、第２のコンパレータ２の非反転入力端子の電圧ＶFBMONITOR(OPEN)、ＶFBMONITOR(SHORT)は、それぞれ以下のようになる。

【0082】

まず、ＶFBMONITOR(OPEN)は、ＶFBMONITOR(OPEN)＝３０μＡ×｛３６０ｋΩ／／（４０ｋΩ＋１２０ｋΩ＋３０ｋΩ）｝＝３０μＡ×１２４．３６ｋΩ＝３．７３Ｖとなり、ＶFBMONITOR(OPEN)＞Ｖref3が成立する。

【0083】

一方、ＶFBMONITOR(SHORT)は、ＶFBMONITOR(SHORT)＝３０μＡ×（３６０ｋΩ／／４０ｋΩ）＝３０μＡ×３６ｋΩ＝１．０８Ｖとなり、ＶFBMONITOR(SHORT)＜Ｖref3が成立する。

【0084】

このように、本発明の実施の形態における開放・地絡検出回路の開放・地絡判定回路２０２においては、出力端子３１とフィードバック端子３２間における開放、地絡に応じて、第２のコンパレータ２の非反転入力端子において、それぞれ異なる電圧が生成され、開放、地絡に応じた検出信号を出力できるものとなっている。

【0085】

基本的には、この開放・地絡判定回路２０２の出力信号を、開放、地絡の検出結果とすることができるが、実際には、負荷過渡応答特性などによって負荷３１５の急激な変動が生じた場合に誤検出となる虞がある。そのため、本発明の実施の形態においては、遅延処理回路２０３を設けて開放・地絡判定回路２０２の判定結果に対して遅延時間を設けて誤検出防止を図っている。

【0086】

図８には、上述した開放・地絡検出における主要部の信号の状態を一覧にした真理値表が示されており、以下、同図について説明する。
同図においては、４つの回路動作状態、すなわち、”スイッチング電源回路３０１の起動からソフトスタート終了まで”、”通常動作”、”出力端子３１とフィードバック端子３２間開放”、”出力端子３１とフィードバック端子３２間地絡”の各々における、フィードバック端子電圧監視回路２０１の第１のＮＯＲ回路３の出力、開放・地絡判定回路２０２の第２のコンパレータ２の出力、遅延処理回路２０３の第１及び第２のＡＮＤ回路１６，１７の出力の各々の真理値が示されている。
なお、図８において、開放・地絡判定回路２０２の第２のコンパレータ２の出力として、”ＨｉＺ”の表記は、高インピーダンス状態であることを意味する。

【0087】

この図８に示された真理値は、先に図６及び図７を参照しつつ説明した回路動作における対応する出力信号の状態を纏めたものであるので、個々の真理値については、ここでの再度の詳細な説明は省略することとする。

【0088】

次に、第２の構成例について、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、開放検出のみを行う構成としたものである。

【0089】

すなわち、この第２の構成例における遅延処理回路２０３Ａは、第２のＮＯＲ回路４と、第１の遅延回路１４と、第１のＡＮＤ回路１６と、第１の出力制御回路１８とを有して構成されている。
かかる遅延処理回路２０３Ａは、図１における遅延処理回路２０３と異なり、地絡検出信号を生成するために必要な第３のＮＯＲ回路５、第２の遅延回路１５、第２のＡＮＤ回路１７、及び、第２の出力制御回路１９が省かれた構成となっている。
なお、開放検出における回路動作は、図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略する。

【0090】

次に、第３の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、地絡検出のみを行う構成としたものである。

【0091】

すなわち、この第３の構成例における遅延処理回路２０３Ｂは、第３のＮＯＲ回路５と、第２の遅延回路１５と、第２のＡＮＤ回路１７と、第２の出力制御回路１９とを有して構成されている。
かかる遅延処理回路２０３Ｂは、図１における遅延処理回路２０３と異なり、開放検出信号を生成するために必要な第２のＮＯＲ回路４、第１の遅延回路１４、第１のＡＮＤ回路１６、及び、第１の出力制御回路１８が省かれた構成となっている。
なお、地絡検出における回路動作は、図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略する。

【産業上の利用可能性】

【0092】

極力簡素な構成で出力端子とフィードバック端子間の開放と地絡を区別した検出が所望される電源回路に適用できる。

【符号の説明】

【0093】

２０１…フィードバック端子電圧監視回路
２０２…開放・地絡判定回路
２０３，２０３Ａ，２０３Ｂ…遅延処理回路
３０１…スイッチング電源回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】