特開 2019-197959 レベル変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-197959(P2019-197959A)

(43)【公開日】2019年11月14日

(54)【発明の名称】レベル変換回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20191018BHJP

【ＦＩ】

   H03K19/0175 210

【審査請求】未請求

【請求項の数】1

【出願形態】ＯＬ

【全頁数】15

(21)【出願番号】特願2018-89547(P2018-89547)

(22)【出願日】2018年5月7日

(71)【出願人】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】山下 拓也

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA37

5J056BB21

5J056CC02

5J056CC03

5J056CC09

5J056CC14

5J056CC16

5J056CC21

5J056DD13

5J056DD39

5J056DD51

5J056DD53

5J056DD55

5J056FF08

5J056GG09

5J056KK01

(57)【要約】      （修正有）

【課題】出力信号の変化時における、異常信号発生の確実な防止を可能とするレベル変換回路を提供する。
【解決手段】レベル変換回路において、ハイサイド側ロジック回路２０２に設けられたロジックレベル確定回路におけるノードＬＳが論理値Ｌｏｗから論理値Ｈｉｇｈとなり、ハイサイド側ロジック回路２０２の下側の電源電圧であるＳＷ端子電圧の上昇が検出された際に、ノードＬＳＸを論理値Ｈｉｇｈに保持し、ノードＬＳの電圧変動を防止するハイサイド側電源電圧遷移検出回路２０３が設けられており、出力信号の変化時における異常信号発生の確実な防止が図られるようになっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

ローサイド側回路の下側と上側の電源電圧と、ハイサイド側回路の下側と上側の電源電圧が異なり、前記ローサイド側回路に入力された入力信号をレベル変換して前記ハイサイド側回路から出力するよう構成されてなるレベル変換回路であって、
前記ローサイド側回路は、入力信号に応じてオン・オフする信号入力用第１のトランジスタと、前記入力信号の反転信号に応じてオン・オフする信号入力用第２のトランジスタとを有してなる信号入力部を有し、
前記ハイサイド側回路は、前記信号入力用第１のトランジスタの出力側に接続された第１のノードと、前記信号入力用第２のトランジスタの出力側に接続された第２のノードにおける各々の電圧変化に応じてラッチ動作を行い、第３のノードの電圧を出力電圧とするロジックレベル確定回路を有し、
前記ロジックレベル確定回路は、前記第１のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、かつ、前記第２のノードの信号が論理値Ｌｏｗから上昇していゆく際に、前記第３のノードを論理値Ｈｉｇｈとする一方、前記第１のノードの信号が論理値Ｌｏｗから上昇し、かつ、前記第２のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化した際に、前記第３のノードを論理値Ｌｏｗとするよう構成されてなるレベル変換回路において、
前記第３のノードが論理値Ｌｏｗから論理値Ｈｉｇｈとなり、前記ハイサイド側回路の下側の電源電圧の上昇が検出された際に、前記第２のノードを論理値Ｈｉｇｈに保持し、前記第３のノードの電圧変動を防止するハイサイド側電源電圧遷移検出回路を設けたことを特徴とするレベル変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ハイレベル及びロウレベル共に異なる電圧に変換可能なレベル変換回路に係り、特に、ハイサイド側回路の電源電圧が遷移する際の出力信号の安定性、信頼性向上等を図ったものに関する。

【背景技術】

【0002】

従来、この種のレベル変換回路は、例えば、スイッチング電源を構成する際などにおいて用いられる。
図３には、レベル変換回路をスイッチング電源に用いた場合のスイッチング電源の構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。

【0003】

レベル変換回路５０４Ａが適用されるスイッチング電源５００は、降圧型のＤＣ−ＤＣコンバータが構成されてなるものである。
かかるスイッチング電源５００は、エラーアンプ（図３においては「Ｅ．ＡＭＰ」と表記）５０１、発振器（図３においては「ＯＳＣ」と表記）５０２、比較器５０３、レベル変換回路（図３においては「Ｌ−ＣＯＮＶ」と表記）５０４Ａ、ドライバ（図３においては「ＤＲＶ」と表記））５０５、パワーＭＯＳトランジスタ５０６、レギュレータ（図３においては「ＲＥＧ」と表記）５０７とを主たる構成要素として構成されている。

【0004】

スイッチング電源５００に外部から印加された電圧ＶＩＮは、最終的には所望の直流電圧Ｖｄｃに変換、出力されるものとなっている。
発振器５０２の出力段は、比較器５０３の反転入力端子に接続されており、比較器５０３の非反転入力端子には、フィードバック信号がエラーアンプ５０１を介して印加されるようになっている。

【0005】

比較器５０３の出力は、レベル変換回路５０４Ａによる電圧レベルの変換を受けてドライバ５０５へ入力されるようになっている。
ドライバ５０５は、レベル変換回路５０４Ａの出力に応じてパワーＭＯＳトランジスタ５０６をオン・オフ駆動するようになっている。
すなわち、ドライバ５０５の出力段は、ＮＭＯＳのパワーＭＯＳトランジスタ５０６のゲートに接続されており、パワーＭＯＳトランジスタ５０６のドレインには、外部からの電圧ＶＩＮが印加されるようになっている。また、パワーＭＯＳトランジスタ５０６のソースはＳＷ端子５０８に接続されている。

【0006】

スイッチング電源５００の外部においては、一端がＳＷ端子５０８に接続されたインダクタ５０９が設けられ、このインダクタ５０９の他端に直流出力電圧Ｖｄｃが得られるようになっている。
インダクタ５０９とＳＷ端子５０８の接続点とグランドとの間には、アノードがグランド側となるようにダイオード５１０が設けられている。
また、ＳＷ端子５０８とＢＯＯＴ端子５１１との間には、コンデンサ（図１においては「ＣBOOT」と表記）５１２が接続されている。このコンデンサ５１２がチャージポンプされて生成された電圧は、パワーＭＯＳトランジスタ５０６のゲート駆動電圧として用いられるようになっている。

【0007】

さらに、インダクタ５０９の他端、すなわち、ＳＷ端子５０８に接続された端子と反対側の端子とグランドとの間には、２つの抵抗器５１３ａ，５１３ｂが直列接続されて設けられると共に、コンデンサ５１５が設けられている。
抵抗器５１３ａ，５１３ｂの相互の接続点は、ＦＢ端子５１４に接続されている。

【0008】

スイッチング電源５００内部においては、ＦＢ端子５１４とエラーアンプ５０１の反転入力端子とが接続されており、直流出力電圧Ｖｄｃの抵抗分割電圧がフィードバック信号としてエラーアンプ５０１の反転入力端子に印加されるようになっている。
一方、エラーアンプ５０１の非反転入力端子には、基準電圧ＶＲＥＦが印加されており、エラーアンプ５０１は、非反転入力端子に印加されたフィードバック電圧と基準電圧ＶＲＥＦの差を増幅出力するようになっている。

【0009】

また、レギュレータ５０７の出力電圧はダイオード５１６を介してレベル変換回路５０４Ａ及びドライバ５０５のハイサイド電源電圧として供給されるようになっている。
かかる構成において、先に述べたようにパワーＭＯＳトランジスタ５０６のゲート電圧は、コンデンサ５１２をチャージポンプすることで生成されているため、ＳＷ端子５０８の電圧は、パワーＭＯＳトランジスタ５０６がオンとなると入力電圧ＶＩＮまで上昇する。一方、パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子５０８の電圧は、ＳＷ端子５０８に接続されたダイオード５１０によりグランド電位付近まで低下する。

【0010】

コンデンサ５１２は、パワーＭＯＳトランジスタ５０６がオフしているときにレギュレータ５０７の出力電圧からダイオード５１６の電圧降下分だけ下がった電圧まで充電される。
そのため、ＢＯＯＴ端子５１１における電圧は、パワーＭＯＳトランジスタ５０６がオンすると、入力電圧ＶＩＮよりもコンデンサ５１２の充電電圧だけ高い電圧に上昇する。

【0011】

図５には、従来のレベル変換回路５０４Ａの回路構成例が、図６には従来のレベル変換回路５０４Ａの主要部におけるタイミングチャートが、それぞれ示されており、以下、これらの図を参照しつつ従来回路について説明する。
なお、以下の従来回路の説明においては、各素子を特定する際には、図５において、各素子の近傍に表記された記号を用いることとする。

【0012】

最初に、入力端子ＩＮにおける入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化した場合の回路動作について説明する。
入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化すると、ＮＭＯＳのＭｎ１がオン、Ｍｎ２がオフとなる（図６（Ａ）の時刻ｔ１の時点参照）。
それに伴い、ＮＭＯＳのＭｎ３のゲート側のノードＬＳにおけるＬＳ信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化する一方、ＮＭＯＳのＭｎ４のゲート側のＬＳＸ信号は論理値Ｌｏｗから上昇してゆく（図６（Ｂ）及び図６（Ｃ）参照）。

【0013】

ＬＳ信号が論理値Ｌｏｗに変化すると、インバータＩＮＶ２の入力は論理値Ｌｏｗから論理値Ｈｉｇｈに変化し（図６（Ｈ）参照）、論理値Ｌｏｗを出力する。このインバータＩＮＶ２の論理値Ｌｏｗの信号は、インバータＩＮＶ４に入力される結果、出力信号ＯＵＴは論理値Ｈｉｇｈとなる（図６（Ｄ）参照）。この出力信号ＯＵＴは、先に図３に示したスイッチング電源５００のパワーＭＯＳトランジスタ５０６をオンとする信号として用いられる。

【0014】

ＬＳ信号が論理値Ｌｏｗに変化した直後にあって、ノードＬＳＸにおけるＬＳＸ信号が論理値Ｈｉｇｈに確定していない間（図６（Ｂ）及び図６（Ｃ）参照）、ＮＯＲ１の出力は、論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図６（Ｎ）の時刻ｔ２の時点参照）。この時、ＳＲラッチのＱ出力は論理値Ｈｉｇｈであるため（図６（Ｌ）参照）、ＮＡＮＤ１の出力は論理値Ｌｏｗとなる。そのため、ＰＭＯＳのＭｐ６のゲート電圧が低下して、Ｍｐ６はオンとなり（図６（Ｐ）の時刻ｔ２の時点参照）、ＬＳＸ信号を論理値Ｈｉｇｈへ引き上げることとなる（図６（Ｃ）参照）。

【0015】

ＬＳＸ信号が論理値ＨｉｇｈになるとＳＲラッチのＲ端子が論理値Ｈｉｇｈとなるため（図６（Ｋ）の時刻ｔ３の時点参照）、Ｑ出力は論理値Ｈｉｇｈから論理値Ｌｏｗへ、Ｑの反転出力ＱＢは論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図６（Ｌ）及び図６（Ｍ）参照）。
その結果、ＮＡＮＤ１の出力は論理値Ｈｉｇｈとなり、ＰＭＯＳのＭｐ６のゲート電圧が上昇して、Ｍｐ６はオフとなる（図６（Ｐ）の時刻ｔ３の時点）。

【0016】

一方、パワーＭＯＳトランジスタ５０６（図３参照）がオンとなると、ＳＷ端子電圧が上昇し（図６（Ｅ）参照）、ハイサイド電源電圧ＶＨも上昇する。
その結果、ＬＳ信号及びＬＳＸ信号も上昇することとなる（図６（Ｂ）及び図６（Ｃ）の時刻ｔ４の時点参照）。

【0017】

ＬＳＸ信号の電圧は、ＰＭＯＳのＭｐ９からの定電流によって、ＬＳＸ電圧が生ずるＬＳＸノードであるＰＭＯＳのＭｐ９のドレインに接続されたＮＭＯＳのＭｎ２、ＰＭＯＳのＭｐ２やＮＭＯＳのＭｎ４、ＰＭＯＳのＭｐ４、ダイオードＤ１の寄生容量を充電するため、ＳＷ端子電圧の上昇に対して遅れて上昇するものとなる（図６（Ｃ）及び図６（Ｅ）参照）。

【0018】

ＶＨ−ＳＷ電源間において、ＳＷ端子電圧に対するノードＬＳＸの電圧、すなわち、ＬＳＸ−ＳＷ電圧は、論理値Ｈｉｇｈとなった後、一度下降して再び上昇する（図６（Ｇ）の時刻ｔ４〜時刻ｔ５の時点参照）。
ＬＳＸ−ＳＷ信号が論理値Ｈｉｇｈから一度下降したときに、インバータＩＮＶ３の入力は、論理値Ｌｏｗから論理値Ｈｉｇｈとなる（図６（Ｇ）及び図６（Ｉ）の時刻ｔ４の時点参照）。

【0019】

そのため、ＮＯＲ１の２入力は両方とも論理値Ｌｏｗとなるので、ＮＯＲ１の出力は論理値Ｈｉｇｈとなる。この時、ＮＡＮＤ２の一方の入力端子に入力されるＳＲラッチのＱＢ信号も論理値Ｈｉｇｈであるため、ＮＡＮＤ２の出力は論理値Ｌｏｗとなる。
ＮＡＮＤ２の出力信号がゲートに印加されるＰＭＯＳのＭｐ５は、オンとなり、ＬＳ信号を引き上げる（図６（Ｂ）及び図６（Ｏ）の時刻ｔ５の時点参照）。

【0020】

このとき、ＮＭＯＳのＭｎ３はオンしてインバータＩＮＶ２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化するので（図６（Ｈ）の時刻ｔ５時点参照）、出力信号ＯＵＴも論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｄ）の時刻ｔ５の時点参照）。
同時にＳＲラッチのＳ端子が論理値Ｈｉｇｈになるので、Ｑ出力は論理値Ｈｉｇｈに、ＱＢ出力は論理値Ｌｏｗに、それぞれ変化する（図６（Ｊ）、図６（Ｌ）、図６（Ｍ）の時刻ｔ５の時点参照）。

【0021】

一方、ＬＳＸ−ＳＷ信号が先の下降から上昇に転じて元に戻ると（図６（Ｇ）参照）、インバータＩＮＶ３の入力も論理値Ｌｏｗに戻り（図６（Ｉ）の時刻ｔ７の時点参照）、ＮＯＲ１の出力は論理値Ｌｏｗに、ＮＡＮＤ２の出力は論理値Ｈｉｇｈになって、ＰＭＯＳのＭｐ５はオフとなる（図６（Ｏ）参照）。

【0022】

その結果、ＬＳ信号は論理値Ｌｏｗに戻り、インバータＩＮＶ２の入力は論理値Ｈｉｇｈとなって（図６（Ｈ）の時刻ｔ６の時点参照）、出力信号ＯＵＴも論理値Ｈｉｇｈに戻ることとなる（図６（Ｄ）の時刻ｔ６の時点参照）。
なお、この時、ＳＲラッチのＲ端子は論理値Ｈｉｇｈに、Ｓ端子は論理値Ｌｏｗに、それぞれ戻るため（図６（Ｊ）及び図６（Ｋ）の時刻ｔ７の時点参照）、Ｑ出力は論理値Ｌｏｗに、ＱＢ出力は論理値Ｈｉｇｈに、それぞれ戻ることとなる（図６（Ｌ）及び図６（Ｍ）の時刻ｔ７時点参照）。

【0023】

次に、入力端子ＩＮにおける入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化した場合の回路動作について説明する。
入力信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化（図６（Ａ）の時刻ｔ８の時点参照））することよってＮＭＯＳのＭｎ１がオフする一方、ＮＭＯＳのＭｎ２がオンとなる。

【0024】

ＬＳ信号は論理値Ｌｏｗから上昇し、ＬＳＸ信号は論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する（図６（Ｂ）及び図６（Ｃ）参照）。
ＬＳ信号の上昇によってＮＭＯＳのＭｎ３がオンとなると、ＮＭＯＳのＭｎ５がＬＳＸ信号によってオンとなっていることから、インバータＩＮＶ２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗとなり、ＯＵＴ出力は、論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｄ）及び図６（Ｈ）参照）。
ＯＵＴ出力が論理値Ｈｉｇｈから論理値Ｌｏｗへ変化するに伴い、スイッチング電源５００のパワーＭＯＳトランジスタ５０６がオフとなる。

【0025】

パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子電圧はＳＷ端子５０８に接続されたダイオード５１０の動作により下降する（図６（Ｅ））の時刻ｔ９の時点参照）。
このＳＷ端子電圧の下降し始めの時に、ノードＬＳやノードＬＳＸに接続されている各素子の寄生容量により、ＬＳ−ＳＷ電圧、及び、ＬＳＸ−ＳＷ電圧は一時的に上昇する（図６（Ｆ）及び図６（Ｇ）の時刻ｔ９の時点参照）。
このとき、ＬＳＸ信号レベルの上昇により、インバータＩＮＶ３の入力は、論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図６（Ｉ）参照）。

【0026】

ＳＷ端子電圧が下がりきると、ＬＳ信号は論理値Ｈｉｇｈに、ＬＳＸ信号は論理値Ｌｏｗに、それぞれ落ち着き（図６（Ｅ）、図６（Ｂ）及び図６（Ｃ）参照）、インバータＩＮＶ２の入力は論理値Ｌｏｗに、インバータＩＮＶ３の入力は論理値Ｈｉｇｈとなる（図６（Ｈ）及び図６（Ｉ）参照）。

【0027】

ここで、ＳＷ端子が下降しているときに、インバータＩＮＶ３の入力が短時間の間、論理値Ｌｏｗとなるが（図６（Ｅ）及び図６（Ｉ）参照）、ＯＵＴ出力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化した後は、論理値Ｌｏｗに保持された状態となっている（図６（Ｄ）参照）。
このようなレベル変換回路は、例えば、特許文献１等に開示されている。

【先行技術文献】

【特許文献】

【0028】

【特許文献1】特開２０１３−１５０１８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0029】

ところで、上述の従来回路にあっては、入力信号が論理値Ｌｏｗから論理値ＨｉｇｈとされＯＵＴ出力が論理値Ｈｉｇｈとなった後、ＳＷ端子電圧の上昇に起因してＯＵＴ出力が一次的に論理値Ｌｏｗとなる異常信号出力状態が発生するという問題がある。

【0030】

本発明は、上記実状に鑑みてなされたもので、出力信号の変化時における、異常信号の発生を確実に防止し、信頼性、安定性の高いレベル変換回路を提供するものである。

【課題を解決するための手段】

【0031】

上記本発明の目的を達成するため、本発明に係るレベル変換回路は、
ローサイド側回路の下側と上側の電源電圧と、ハイサイド側回路の下側と上側の電源電圧が異なり、前記ローサイド側回路に入力された入力信号をレベル変換して前記ハイサイド側回路から出力するよう構成されてなるレベル変換回路であって、
前記ローサイド側回路は、入力信号に応じてオン・オフする信号入力用第１のトランジスタと、前記入力信号の反転信号に応じてオン・オフする信号入力用第２のトランジスタとを有してなる信号入力部を有し、
前記ハイサイド側回路は、前記信号入力用第１のトランジスタの出力側に接続された第１のノードと、前記信号入力用第２のトランジスタの出力側に接続された第２のノードにおける各々の電圧変化に応じてラッチ動作を行い、第３のノードの電圧を出力電圧とするロジックレベル確定回路を有し、
前記ロジックレベル確定回路は、前記第１のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、かつ、前記第２のノードの信号が論理値Ｌｏｗから上昇していゆく際に、前記第３のノードを論理値Ｈｉｇｈとする一方、前記第１のノードの信号が論理値Ｌｏｗから上昇し、かつ、前記第２のノードの信号が論理値Ｈｉｇｈから論理値Ｌｏｗに変化した際に、前記第３のノードを論理値Ｌｏｗとするよう構成されてなるレベル変換回路において、
前記第３のノードが論理値Ｌｏｗから論理値Ｈｉｇｈとなり、前記ハイサイド側回路の下側の電源電圧の上昇が検出された際に、前記第２のノードを論理値Ｈｉｇｈに保持し、前記第３のノードの電圧変動を防止するハイサイド側電源電圧遷移検出回路を設けてなるものである。

【発明の効果】

【0032】

本発明によれば、ハイサイド側電源電圧遷移検出回路によって、出力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに変化した直後において、出力信号の異常を招く原因となるロジック確定回路における電位変動が防止されるので、従来と異なり、出力信号が異常な信号状態となることが確実に回避され、信頼性、安定性の高いレベル変換回路を提供することができるという効果を奏するものである。

【図面の簡単な説明】

【0033】

【図1】本発明の実施の形態におけるレベル変換回路の基本構成を示す構成図である。

【図2】本発明の実施の形態におけるレベル変換回路の具体回路例を示す回路図である。

【図3】本発明の実施の形態におけるレベル変換回路及び従来回路が適用されるスイッチング電源の構成例を示す構成図である。

【図4】図２に示されたレベル変換回路の主要部における信号の変化を示すタイミングチャートである。

【図5】従来のレベル変換回路の回路構成例を示す回路図である。

【図6】図５に示された従来回路の主要部における信号の変化を示すタイミングチャートである。

【発明を実施するための形態】

【0034】

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施形態におけるレベル変換回路５０４が適用されるスイッチング電源５００は、先に従来回路の適用例（図３）として説明したものと同一である。

【0035】

図１には、本発明のレベル変換回路５０４の概略構成例が示されており、以下、同図を参照しつつ、図１に示された概略構成例について説明する。
レベル変換回路５０４は、ローサイド側回路２０１と、ハイサイド側回路としてのハイサイド側ロジック回路（図１においては「Ｈ−ＣＩＲ」と表記）２０２及びハイサイド側電源電圧遷移検出回路（図１においては「Ｖ−ＤＥＴ」と表記）２０３とに大別されて構成されたものとなっている。

【0036】

このレベル変換回路５０４は、ローサイド側回路２０１及びハイサイド側ロジック回路２０２とを主要部とする従来のレベル変換回路と基本的に同一構成に、本発明特有のハイサイド側電源電圧遷移検出回路２０３が設けられた構成を有するものである。

【0037】

ローサイド側回路２０１は、第１及び第２のＮＭＯＳ（図２においては、それぞれ「Ｍｎ１」、「Ｍｎ２」と表記）２１，２２と、入力部用インバータ３９とを有して構成された信号入力部２０２を有している。
第１及び第２のＮＭＯＳ２１，２２（入力信号用第１及び第２のトランジスタ）は、入力信号に対してドレイン電圧のレベルが相補関係となるように選択されたものである。

【0038】

第１のＮＭＯＳ２１のゲートは入力端子６９に接続されると共に、信号入力用インバータ３９の入力端子に接続されている。
そして、この第１のＮＭＯＳ２１のドレインは、ハイサイド側ロジック回路２０２に接続される一方、ソース及びバックゲートは、グランドに接続されている。

【0039】

信号入力用インバータ３９の出力端子は第２のＮＭＯＳ２２のゲートに接続されている。
そして、第２のＮＭＯＳ２２のドレインは、ハイサイド側ロジック回路２０２に接続される一方、ソース及びバックゲートは、グランドに接続されている。
ハイサイド側ロジック回路２０２の電源供給のため、ハイサイド側ロジック回路２０２のローサイド側がＳＷ端子５０８に接続される一方、ハイサイド側電圧ＶＨラインがＢＯＯＴ端子５１１に接続される。
かかる構成により、入力信号ＩＮは、出力信号ＯＵＴとして、電圧ＶＨと電圧ＳＷの間のレベルに変換されて出力されるようになっている。

【0040】

レベル変換回路としての基本的な動作は従来と同様であるが、本発明の実施の形態におけるレベル変換回路５０４においては、ハイサイド側電源電圧遷移検出回路２０３により、パワーＭＯＳトランジスタ５０６がオン・オフする際に、電圧ＶＨと電圧ＳＷが遷移して出力信号ＯＵＴの信号の異常発生の要因となることが防止されている（詳細は後述）。
本発明の実施の形態におけるハイサイド側電源電圧遷移検出回路２０３は、概括すれば、電圧遷移時に検出された信号をハイサイド側ロジック回路２０２へ供することでレベル変換動作を円滑にしている。

【0041】

図２には、本発明の実施の形態におけるレベル変換回路５０４の具体回路構成例が示されており、以下、同図を参照しつつ、その回路構成及び回路動作について説明する。
なお、図１、図３に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図２において、ハイサイド側電源電圧遷移検出回路２０３は、点線で囲まれ、便宜的に符号２０２ａ、２０３ｂ、２０３ｃが付された部分で構成されたものとなっている。

【0042】

以下、具体的な回路構成について説明する。
なお、図２においては、第１乃至第１７のＰＭＯＳ１乃至１７について、”Ｍｐ”の語句の後に、対応する１乃至１７の数字を添え字として表記している。
また、第１乃至第８のＮＭＯＳ２１乃至２８について、”Ｍｎ”の語句の後に、対応する１乃至８の数字を添え字として表記している。
また、第１乃至第８のインバータ３１乃至３８について、”ＩＮＶ”の語句の後に、対応する１乃至８の数字を添え字として表記している。
また、第１乃至第４のＮＡＮＤ４１乃至４４について、”ＮＡＮＤ”の語句の後に、対応する１乃至４の数字を添え字として表記している。
さらに、第１乃至第５のＮＯＲ５１乃至５５について、”ＮＯＲ”の語句の後に、対応する１乃至５の数字を添え字として表記している。

【0043】

まず、第１のＮＭＯＳ２１のドレインは、第１のＰＭＯＳ１のドレインに接続されている。
第１のＰＭＯＳ１は、ゲートがＳＷ端子５０８に接続される一方、ソースは、第８のＰＭＯＳ８のドレイン、第１３のＰＭＯＳ１３のドレイン、第５のＰＭＯＳ５のドレイン、第３のＰＭＯＳ３のゲート、及び、第３のＮＭＯＳ２３のゲートに接続されている。

【0044】

なお、説明の便宜上、上述の第１のＰＭＯＳ１のソースと、第８のＰＭＯＳ８のドレイン、第１３のＰＭＯＳ１３のドレイン、第５のＰＭＯＳ５のドレイン、第３のＰＭＯＳ３のゲート、及び、第３のＮＭＯＳ２３のゲートとの相互の接続点を「ノードＬＳ」と称する一方、必要に応じて、このノードＬＳ（第１のノード）における信号であるＬＳ信号の電圧を「電圧ＬＳ」と称することとする。

【0045】

また、ノードＬＳとＳＷ端子５０８との間には、第１のコンデンサ（図２においては「Ｃ１」と表記）６１が接続されると共に、第１のダイオード（図２においては「Ｄ１」と表記）６５が、ノードＬＳ側にカソードが位置するように設けられている。

【0046】

第８のＰＭＯＳ８は、第７のＰＭＯＳ７とカレントミラーを構成するものとなっている。
すなわち、第７及び第８のＰＭＯＳ７，８の各々のゲートは相互に接続されると共に、第７のＰＭＯＳ７のドレインと接続されて、第７のＰＭＯＳ７は、ダイオード接続状態とされている。そして、第７及び第８のＰＭＯＳ７，８の各々のゲートの接続点は、第９のＰＭＯＳ９のゲート及び第１１のＰＭＯＳ１１のゲートに接続されている。

【0047】

一方、第７及び第８のＰＭＯＳ７，８の各々のソースは、ＶＨ端子５１７に接続されている。
さらに、第７のＰＭＯＳ７のドレインとＳＷ端子５０８間には、定電流源６８が設けられている。

【0048】

ノードＬＳにドレインが接続された第１３のＰＭＯＳ１３は、ソースがＶＨ端子５１７に接続される一方、ゲートが第１２及び第１４のＰＭＯＳ１２，１４のゲートに接続されている。さらに、第１３のＰＭＯＳ１３のドレインは、第１のコンデンサ（図２においては「Ｃ１」と表記）６１を介してＳＷ端子５０８に接続されている。
また、ノードＬＳにドレインが接続された第５のＰＭＯＳ５は、ソースがＶＨ端子５１７に接続される一方、ゲートには第１５のＰＭＯＳ１５のゲートと共に、第５のＮＯＲ５５の出力端子が接続されている。

【0049】

また、ノードＬＳにゲートが接続された第３のＰＭＯＳ３及び第３のＮＭＯＳ２３は、第４のＰＭＯＳ４、第４乃至第６のＮＭＯＳ２４〜２６と共に、ラッチ動作するロジックレベル確定回路２１０を構成している。
第３及び第４のＰＭＯＳ３，４の各々のソースは、ＶＨ端子５１７に接続されている。

【0050】

第３のＰＭＯＳ３のドレイン（第３のノード）は、第３のＮＭＯＳ２３のドレイン及び第６のＮＭＯＳ２６のゲートに接続されると共に、第２のインバータ３２の入力端子に接続されている。
第３のＮＭＯＳ２３のソースは、第５のＮＭＯＳ２５のドレインに接続されており、第５のＮＭＯＳ２５のソースは、ＳＷ端子５０８に接続されている。

【0051】

一方、第４のＰＭＯＳ４のドレインは、第４のＮＭＯＳ２４のドレイン及び第５のＮＭＯＳ２５のゲートに接続されると共に、第３のインバータ３３の入力端子に接続されている。
第４のＮＭＯＳ２４のソースは、第６のＮＭＯＳ２６のドレインに接続されており、第６のＮＭＯＳ２６のソースは、ＳＷ端子５０８に接続されている。
また、第６のＮＭＯＳ２６のゲートとＳＷ端子５０８との間には、第２の抵抗器（図２においては「Ｒ２」と表記）６４が接続されている。

【0052】

第４のＰＭＯＳ４のゲートは、第６のＰＭＯＳ６のドレイン、第４のＮＭＯＳ２４のゲート、第９及び第１４のＰＭＯＳ９，１４の各々のドレイン、第２のＰＭＯＳ２のソース、第２のダイオード（図２においては「Ｄ２」）６６のカソード、及び、第２のコンデンサ（図２においては「Ｃ２」と表記）６２の一端と相互に接続されている。
この第２のコンデンサ６２と、先の第１のコンデンサ６１と第２の抵抗器６４は、レベル切り替え動作時の誤動作防止のために設けられている。

【0053】

第２のダイオード６６のアノードと第２のコンデンサ６２の他端は、共にＳＷ端子５０８に接続されている。
第２のＰＭＯＳ２のゲートは、ＳＷ端子５０８に接続される一方、ドレインは、第２のＮＭＯＳ２２のドレインに接続されている。

【0054】

なお、上述の第６のＰＭＯＳ６のドレインが第４のＰＭＯＳ４のゲートなどと接続された接続点を、説明の便宜上、「ノードＬＳＸ」と称する一方、必要に応じて、このノードＬＳＸ（第２のノード）における信号であるＬＳＸ信号の電圧を「電圧ＬＳＸ」と称することとする。
また、第６及び第９のＰＭＯＳ６，９のソースは、共にＶＨ端子５１７に接続されている。
さらに、第６のＰＭＯＳ６のゲートは、第１６のＰＭＯＳ１６のゲートと共に、第４のＮＡＮＤ４４の出力端子に接続されている。

【0055】

次に、第１２及び第１４のＰＭＯＳ１２，１４は、カレントミラーを構成して設けられている。
すなわち、第１２及び第１４のＰＭＯＳ１２，１４の各々のゲートは相互に接続されると共に、第１２のＰＭＯＳ１２のドレインと接続されて、第１２のＰＭＯＳ１２は、ダイオード接続状態とされている。

【0056】

第１２及び第１４のＰＭＯＳ１２，１４の各々のソースは、ＶＨ端子５１７に接続される一方、第１２のＰＭＯＳ１２のドレインは、第３のダイオード（図２においては「Ｄ３」と表記）６７のカソード、第１０のＰＭＯＳ１０のソース、第１１のＰＭＯＳ１１のドレイン、第１５及び第１６のＰＭＯＳ１５，１６のドレイン、第１７のＰＭＯＳ１７のゲート、及び、第８のＮＭＯＳ２８のゲートと相互に接続されている。

【0057】

この第１２のＰＭＯＳ１２のドレインと上述の各素子との接続点を、説明の便宜上、「ノードＬＳＤ」と称する一方、必要に応じて、このノードＬＳＤの信号であるＬＳＤ信号の電圧を「電圧ＬＳＤ」と称することとする。

【0058】

第３のダイオード６７のアノードは、第１０のＰＭＯＳ１０のゲートと共に、ＳＷ端子５０８に接続されている。
第１０のＰＭＯＳ１０のドレインは、第７のＮＭＯＳ２７のドレインと接続されており、第７のＮＭＯＳ２７のゲート及びソースは、共にグランドに接続されている。

【0059】

また、第１１のＰＭＯＳ１１、第１５乃至第１７のＰＭＯＳ１５〜１７のソースは、共にＶＨ端子５１７に接続されている。
さらに、第１７のＰＭＯＳ１７のドレインは、第８のＮＭＯＳ２８のドレインと接続されると共に、その相互の接続点は、第６のインバータ（図２においては「ＩＮＶ６」と表記）３６の入力端子と接続されている。

【0060】

また、第８のＮＭＯＳ２８のソースは、第１の抵抗器（図２においては「Ｒ１」と表記）６３を介して、バックゲートと共にＳＷ端子５０８に接続されている。
次に、第２のインバータ３２の出力端子は、ＳＲラッチ３０のＳ入力端子、第１のＮＯＲ５１の一方の入力端子、第４及び第５のインバータ３４，３５の入力端子、及び、第３のＮＯＲ５３の一方の入力端子に、それぞれ接続されている。
第３のインバータ３３の出力端子は、ＳＲラッチ３０のＲ入力端子、及び、第１のＮＯＲ５１の他方の入力端子に、それぞれ接続されている。

【0061】

ＳＲラッチ３０のＱ出力端子は、第１のＮＡＮＤ４１の一方の入力端子に、ＱＢ出力端子は、第２のＮＡＮＤ４２の一方の入力端子に、それぞれ接続されている。なお、”ＱＢ”は、Ｑ信号の反転信号を意味するものとする。
第１のＮＯＲ５１の出力端子は、第１のＮＡＮＤ４１の他方の入力端子と第２のＮＡＮＤ４２の他方の入力端子に、それぞれ接続されている。

【0062】

第１のＮＡＮＤ４１の出力端子は、第３のＮＡＮＤ４３の一方の入力端子に接続されている。
第２のＮＡＮＤ４２の出力端子は、第４のＮＯＲ５４の一方の入力端子に接続されている。
第５のインバータ３５の出力端子は、第２のＮＯＲ５２の一方の入力端子に接続されている。

【0063】

第６のインバータ３６の出力端子は、第２のＮＯＲ５２の他方の入力端子、及び、第３のＮＯＲ５３の他方の入力端子に、それぞれ接続されている。
第２のＮＯＲ５２の出力端子は、第８のインバータ３８の入力端子、及び、第４のＮＡＮＤ４４の一方の入力端子に、それぞれ接続されている。
第３のＮＯＲ５３の出力端子は、第４のＮＯＲ５４の他方の入力端子、及び、第７のインバータ３７の入力端子に、それぞれ接続されている。

【0064】

第４のＮＯＲ５４の出力端子は、第５のＮＯＲ５５の一方の入力端子に接続されている。
第７のインバータ３７の出力端子は、第３のＮＡＮＤ４３の他方の入力端子に接続されている。
第３のＮＡＮＤ４３の出力端子は、第４のＮＡＮＤ４４の他方の出力端子に接続されている。
第８のインバータ３８の出力端子は、第５のＮＯＲ５５の他方の入力端子に接続されている。
第４のインバータ３４の出力端子は、レベル変換された出力信号ＯＵＴを出力する出力端子７０に接続されている。

【0065】

次に、かかる構成における回路動作について、図４に示されたタイミングチャートを参照しつつ説明する。
最初に、入力信号ＩＮが論理値Ｌｏｗから論理値Ｈｉｇｈに変化した場合について説明する。
入力信号ＩＮが論理値Ｌｏｗから論理値Ｈｉｇｈに変化することで、第１のＮＭＯＳ２１がオン、第２のＮＭＯＳ２２がオフとなる。

【0066】

また、ノードＬＳのＬＳ信号が論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する一方、ノードＬＳＸのＬＳＸ信号は論理値Ｌｏｗから上昇してゆく（図４（Ａ）乃至図４（Ｃ）における時刻ｔ１付近参照）。

【0067】

ＬＳ信号が論理値Ｌｏｗとなると、第２のインバータ３２の入力は論理値Ｌｏｗから論理値Ｈｉｇｈに変化すると共に、出力信号ＯＵＴは論理値Ｌｏｗから論理値Ｈｉｇｈに変化し（図４（Ｊ）及び図４（Ｅ）における時刻ｔ１付近参照）、それによって、パワーＭＯＳトランジスタ５０６がオンとされることとなる。

【0068】

ＬＳ信号が論理値Ｌｏｗに変化した直後において、ＬＳＸ信号が論理値Ｈｉｇｈに確定していない間、第１のＮＯＲ５１の出力が論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図４（Ｑにおける時刻ｔ２の時点参照））。
この時、ＳＲラッチ３０のＱ信号は論理値Ｈｉｇｈであるので、第１のＮＡＮＤ４１の出力は論理値Ｌｏｗとなる。

【0069】

一方、この時のＬＳＤ信号は、論理値Ｌｏｗであるため第１７のＰＭＯＳ１７がオンとなり、第６のインバータ３６の出力は論理値Ｌｏｗとなる。
第２のＮＯＲ５２には、上述の第６のインバータ３６からの論理値Ｌｏｗと第５のインバータ３５からの論理値Ｈｉｇｈが入力されるため、第２のＮＯＲ５２の出力は論理値Ｈｉｇｈとなり、第４のＮＡＮＤ４４の一方の入力となる。

【0070】

また、第３のＮＯＲ５３には、第６のインバータ３６からの論理値Ｌｏｗと第２のインバータ３２からの論理値Ｈｉｇｈが入力されるため、出力は論理値Ｈｉｇｈとなる。
第３のＮＡＮＤ４３には、第７のインバータ３７からの論理値Ｌｏｗと第１のＮＡＮＤ４１からの論理値Ｌｏｗが入力されるため、出力は論理値Ｈｉｇｈとなる。

【0071】

その結果、第４のＮＡＮＤ４４は、２入力共に論理値Ｈｉｇｈとなり、出力は論理値Ｌｏｗとなる。
この第４のＮＡＮＤ４４の論理値Ｌｏｗの出力により、第６のＰＭＯＳ６のゲート電圧は低下し（図４（Ｓ）における時刻ｔ２の時点参照）、第６のＰＭＯＳ６はオンとなりＬＳＸ信号が論理値Ｈｉｇｈに引き上げられる（図４（Ｄ）における時刻ｔ２の付近参照）。

【0072】

ＬＳＸ信号が論理値ＨｉｇｈとなるとＳＲラッチ３０のＲ入力端子が論理値Ｈｉｇｈとなるので、Ｑ出力端子は論理値Ｈｉｇｈから論理値Ｌｏｗに変化し、ＱＢ端子は論理値Ｌｏｗから論理値Ｈｉｇｈに変化する（図４（Ｎ）、図４（Ｏ）、及び、図４（Ｐ）における時刻ｔ３の時点参照）。
その結果、第４のＮＡＮＤ４４の出力は論理値Ｈｉｇｈとなり、第６のＰＭＯＳ６のゲート電圧も論理値Ｈｉｇｈとなるため（図４（Ｓ）の時刻ｔ３時点参照）、第６のＰＭＯＳ６はオフとなる。

【0073】

一方、パワーＭＯＳトランジスタ５０６がオンすると、ＳＷ端子５０８の電圧は上昇する（図４（Ｆ）参照）。
また、ハイサイド電源電圧ＶＨも、ＢＯＯＴ端子５１１に接続されたコンデンサ５１２により上昇する。

【0074】

その結果、ＬＳ電圧とＬＳＸ電圧も上昇する（図４（Ｂ）及び図４（Ｃ）における時刻ｔ４の時点参照）。
さらに、第７のＮＭＯＳ２７と第１０のＰＭＯＳ１０の寄生容量が、第１０のＰＭＯＳ１０のソース電圧であるＬＳＤ電圧を保持するように作用するため、ＳＷ端子電圧に対するノードＬＳＤの電圧（ＬＳＤ−ＳＷ）は、ＳＷ端子電圧の上昇とは逆に低下してゆく（図４（Ｆ）及び図４（Ｉ）における時刻ｔ４時点参照）。

【0075】

このノードＬＳＤの電圧（ＬＳＤ−ＳＷ）の低下により、第１７のＰＭＯＳ１７がオンとなる一方、第８のＮＭＯＳ２８はオフとなり、第６のインバータ３６の出力は論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図４（Ｌ）における時刻ｔ４付近参照）。
そのため、第６のＰＭＯＳ６のゲート電圧が再び低下し（図４（Ｓ）における時刻ｔ４付近参照）、第６のＰＭＯＳ６はオンとなり、ＬＳＸ信号を論理値Ｈｉｇｈに保持するよう作用する（図４（Ｃ）において時刻ｔ４付近参照）。

【0076】

ＳＷ端子電圧が上昇してしまうとＬＳＤ電圧も上昇し（図４（Ｄ）及び図４（Ｆ）における時刻ｔ５の時点参照）、第６のインバータ３６の出力は論理値Ｈｉｇｈが戻るため（図４（Ｌ）における時刻ｔ５の時点参照）、第６のＰＭＯＳ６のゲート電圧も論理値Ｈｉｇｈとなり（図４（Ｓ）における時刻ｔ５時点参照）、第６のＰＭＯＳ６はオフとなる。

【0077】

上述したように、本発明の実施の形態におけるレベル変換回路５０４においては、出力信号ＯＵＴが論理値Ｌｏｗから論理値Ｈｉｇｈとなった後に、ＳＷ端子電圧が上昇しても、従来と異なり、電圧（ＬＳ−ＳＷ）及び電圧（ＬＳＸ−ＳＷ）の電圧レベルが保持されるため、出力信号ＯＵＴが異常（図６（Ｄ）における時刻ｔ５の時点参照）となることが確実に防止されるようになっている（図４（Ｅ）参照）。

【0078】

次に、入力信号ＩＮが論理値Ｈｉｇｈから論理値Ｌｏｗに変化した場合について説明する。
入力信号ＩＮが論理値Ｈｉｇｈから論理値Ｌｏｗに変化すると、第１のＮＭＯＳ２１がオフ、第２のＮＭＯＳ２２がオンとなる。
これに伴い、ノードＬＳのＬＳ信号が論理値Ｌｏｗから論理値Ｈｉｇｈへ変化する一方、ノードＬＳＸのＬＳＸ信号は論理値Ｈｉｇｈから論理値Ｌｏｗへ変化する（図４（Ａ）乃至図４（Ｃ）における時刻ｔ６付近参照）。

【0079】

ＬＳ信号が上昇し、第３のＮＭＯＳ２３がオンとなると、第５のＮＭＯＳ２５がＬＳＸ信号によりオンとなっていることから、第２のインバータ３２の入力は論理値Ｈｉｇｈから論理値Ｌｏｗになる。そのため、出力信号ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに変化い、パワーＭＯＳトランジスタ５０６がオフとされることとなる。

【0080】

パワーＭＯＳトランジスタ５０６がオフすると、ＳＷ端子電圧は、ＳＷ端子５０８に接続されたダイオード５１０の動作により下降する（図４（Ｆ）における時刻ｔ７の時点参照）。このＳＷ端子電圧の下降し始めの際に、ノードＬＳやノードＬＳＸに接続された各素子の寄生容量により、電圧（ＬＳ−ＳＷ）や電圧（ＬＳＸ−ＳＷ）は、電圧上昇が生ずる（図４の（Ｇ）及び図４の（Ｈ）における時刻ｔ７の付近参照）。

【0081】

電圧（ＬＳＸ−ＳＷ）の上昇に伴い、第３のインバータ３３の入力が論理値Ｈｉｇｈから論理値Ｌｏｗに変化する（図４（Ｈ）及び図４（Ｋ）における時刻ｔ７の付近参照）。
ＳＷ端子電圧が下がりきると、ＬＳ信号は論理値Ｈｉｇｈに、ＬＳＸ信号は論理値Ｌｏｗに落ち着くので（図４（Ｂ）、図４（Ｃ）、及び、図４（Ｆ）における時刻ｔ７以降参照）、第２のインバータ３２の入力は論理値Ｌｏｗとなる一方、第３のインバータ３３の入力は論理値Ｈｉｇｈとなる（図４（Ｊ）及び図４（Ｋ）における時刻ｔ８の箇所参照）。

【0082】

ここで、ＳＷ端子電圧が下降している際に、第３のインバータ３３の入力が極短時間の間、論理値Ｌｏｗとなるが（図４（Ｋ）における時刻ｔ７付近参照）、出力信号ＯＵＴは、論理値Ｈｉｇｈから論理値Ｌｏｗに変化した後は論理値Ｌｏｗに維持されている。

【産業上の利用可能性】

【0083】

出力信号の変化時における、異常信号発生の確実な防止が所望されるレベル変換回路に適用できる。

【符号の説明】

【0084】

２０１…ローサイド側回路
２０２…ハイサイド側ロジック回路
２０３…ハイサイド側電源電圧遷移検出回路
５０４…レベル変換回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】