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特開2019-2182212次元材料デバイスおよびその作製方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-218221(P2019-218221A)
(43)【公開日】2019年12月26日
(54)【発明の名称】2次元材料デバイスおよびその作製方法
(51)【国際特許分類】
   C30B 29/64 20060101AFI20191129BHJP
   H01L 21/336 20060101ALI20191129BHJP
   H01L 29/78 20060101ALI20191129BHJP
   H01L 29/786 20060101ALI20191129BHJP
【FI】
   C30B29/64
   H01L29/78 301B
   H01L29/78 618B
【審査請求】未請求
【請求項の数】6
【出願形態】OL
【全頁数】11
(21)【出願番号】特願2018-115147(P2018-115147)
(22)【出願日】2018年6月18日
【新規性喪失の例外の表示】特許法第30条第2項適用申請有り [公開の事実] 1.発行日:2018年3月5日 2.刊行物:第65回 応用物理学会 春季学術講演会 講演予稿集 17a−C202−3 15−003 3.公開者:関根 佳明、寺谷 仁志、日比野 浩樹、谷保 芳孝
(71)【出願人】
【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100153006
【弁理士】
【氏名又は名称】小池 勇三
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(72)【発明者】
【氏名】関根 佳明
(72)【発明者】
【氏名】谷保 芳孝
(72)【発明者】
【氏名】日比野 浩樹
【テーマコード(参考)】
4G077
5F110
5F140
【Fターム(参考)】
4G077AA03
4G077BA02
4G077BE12
4G077BE22
4G077BE25
4G077DA05
4G077DB01
4G077DB08
4G077ED04
4G077ED06
4G077EE03
4G077EE07
4G077EE10
4G077GA06
4G077HA06
5F110CC01
5F110DD01
5F110DD04
5F110DD21
5F110DD24
5F110EE02
5F110EE14
5F110EE43
5F110EE47
5F110FF01
5F110FF02
5F110FF27
5F110GG01
5F110GG42
5F110GG44
5F110GG57
5F110HK02
5F110HK04
5F110HK21
5F110HK32
5F110HK41
5F110QQ14
5F140BA02
5F140BA04
5F140BD11
5F140BF05
5F140BF07
5F140BF11
5F140BF15
5F140BJ05
5F140BJ07
5F140BJ11
5F140BJ15
5F140BK29
5F140CE02
(57)【要約】
【課題】基板上の任意の箇所に形成した広い面積の2次元材料の層によりデバイスを構成する。
【解決手段】凹部104の底面の結晶表面のテラスを加熱によるステップフローでより広することで、凹部104の底面に平坦面101aを形成し、形成した平坦面101aの上に2次元材料からなる2次元材料層(不図示)を形成し、次いで、2次元材料層からなるデバイス(不図示)を作製する。
【選択図】 図1D
【特許請求の範囲】
【請求項1】
結晶からなる基板の表面に凹部を形成する第1工程と、
前記凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成する第2工程と、
前記平坦面の上に2次元材料からなる2次元材料層を形成する第3工程と、
前記2次元材料層からなるデバイスを作製する第4工程と
を備えることを特徴とする2次元材料デバイスの作製方法。
【請求項2】
請求項1記載の2次元材料デバイスの作製方法において、
前記第2工程では、ステップフローにより前記テラスを前記凹部の底面の全域に広げて前記凹部の底面の全域に前記平坦面を形成することを特徴とする2次元材料デバイスの作製方法。
【請求項3】
請求項1または2記載の2次元材料デバイスの作製方法において、
前記基板はSiCから構成し、前記2次元材料層は、前記凹部のSiCからなる底面に加熱により形成したグラフェンであることを特徴とする2次元材料デバイスの作製方法。
【請求項4】
結晶からなる基板の表面に形成された凹部と、
前記凹部の底面に形成された平坦面と、
前記平坦面の上に形成された2次元材料からなる2次元材料層と、
前記2次元材料層からなるデバイスと
を備え、
前記平坦面は、前記凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面であることを特徴とする2次元材料デバイス。
【請求項5】
請求項4記載の2次元材料デバイスにおいて、
前記平坦面は、ステップフローにより前記テラスを前記凹部の底面の全域に広げて前記凹部の底面の全域に形成された面であることを特徴とする2次元材料デバイス。
【請求項6】
請求項4または5記載の2次元材料デバイスにおいて、
前記基板は、SiCから構成され、
前記2次元材料層は、グラフェンから構成されている
ことを特徴とする2次元材料デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、グラフェンなどの2次元材料から構成された2次元材料デバイスおよびその作製方法に関する。
【背景技術】
【0002】
グラフェン、六方晶窒化ホウ素(h−BN)、遷移金属ダイカルコゲナイド(MX2;M=遷移金属、X=硫黄、セレン、テルルなどの16族カルコゲナイド)などの、層厚が原子層レベルの2次元材料が注目されている。これら2次元材料は、電気的、光学的、機械的、化学的に様々な優れた特性を示し、これらのヘテロ接合デバイスなど応用が期待されている。
【0003】
しかし、2次元材料は、非常に薄いために、その特性は基板の凹凸の影響を受けやすく、特性のよいデバイスを得ることが容易ではない。図6に示すように、一般に市販されている基板201の表面は、結晶の格子面211から傾斜角212で傾いているために原子レベルでは平坦でなく、原子ステップ202と、サブμmサイズのテラス203が存在している。原子層厚の2次元材料の特性は、原子ステップ202の影響を強く受ける。炭化シリコン(SiC)基板上に成長したグラフェンを例にとると、SiCの原子ステップをグラフェンがまたぐ領域で電気特性が劣化することが知られている(非特許文献1参照)。
【0004】
一方、テラスは安定な結晶面であり、原子的に平坦な面である。しかし、サブμm幅の小さなテラスにデバイスを作製するのは困難である。このテラス幅は、基板の表面と結晶面の傾斜角に依存する。例えば、SiCの場合、主表面の傾斜角が(0001)面から0.1°で、ステップ高さが1nmの場合、テラス幅は0.57μmである。
【0005】
単結晶の材料では、高温処理によるステップバンチングで、以下に説明するように、より広いテラスを形成することができる。
【0006】
SiCの場合、図7Aに示すように、各々異なる結晶多形の層Aと層Bとが交互に積層しており、高温処理によるステップフローの速度が層Aと層Bとで異なる。例えば、層Bのステップフローの速度VBは、層Aのステップフローの速度VAの2倍となる。このため、高温処理をすることで、図7A図7Bに示すように、層Aの原子ステップの側方に形成される層Bの上のテラスは、徐々に小さくなる。この後、図7Cに示すように、層Aの原子ステップと層Bの原子ステップとが重なれば、層Bの原子ステップの側方に形成される層Aの上のテラスが、より広くなる。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】S. H. Ji et al., "Atomic-scale transport in epitaxial graphene", NATURE Materials, vol. 11, pp. 114-119, 2012.
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上述した技術では、所望とする特定の場所のテラスを広げることができない。特性のよいデバイスとするための2次元材料は、原子ステップをまたがないよう配置する必要があり、テラスを広げるだけでは、基板上の任意の場所にデバイスを作製することはできない。
【0009】
現在、平坦な面に2次元材料を作製する技術としては、剥離・転写法がある。この技術では、平坦面にh−BNを用い、この上に2次元材料を形成する。まず、h−BNのバルク結晶から剥離した薄膜のh−BNをシリコンSiなどの基板に転写する。このようにしてシリコン基板の上に配置したh−BN薄膜の上に、2次元材料のバルク結晶から剥離した原子層厚の2次元材料を転写する。この技術によれば、原子的に平坦で高品質な2次元材料の作製が可能である。
【0010】
しかし、作製できる2次元材料の層の大きさはμm程度であり、デバイス応用に不可欠な大面積化が困難である。このように、従来では、デバイス応用に必要な広い面積の2次元材料の層を、基板上の任意の箇所に形成することができず、基板上の任意の箇所に形成した広い面積の2次元材料の層により、デバイスを構成することができないという問題があった。
【0011】
本発明は、以上のような問題点を解消するためになされたものであり、基板上の任意の箇所に形成した広い面積の2次元材料の層によりデバイスを構成することを目的とする。
【課題を解決するための手段】
【0012】
本発明に係る2次元材料デバイスは、結晶からなる基板の表面に凹部を形成する第1工程と、凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成する第2工程と、平坦面の上に2次元材料からなる2次元材料層を形成する第3工程と、2次元材料層からなるデバイスを作製する第4工程とを備える。
【0013】
上記2次元材料デバイスの作製方法において、第2工程では、ステップフローによりテラスを凹部の底面の全域に広げて凹部の底面の全域に平坦面を形成する。
【0014】
上記2次元材料デバイスの作製方法において、基板はSiCから構成し、2次元材料層は、凹部のSiCからなる底面に加熱により形成したグラフェンである。
【0015】
また、本発明に係る2次元材料デバイスは、結晶からなる基板の表面に形成された凹部と、凹部の底面に形成された平坦面と、平坦面の上に形成された2次元材料からなる2次元材料層と、2次元材料層からなるデバイスとを備え、平坦面は、凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面である。
【0016】
上記2次元材料デバイスにおいて、平坦面は、ステップフローによりテラスを凹部の底面の全域に広げて凹部の底面の全域に形成された面である。
【0017】
上記2次元材料デバイスにおいて、基板は、SiCから構成され、2次元材料層は、グラフェンから構成されている。
【発明の効果】
【0018】
以上説明したように、本発明によれば、結晶からなる基板の表面に形成した凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成して2次元材料層を形成するので、基板上の任意の箇所に形成した広い面積の2次元材料の層によりデバイスを構成することができるという優れた効果が得られる。
【図面の簡単な説明】
【0019】
図1A図1Aは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図1B図1Bは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図1C図1Cは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図1D図1Dは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図2A図2Aは、本発明の実施の形態における2次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。
図2B図2Bは、本発明の実施の形態における2次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。
図2C図2Cは、本発明の実施の形態における2次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。
図2D図2Dは、本発明の実施の形態における2次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。
図3図3は、実施の形態における作製方法で作製したSiC基板の凹部に形成されたグラフェンの微分干渉顕微鏡像を示す写真である。
図4図4は、実施の形態における作製方法で作製したSiC基板の凹部に形成されたグラフェンの散乱分光スペクトルを示す特性図である。
図5A図5Aは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図5B図5Bは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図5C図5Cは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図5D図5Dは、本発明の実施の形態における2次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。
図6図6は、結晶からなる基板201の表面状態を示す断面図である。
図7A図7Aは、ステップバンチングによるテラス拡張について説明するための説明図である。
図7B図7Bは、ステップバンチングによるテラス拡張について説明するための説明図である。
図7C図7Cは、ステップバンチングによるテラス拡張について説明するための説明図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施の形態おける2次元材料デバイスの作製方法について図1A図1Dを参照して説明する。
【0021】
まず、図1Aに示すように、結晶からなる基板101の上に、フォトレジストを塗布してレジスト層102を形成する。基板101は、例えば、主表面を(0001)面としたSiCから構成されている。フォトレジストは、例えば、ポジ型のS1813(ロームアンドハース社製)を用いればよい。
【0022】
次に、公知のフォトリソグラフィ技術により、所定のパターンを露光してレジスト層102に、平面視50〜100μm角の矩形状の潜像を形成し、この後アルカリ現像液により現像処理をすることで、図1Bに示すように、レジスト層102に開口部103を形成する。開口部103は、平面視で50〜100μm角の矩形に形成される。
【0023】
次に、開口部103を形成したレジスト層102をマスクとして基板101をエッチングすることで、図1Cに示すように、基板101の表面に凹部104を形成する(第1工程)。例えば、CF4などの反応性ガスを用いた反応性イオンエッチングにより、凹部104を形成すればよい。
【0024】
次に、レジスト層102を除去した後、凹部104の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで、図1Dに示すように、凹部104の底面に平坦面101aを形成する(第2工程)。例えば、ステップフローによりテラスを凹部104の底面の全域に広げて凹部104の底面の全域に平坦面101aを形成する。
【0025】
ステップフローについて説明すると、まず、図2Aに示すように、凹部104を形成すると、基板101の表面にはテラス121が存在し、凹部104の底面にはテラス122が存在する状態となっている。この状態において、加熱することで、ステップフローにより原子ステップが移動する。このステップフローにおいて、凹部104の底面の一端側が凹部104の壁となっているテラス122は、壁の側には原子ステップがないので、他端側の原子ステップが移動することになる。この結果、図2B図2Dに示すように、加熱によるステップフローにより、凹部104の底面の一端側が凹部104の壁となっているテラス122は、より広くなる。なお、ステップフローにより、凹部104の深さは徐々に浅くなる。
【0026】
以上のことにより、凹部104の底面に広い平坦面101aが形成されるようになる。このようにして、平坦面101aを形成した後、この後、平坦面101aの上に2次元材料からなる2次元材料層(不図示)を形成し(第3工程)、次いで、2次元材料層からなるデバイス(不図示)を作製する(第4工程)。例えば、凹部104のSiCからなる底面(平坦面101a)に加熱により形成したグラフェンを2次元材料層とすればよい。
実施の形態によれば、平坦面101aの上に形成した2次元材料層は、原子ステップをまたぐことなく形成することができる。また、凹部104は、基板101の任意の箇所に形成可能であり、2次元材料層を基板101の任意の箇所に形成できる。
【0027】
ここで、凹部104の深さは、基板101の表面の格子面(結晶面)からの傾斜角、作製するテラス幅などの条件により、適宜に設定する。例えば、凹部104の深さが足りない場合、ステップフローにより凹部の深さが浅くなるため、凹部形状が崩れることになる。一般に販売されているSiC基板の傾斜角は、0.1°程度である。この場合、凹部104の深さを100nmとすれば、50μmのテラス(平坦面101a)が作製できる。
【0028】
例えば、凹部104を形成した後、水素雰囲気下で基板101を1570℃に加熱することで、ステップフローにより、凹部104の底に原子的に平坦なテラスによる平坦面101aが形成できる。加熱の時間は、加熱温度だけでなく、基板101の表面の傾斜角や傾斜の方位にも依存するが、30分程度の加熱で、50μm程度のテラス(平坦面101a)が作製できる。
【0029】
上述した実施の形態における作製方法により、結晶からなる基板101の表面に形成された凹部104と、凹部104の底面に形成された平坦面と、平坦面の上に形成された2次元材料からなる2次元材料層と、2次元材料層からなるデバイスとを備える2次元材料デバイスが得られる。平坦面は、凹部104の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面である。
【0030】
ここで、基板101は、安定な結晶面を持ち、ステップフローをおこす結晶材料から構成されていればよく、適用範囲は広い。基板101は、SiCに限らず、例えば、単結晶シリコンから構成されていてもよい。
【0031】
次に、2次元材料層は、グラフェン、h−BN、MX2などから構成すればよい。これらは、金属基板上に化学気相成長法(CVD)により、大面積に成長できる。MX2としては、例えば、MoS2、WSe2などがある。このように大面積に形成した2次元材料を凹部104の平坦面101aへ転写することで、2次元材料層を形成してもよい。凹部104の平面視の寸法を、数十μmとし、凹部104の深さを数十nmとすれば、2次元材料の転写により、吊り橋状になることなく、平坦面101aの上に2次元材料層が形成された状態が得られる。
【0032】
また、基板101をSiCから構成した場合、前述したように、SiC表面熱分解法により平坦面101aの上に、グラフェンを成長させることで、グラフェンからなる2次元材料層を形成することができる。
【0033】
ここで、SiC表面熱分解法によるグラフェンの作製について説明する。主表面を(0001)面としたSiC基板を加熱すると、基板表面では、選択的にSiが脱離し、残った炭素(C)がSiC基板の表面にハニカム構造を形成する。最初に形成されるハニカム構造は、Cの一部がSiC基板のSiと結合した絶縁体であるバッファー層である。この後、さらなるSiの脱離により、最初のバッファー層の下に、2番目のバッファー層が形成される。この2番目のバッファー層の形成により、最初のバッファー層はSiC基板から切り離され、グラフェンとなる。これが、一般的なSiC表面熱分解法によるグラフェン成長方法である。
【0034】
また、バッファー層とSiC基板の間に水素などをインターカレーションし、C−Si結合を切断することで、バッファー層をグラフェンにできる。このインターカレーションによるグラフェン成長では、SiC上にバッファー層のみを成長するため、成長温度を低くできる。成長温度が低いことは、凹部での平坦なテラスの保持に有利である。
【0035】
以下、バッファー層からの水素インターカレーションにより、実際にグラフェンを作製した結果について示す。SiC基板の表面に凹部を形成し、この後、アルゴン雰囲気下において、1570℃で数分加熱することで、SiC基板の表面(凹部の底面を含む)にバッファー層を成長した。この後、水素雰囲気下、700℃で加熱し、形成されているバッファー層とSiC基板の間に水素をインターカレーションし、グラフェンを作製した。
【0036】
上述したことにより作製したグラフェンの状態を観察した微分干渉顕微鏡像を図3に示す。平面視の形状が幅50μm、長さ100μmの凹部の底(の全域)に形成された、平坦なテラスが観察される。凹部の外は、通常のステップとテラスの構造である。基板上の任意に設計された場所に、数十μm四方のテラスが作製できることが分かる。
【0037】
次に、上述した凹部に形成されたグラフェンのラマン散乱分光スペクトルについて、図4に示す。グラフェンに特徴的な2Dピークが2680cm-1に観測される。2Dピークの半値幅により、グラフェン品質を評価できる。凹部の底面の平坦なテラス上に成長したグラフェンの2D半値幅は21cm-1となり、凹部以外の領域の原子ステップをまたぐように形成されているグラフェンの半値幅は24cm-1であった。凹部の底面の平坦なテラス上に成長したグラフェンの小さな2D半値幅は、吊り橋型グラフェンと同程度であり、高品質なグラフェンが成長していることを示している。デバイス性能は、2次元材料の品質により大きく影響を受けるため、凹部の底部に形成した広くしたテラスによる平坦面上に形成したグラフェンを用いることで、高性能デバイスが作製できる。
【0038】
また、基板101をSiCから構成した場合、高い耐熱性を備えて高温においても安定なテラス構造が維持できるため、CVDによりグラフェンを成長することでグラフェンからなる2次元材料層を形成することができる。また、h−BNまたはMX2をCVDや分子線エピタキシー法(MBE)により成長することで、平坦面101aの上に、h−BNまたはMX2などによる2次元材料層が形成できる。
【0039】
SiCに限らず、窒化ガリウム(GaN)、サファイアなどの基板上においては、高温でも凹部におけるテラスの状態を保持したまま2次元材料が直接成長できる。形成した凹部におけるテラスの状態が保持される温度に関しては、平坦面101a形成のためのステップフローの温度が参考になる。この温度は、Siでは1200℃程度、サファイアでは1400℃程度、GaNでは1100℃程度、SiCでは1600℃程度である。
【0040】
一方、2次元材料の成長温度は、SiC基板の場合には以下になる。グラフェンのSiC表面熱分解法の温度、およびCVDによる成長温度は1600℃程度である。h−BNのMBE、CVDによる成長温度は1000℃である。MoS2のCVDによる成長温度は1100℃程度である。WSe2のCVDによる成長温度は800℃程度である。SiC上のグラフェン成長温度は、凹部テラス作製温度と同程度であるが、他の2次元材料は成長温度が低く、凹部におけるテラス構造を保持できる。
【0041】
次に、実施の形態におけるグラフェンからなる2次元材料層による2次元材料デバイスについて、電界効果トランジスタを例に説明する。
【0042】
まず、図5Aに示すように、凹部104が形成されたSiCからなる基板101の上に、グラフェン層105を形成する。凹部104の底面には、加熱によるステップフローで、平坦面101aが形成されている。次に、公知のリソグラフィ技術およびエッチング技術によりグラフェン層105をパターニングすることで、図5Bに示すように、平坦面101aの上に、2次元材料層105aが形成された状態とする。エッチングは、例えば酸素プラズマによるドライエッチングを用いればよい。
【0043】
次に、図5Cに示すように、2次元材料層105aの一端および他端に接続するソース電極106およびドレイン電極107を形成する。例えば、各電極形成領域に開口部を備えるレジストパターンを形成する。次いで、チタン、クロム、ニッケル、パラジウムなどの接着層を蒸着により形成し、続いて、金を蒸着して電極金属層とする。この後、レジストパターンを除去(リフトオフ)することで、電極形成領域以外の電極金属層を除去すれば、ソース電極106およびドレイン電極107が形成できる。
【0044】
次に、図5Dに示すように、ソース電極106およびドレイン電極107に挾まれた領域の2次元材料層105aの上に、ゲート絶縁層108およびゲート電極109を形成する。例えば、ゲート形成領域に開口部を備えるレジストパターンを形成する。次いで、アルミナ、酸化イットリウム、酸化シリコンなどの絶縁材料を酸素雰囲気中で蒸着して絶縁層を形成し、続いてチタン、クロム、ニッケル、パラジウムなどの接着層を蒸着により形成し、続いて金を蒸着してゲート金属層を形成する。
【0045】
この後、レジストパターンを除去(リフトオフ)することで、ゲート形成領域以外の絶縁層およびゲート金属層を除去すれば、ゲート絶縁層108およびゲート電極109が形成できる。以上の工程、ソース電極106およびドレイン電極107に挾まれた領域の2次元材料層105aがチャネルとなる電界効果トランジスタ(2次元材料デバイス)が得られる。
【0046】
以上に説明したように、本発明によれば、結晶からなる基板の表面に形成した凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成して2次元材料層を形成するので、基板上の任意の箇所に形成したより広い面積の2次元材料の層によりデバイスを構成することができるようになる。
【0047】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【0048】
101…基板、101a…平坦面、102…レジスト層、103…開口部、104…凹部、105…グラフェン層、105a…2次元材料層、106…ソース電極、107…ドレイン電極、108…ゲート絶縁層、109…ゲート電極。
図1A
図1B
図1C
図1D
図2A
図2B
図2C
図2D
図3
図4
図5A
図5B
図5C
図5D
図6
図7A
図7B
図7C