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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-41333(P2019-41333A)
(43)【公開日】2019年3月14日
(54)【発明の名称】ノイズ誤動作防止回路
(51)【国際特許分類】
H03K 17/08 20060101AFI20190215BHJP
H01L 21/822 20060101ALI20190215BHJP
H01L 27/04 20060101ALI20190215BHJP
【ＦＩ】
H03K17/08 B
H01L27/04 H
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
【全頁数】16
(21)【出願番号】特願2017-163603(P2017-163603)
(22)【出願日】2017年8月28日
(71)【出願人】
【識別番号】000191238
【氏名又は名称】新日本無線株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】横田 猛昭
【テーマコード（参考）】
5F038
5J055
【Ｆターム（参考）】
5F038BG06
5F038BH06
5F038BH07
5F038BH13
5F038BH19
5F038CD02
5F038DF01
5F038EZ20
5J055AX23
5J055DX03
5J055EY17
5J055EY21
5J055GX01
(57)【要約】 （修正有）
【課題】外来ノイズによる寄生素子の不安定動作に起因する内部回路の誤動作、損傷、破壊等の確実な抑圧、防止を図る。【解決手段】電流補償回路１０１は、ＰＮＰ型の第４乃至第６のトランジスタ４〜６によるカレントミラー回路で構成されており、外来ノイズにより発生するマイナスノイズ電流を補償回路付随寄生トランジスタ２３を介して補償回路用カレントミラー回路の入力側となる第４のトランジスタ４に流入せしめる一方、補償回路用カレントミラー回路の出力側の電流を、第１及び第２のトランジスタ１、２で構成されたカレントミラー回路の入力側へ流入させる。
【効果】マイナスノイズ電流により第１のトランジスタ１から引き抜かれる電流の補償がなされ、第２のトランジスタ２における過大電流の発生が抑圧、防止され、回路の誤動作、損傷発生の確実な防止が可能となる。
【選択図】図２
【特許請求の範囲】
【請求項1】
Ｐ型半導体基板上に、入力端子、又は、出力端子を介して信号入力、又は、信号出力可能に構成されてなる内部回路と、前記内部回路に必要なバイアス電流を供給するバイアス供給用カレントミラー回路とが形成されてなる半導体集積回路に設けられ、前記入力端子にＮ型半導体層が接続されて過大入力を抑圧、低減可能に形成されてなる入力保護素子、又は、前記出力端子にＮ型半導体層が接続されて出力信号を外部へ出力可能に形成されてなる出力素子を有してなるノイズ誤動作防止回路において、
補償回路用カレントミラー回路を用いてなる電流補償回路を設け、
前記補償回路用カレントミラー回路は、前記入力端子、又は、出力端子にマイナスノイズ電流が生じた場合、当該補償回路用カレントミラー回路を構成する入力側のトランジスタの形成により生じた補償回路付随寄生トランジスタを介して前記入力側のトランジスタに流れる電流を、当該補償回路用カレントミラー回路の出力側から前記バイアス供給用カレントミラー回路の入力側に供給し、前記マイナスノイズ電流の発生に起因して前記バイアス供給用カレントミラー回路の入力側から引き抜かれる電流を補償し、前記内部回路への過大電流の流入を防止可能としてなることを特徴とするノイズ誤動作防止回路。
補償回路用カレントミラー回路を用いてなる電流補償回路を設け、
前記補償回路用カレントミラー回路は、前記入力端子、又は、出力端子にマイナスノイズ電流が生じた場合、当該補償回路用カレントミラー回路を構成する入力側のトランジスタの形成により生じた補償回路付随寄生トランジスタを介して前記入力側のトランジスタに流れる電流を、当該補償回路用カレントミラー回路の出力側から前記バイアス供給用カレントミラー回路の入力側に供給し、前記マイナスノイズ電流の発生に起因して前記バイアス供給用カレントミラー回路の入力側から引き抜かれる電流を補償し、前記内部回路への過大電流の流入を防止可能としてなることを特徴とするノイズ誤動作防止回路。
【請求項2】
前記補償回路付随寄生トランジスタは、前記補償回路用カレントミラー回路の入力側のトランジスタが形成されたＮ型半導体層をコレクタとし、前記入力保護素子、又は、出力素子が形成されたＮ型半導体層をエミッタとしてなることを特徴とする請求項１記載のノイズ誤動作防止回路。
【請求項3】
前記補償回路用カレントミラー回路の入力側のトランジスタは、前記入力保護素子、又は、出力素子と、前記バイアス供給用カレントミラー回路との間において、Ｎ型半導体層上に形成されて設けられることを特徴とする請求項２記載のノイズ誤動作防止回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路における外来ノイズによる誤動作防止を図るノイズ誤動作防止回路に係り、特に、構成の簡素化と共に安定性、信頼性の高い誤動作防止の実現等を図ったものに関する。
【背景技術】
【0002】
半導体集積回路においては、外来ノイズが半導体集積回路に設けられた内部回路の誤動作や回路素子の破壊等を招くことがあり、半導体集積回路にとって外来ノイズは無視できない問題である。このような半導体集積回路における外来ノイズの問題について、図８乃至図１０を参照しつつ説明する。
最初に、図８（Ｂ）は、半導体集積回路における外来ノイズの影響を説明するための半導体集積回路の一部分の回路構成例である。
この回路構成例は、外部から印加される電源電圧ＶＣＣを基に、図示されない内部回路に必要な回路用電源電圧ＶＤＤを生成する電圧生成回路ＲＥＧと、その周辺部分の回路構成の例である。
【0003】
トランジスタＱ１，Ｑ２は、カレントミラー回路７１を構成しており、入力側となるダイオード接続されたトランジスタＱ１には、同様に、ダイオード接続されたトランジスタＱ３を介して定電流源７２からの定電流ＩＳが供給されるものとなっている。さらに、トランジスタＱ３によりＰチャンネルＭＯＳ電界効果型トランジスタ（以下、「ＰＭＯＳトランジスタ」と称する）ＭＰ１のゲート電圧が作り出されている。
【0004】
トランジスタＱ１，Ｑ２によるカレントミラー回路７１は、定常的に流れる電流を可能な限り低く抑えるため、例えば、１：１０等のサイズ比で作られており、定電流源７２により供給される電流の１０ 倍程の電流を出力側トランジスタＱ２からＰＭＯＳトランジスタＭＰ１へ供給している。
【0005】
電圧生成回路ＲＥＧには、ＰＭＯＳトランジスタＭＰ１のドレイン電流が供給され、起動後に電圧ＶＤＤが生成される構成となっている。このように、ＰＭＯＳトランジスタＭＰ１のドレイン電流は、電圧生成回路ＲＥＧ起動の為のバイアス電流であるため、設計上、ＰＭＯＳトランジスタＭＰ１に許容できる電流は、せいぜい１ｍＡ程度であり、これ以上の電流が流れるとＰＭＯＳトランジスタＭＰ１や電圧生成回路ＲＥＧ内の素子が損傷、或いは、破壊される虞がある。
【0006】
このような半導体集積回路の入力保護に用いられる回路例が図８（Ａ）に示されている。一般的に、電源電圧が４０Ｖ以上となる半導体集積回路においては、ＰＭＯＳトランジスタのゲート、ソース、及び、バックゲートを相互に接続して入力端子へ繋いで、過大入力の抑圧、低減のための入力保護素子ＭＰＧＳとして用いられる場合がある（図８（Ａ）参照）。
【0007】
図９には、上述のカレントミラー回路７１と入力保護素子ＭＰＧＳとの半導体チップ上における相対的な位置関係を模式的に示した模式図が示されており、以下、同図について説明する。入力保護素子ＭＰＧＳは、チップエッジ近傍に配される一方、カレントミラー回路７１は、入力保護素子ＭＰＧＳを挟んでチップエッジと反対側で、半導体チップ内部の適宜な位置に配されている。しかも、この例においては、入力保護素子ＭＰＧＳとカレントミラー回路７１は、同図において点線Ａで示された直線にほぼ沿うように形成されたものなっている。
【0008】
図９においてＰＡＤの表記は、半導体チップに外部から内部へ信号を入力するために用いられる端子を表している。入力保護素子ＭＰＧＳは、外部から侵入する静電気から内部回路を保護するため、ＰＡＤに接続されている。
【0009】
図１０には、図９で示された点線Ａの部分での半導体チップの断面を模式的に示した模式図が示されており、以下、同図について説明する。カレントミラー回路７１を構成するＰＮＰトランジスタＱ１（Ｑ３）は、Ｐ型基板に設けられたＮ型半導体層７３ａに、コレクタ、エミッタとなる２つのＰ型半導体領域と、ベースとなるＮ型半導体領域とが設けられて形成されている。
【0010】
入力保護素子ＭＰＧＳも同様に、Ｐ型基板に設けられたＮ型半導体層７３ｂに、２つのＰ型半導体領域と一つのＮ型半導体領域が設けられて形成されたものとなっている。
【0011】
そして、上述のようにＰＮＰトランジスタＱ１（Ｑ３）、入力保護素子ＭＰＧＳが設けられることにより、入力保護素子ＭＰＧＳとＰＮＰトランジスタＱ１（Ｑ３）との間には、寄生的にＮＰＮトランジスタＱS1（ＱS2）が生じてしまう。
【0012】
従来、半導体集積回路を動作させる場合、電源端子に電圧を印加し、入力端子に所定の信号を入力して動作させるが、その際、入力端子に接続されるワイヤーに寄生的に存在するインダクタンスや、プリント基板上の配線インダクタンスによって、入力信号にオーバーシュートやアンダーシュートといった好ましくない現象が発生し、半導体集積回路の入力端子にプラスやマイナスのノイズ電流を印加させることがある。
【0013】
このような好ましくない現象の発生を抑圧、防止するため、半導体集積回路側やプリント基板側では、勿論種々の対策が採られるが、完全に除去できないのが現状である。数十ｍＡ以上のノイズ電流が、一旦、半導体集積回路に印加されると、半導体集積回路自体に損傷が生ずる場合や、最悪の場合には、破壊に至ることもある。
【0014】
図１１には、図１０に示された寄生トランジスタを、図８（Ｂ）に示された回路に含めた等価回路が示されており、この等価回路において、外部からノイズ電流が印加された場合の動作について同図を参照しつつ説明する。図１１における入力端子は、例えば、図８（Ａ）に例示されたものである。
この入力端子にマイナスのノイズ電流Ｉｎが印加されると、入力保護素子ＭＰＧＳのバックゲートとＰＮＰトランジスタＱ１（Ｑ３）のベースによって寄生的に形成された寄生トランジスタＱS1，ＱS2を介して、入力側トランジスタＱ１，Ｑ３のコレクタから電流が流れ出す。そのため、出力側トランジスタＱ２及びＰＭＯＳトランジスタＭＰ１には、Ｑ１：Ｑ２のカレントミラー比が１：１０の場合には、トランジスタＱ１，Ｑ３のコレクタ電流の１０倍の電流が流れることとなる。
【0015】
仮に、ノイズ電流Ｉｎが、１０ｍＡ程度の電流値に達したとすると、トランジスタＱ２及びＰＭＯＳトランジスタＭＰ１には、１００ｍＡにも及ぶ電流が流れ、場合によっては、回路の許容電流値を超えてしまい配線断裂等の回路破壊を招く結果となる。また、トランジスタＱ２及びＰＭＯＳトランジスタＭＰ１の増加した電流が印加される電圧生成回路ＲＥＧにおいても、例えば、正常時のバイアス電流１ｍＡ以下に対して、過大な電流が流れることになるため、正常動作を維持することが困難となり、所望する出力電圧ＶＤＤを得ることが出来なくなるという問題がある。
【0016】
このような問題に対する方策は、種々提案、実用化されている（例えば、特許文献１等参照）が、例えば、半導体集積回路に設けられた内部回路の許容電流値を１００ｍＡ級とし、その大きさの電流に耐え得るように配線や回路構成を見直しすることが、確実な解決策の一つして考えられる。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開２０１５−１１１７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、配線の幅を拡げ、より耐電力性の高い構成部品を用いることで確かに過大電流に対する半導体集積回路の安全性、信頼性は高くはなるが、このような方策は、コストや所望されるチップの規模等を無視したものであり、現実的な解決策ではない。
【0019】
本発明は、上記実状に鑑みてなされたもので、比較的簡素な構成で、外来ノイズによる寄生素子の不安定動作に起因する内部回路の誤動作、損傷、破壊を確実に抑圧、防止できるノイズ誤動作防止回路を提供するものである。
【課題を解決するための手段】
【0020】
上記本発明の目的を達成するため、本発明に係るノイズ誤動作防止回路は、Ｐ型半導体基板上に、入力端子、又は、出力端子を介して信号入力、又は、信号出力可能に構成されてなる内部回路と、前記内部回路に必要なバイアス電流を供給するバイアス供給用カレントミラー回路とが形成されてなる半導体集積回路に設けられ、前記入力端子にＮ型半導体層が接続されて過大入力を抑圧、低減可能に形成されてなる入力保護素子、又は、前記出力端子にＮ型半導体層が接続されて出力信号を外部へ出力可能に形成されてなる出力素子を有してなるノイズ誤動作防止回路において、
補償回路用カレントミラー回路を用いてなる電流補償回路を設け、
前記補償回路用カレントミラー回路は、前記入力端子、又は、出力端子にマイナスノイズ電流が生じた場合、当該補償回路用カレントミラー回路を構成する入力側のトランジスタの形成により生じた補償回路付随寄生トランジスタを介して前記入力側のトランジスタに流れる電流を、当該補償回路用カレントミラー回路の出力側から前記バイアス供給用カレントミラー回路の入力側に供給し、前記マイナスノイズ電流の発生に起因して前記バイアス供給用カレントミラー回路の入力側から引き抜かれる電流を補償し、前記内部回路への過大電流の流入を防止可能としてなるものである。
【発明の効果】
【0021】
本発明によれば、電流補償回路をカレントミラー回路で構成し、外来ノイズに起因して発生するマイナスノイズ電流を寄生トランジスタを介して補償回路用カレントミラー回路の入力側に流入せしめる一方、補償回路用カレントミラー回路の出力側の電流を、バイアス供給用カレントミラー回路の入力側へ流入させるようにしたので、マイナスノイズ電流により、バイアス供給用カレントミラー回路の入力側から引き抜かれる電流の補償がなされ、バイアス供給用カレントミラー回路の出力側における過大電流の発生が抑圧、防止され、回路の誤動作、損傷などを確実に防ぎ、信頼性、安定性の高い半導体集積回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態におけるノイズ誤動作防止回路の第１の回路構成例を示す回路図である。
【図3】ノイズ誤動作防止回路の第２の回路構成例における半導体チップの断面を模式的に示した模式図である。
【図4】本発明の実施の形態におけるノイズ誤動作防止回路の第３の回路構成例を示す回路図であって、図４（Ａ）は第３の回路構成例における半導体集積回路の一部の回路図であり、図４（Ｂ）は出力素子の回路図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるノイズ誤動作防止回路の第１の回路構成例について、図１乃至図３を参照しつつ説明する。
【0024】
本発明の実施の形態におけるノイズ誤動作防止回路は、外来ノイズの発生より入力端子や出力端子に流れるマイナス電流が、半導体集積回路の内部に形成された寄生素子を介して内部回路に流入することで生ずる回路誤動作や素子破壊等を防止するものである。図１には、本発明の実施の形態におけるノイズ誤動作防止回路が用いられる半導体集積回路の一部の回路構成例が示されており、以下、同図を参照ししつつ、回路構成について説明する。
【0025】
半導体集積回路内部には、入力保護素子ＭＰＧＳ等と共にノイズ誤動作防止回路を構成する電流補償回路１０１と、内部回路としての電圧生成回路（図１においては「ＲＥＧ」と表記）２０と、バイアス回路１０２とが設けられている（図１参照）。電圧生成回路２０は、図示されない他の内部回路において必要とされる電源電圧ＶＤＤを、外部から印加される電源電圧ＶＣＣを基に生成、出力するものである。かかる電圧生成回路２０は、本発明独自の構成を有するものではなく、従来同様の回路構成を有するものである。
【0026】
バイアス回路１０２は、電圧生成回路２０の動作に必要なバイアス電流を供給するもので、電圧生成回路２０同様、本発明独自のものではなく、従来同様の構成を有してなるものである。また、電流補償回路１０１は、詳細は後述するように、外来ノイズの侵入による寄生素子の動作に起因してバイアス回路１０２に不足する電流の補償を行うことで、内部回路の誤動作、過電流の発生防止等の機能を果たすものである。
【0027】
ここで、上述の電流補償回路１０１、電圧生成回路２０、及び、バイアス回路１０２が設けられた半導体集積回路の断面構造について、図３を参照しつつ説明する。まず、前提として、半導体チップエッジ近傍には、従来と同様、入力保護素子ＭＰＧＳ（図８（Ａ）参照）が設けられているものとする。
【0028】
すなわち、この入力保護素子ＭＰＧＳは、ＰＭＯＳトランジスタのゲート、ソース、及び、バックゲートを相互に接続してなるもので、この相互の接続点が入力端子に、ドレインがグランドに、それぞれ接続されて用いられるものである。そして、入力保護素子ＭＰＧＳとバイアス回路１０２を構成する第１及び第２のトランジスタ１，２、並びに、第３のトランジスタ３は、従来同様、ほぼ同一の直線に沿って配置されているとする（図９参照）。
【0029】
かかる前提の下、図３に模式的に示された断面は、図１０に示された従来の半導体断面に相当するものである。すなわち、図３には、ほぼ同一直線（図９の点線Ａ参照）に沿って配設された入力保護素子ＭＰＧＳとバイアス回路１０２を構成する第１のトランジスタ１、及び、第３のトランジスタ３の縦断面が模式的に示されている。
【0030】
半導体集積回路の基盤となるＰ型半導体基板３０の上には、入力保護素子ＭＰＧＳが設けられる位置に保護素子用Ｎ型半導体層３１が形成され、この保護素子用Ｎ型半導体層３１上に２つのＰ型半導体領域と１つのＮ型半導体領域が設けられて入力保護素子ＭＰＧＳが形成されている（図３参照）。
【0031】
第１のトランジスタ１（第３のトランジスタ３）が設けられる位置においても、入力保護素子ＭＰＧＳと同様に、第１のトランジスタ用Ｎ型半導体層３２（第３のトランジスタ用Ｎ型半導体層３３）が形成され、この第１のトランジスタ用Ｎ型半導体層３２（第３のトランジスタ用Ｎ型半導体層３３）上に２つのＰ型半導体領域と１つのＮ型半導体領域が設けられて第１のトランジスタ１（第３のトランジスタ３）が形成されている（図３参照）。
【0032】
そして、電流補償回路１０１の第４のトランジスタ４は、入力保護素子ＭＰＧＳと第１のトランジスタ１（第３のトランジスタ３）との間の適宜な位置に、第１のトランジスタ１同様、第４のトランジスタ用Ｎ型半導体層３４が形成され、この第４のトランジスタ用Ｎ型半導体層３４上に２つのＰ型半導体領域と１つのＮ型半導体領域が設けられて第４のトランジスタ４（図３においては「Ｑ４」と表記）が形成されている（図３参照）。
【0033】
このような構造の半導体集積回路にあっては、入力保護素子ＭＰＧＳの保護素子用Ｎ型半導体層３１と、入力保護素子ＭＰＧＳと第４のトランジスタ４との間に形成されたＰ型半導体層３５と、第１のトランジスタ１の第１のトランジスタ用Ｎ型半導体層３２とから、従来同様第１の寄生トランジスタ（図２及び図３においては「ＱS1」と表記）２１が寄生的に形成される（図３参照）。
【0034】
同様に、入力保護素子ＭＰＧＳの保護素子用Ｎ型半導体層３１と、Ｐ型半導体層３５と、第３のトランジスタ３の第３のトランジスタ用Ｎ型半導体層３３とから、従来同様、第２の寄生トランジスタ（図２及び図３においては「ＱS2」と表記）２２が寄生的に形成される（図３参照）。
【0035】
さらに、本発明の実施の形態においては、入力保護素子ＭＰＧＳの保護素子用Ｎ型半導体層３１と、Ｐ型半導体層３５と、第４のトランジスタ４の第４のトランジスタ用Ｎ型半導体層３４とからＮＰＮ型の補償回路付随寄生トランジスタ（図２及び図３においては「ＱS3」と表記）２３が寄生的に形成される（図３参照）。
【0036】
次に、第１の回路構成例における具体的な回路構成について、上述の第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３を含めた等価回路図である図２を参照しつつ説明する。本発明の実施の形態におけるバイアス回路１０２は、第１乃至第３のバイポーラトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」と表記）１〜３と、ＭＯＳ電界効果型トランジスタ（図１においては「ＭＰ１」と表記）１１と、抵抗器（図１においては「Ｒ１」と表記）２５と、定電流源１０とを有して構成されたものとなっている。
【0037】
本発明の実施の形態においては、第１乃至第３のバイポーラトランジスタ（以後、説明の便宜上「第１乃至第３のトランジスタ」と称する）１〜３には、ＰＮＰ型トランジスタが用いられている。
【0038】
また、本発明の実施の形態において、ＭＯＳ電界効果型トランジスタ１１には、ＰチャンネルＭＯＳ電界効果型トランジスタ（以後、説明の便宜上「ＰＭＯＳトランジスタ」と称する）が用いられている。第１及び第２のトランジスタ１，２は、ベースが相互に接続されると共に、第１のトランジスタ１のコレクタと接続されて、第１のトランジスタ１は、いわゆるダイオード接続状態とされている。
【0039】
また、第１及び第２のトランジスタ１，２のエミッタには、外部から供給される電源電圧ＶＣＣが印加されるようになっている一方、第１のトランジスタ１のコレクタは、抵抗器２５を介して第３のトランジスタ３のエミッタに接続され、第２のトランジスタ２のコレクタは、ＰＭＯＳトランジスタ１１のソースに接続されている。第１及び第２のトランジスタ１，２は、上述のように接続されることによりバイアス供給用カレントミラー回路を構成するものとなっている。
【0040】
第３のトランジスタ３のベースとＰＭＯＳトランジスタ１１のゲートは、相互に接続されると共に、第３のトランジスタ３のコレクタに接続されて、第３のトランジスタ３は、いわゆるダイオード接続状態とされている。そして、第３のトランジスタ３のコレクタとグランドとの間には、定電流源１０が直列接続されて設けられる一方、ＰＭＯＳトランジスタ１１のドレインは、電圧生成回路２０のバイアス入力部に接続されている。
【0041】
一方、本発明の実施の形態における電流補償回路１０１は、第４乃至第６のトランジスタ（図１においては、それぞれ「Ｑ４」、「Ｑ５」、「Ｑ６」と表記）４〜６を有して構成されている。これら第４乃至第６のトランジスタ４〜６は、次述するように接続されて補償回路用カレントミラー回路を構成している。
【0042】
すなわち、第４乃至第６のトランジスタ４〜６は、ベースが相互に接続されると共に、第４のトランジスタ４のコレクタに接続され、第４のトランジスタ４は、いわゆるダイオード接続状態とされている。
【0043】
また、第４乃至第６のトランジスタ４〜６のエミッタには、外部から供給される電源電圧ＶＣＣが印加されるようになっている一方、第５のトランジスタ５のコレクタは、第３のトランジスタ３のエミッタに、第６のトランジスタ６のコレクタは、第１のトランジスタ１のコレクタに、それぞれ接続されている。
【0044】
図２において、入力端子４１は、図８（Ａ）に例示した半導体集積回路内の内部回路に必要な所要の信号を外部から印加するためのものである。この入力端子４１とグランドとの間には、従来同様に図示を省略してあるが入力保護素子ＭＰＧＳ（図８（Ａ）参照）が接続されている。
【0045】
かかる入力端子４１には、第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３のエミッタが接続された状態となっている。第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３は、べースが相互に接続されてグランドに接続された状態となっている。
【0046】
また、第１の寄生トランジスタ２１のコレクタは、第１のトランジスタ１のベース及びコレクタに、第２の寄生トランジスタ２２のコレクタは、第３のトランジスタ３のベース及びコレクタに、補償回路付随寄生トランジスタ２３のコレクタは、第４のトランジスタ４のベース及びコレクタに、それぞれ接続された状態となっている。
【0047】
次に、かかる回路構成における動作について説明する。まず、従来例で説明したと同様に、入力端子４１からマイナスのノイズ電流（以下、説明の便宜上「マイナスノイズ電流」と称する）Ｉnが流入したとする。
【0048】
マイナスノイズ電流Ｉnの流入によって、第１及び第２の寄生トランジスタ２１，２２を介して、第１及び第３のトランジスタ１，３のコレクタから電流が引き抜かれる。一方、第４のトランジスタ４も、補償回路付随寄生トランジスタ２３を介してコレクタ電流が引き抜かれる。
【0049】
第４のトランジスタ４は、第５及び第６のトランジスタ５，６とカレントミラー回路を構成しているため、第４のトランジスタ４のコレクタ電流は、第５及び第６のトランジスタ５，６へミラーされて、第１のトランジスタ１のコレクタ、ベース、及び、第３のトランジスタ３のエミッタに供給されることとなる。
【0050】
この第５及び第６のトランジスタ５，６による電流供給は、第１の寄生トランジスタ２１、及び、第２の寄生トランジスタ２２により引き抜かれた第１及び第３のトランジスタ１，３のそれぞれのコレクタ電流を補償することとなる。
【0051】
カレントミラー回路を構成する第４乃至第６のトランジスタ４〜６は、良く知られているようにサイズ比を変えることで、ミラー電流の値を変えることができるため、上述の電流の補償量が調整可能である。なお、第５のトランジスタ５のコレクタは、第３のトランジスタ３のエミッタに代えてコレクタに接続しても上述した動作と同等の動作となる。
【0052】
上述したように、マイナスノイズ電流の流入時に、寄生トランジスタに起因する第１及び第３のトランジスタ１，３のコレクタ電流の引き抜き分が、第４乃至第６のトランジスタ４〜６による電流補償動作によって補償されるため、第１のトランジスタ１とカレントミラー回路を構成し出力側となる第２のトランジスタ２、及び、ＰＭＯＳトランジスタ１１への過大電流の流入が阻止され、過大電流による部品損傷、破壊が防止、抑圧されるものとなっている。尚、通常の動作状態においては、第４のトランジスタ４を活性化させる電流経路が確保されてない為、電流補償回路１０１は何らバイアス回路１０２に影響を与えない。
【0053】
次に、第２の回路構成例について、図３を参照しつつ説明する。なお、図１、又は、図３に示された構成要素と同一の構成要素については、同一符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、まず、既に説明したように入力保護素子ＭＰＧＳとバイアス供給用カレントミラー回路を構成する第１のトランジスタ１との間に、第４乃至第６のトランジスタ４〜６からなる電流補償回路を１０１を設けた構成を採る点は、第１の回路構成例と同一である。第２の回路構成例は、さらに、次述するようにトランジスタのベース幅を設定した点が、第１の回路構成例と異なるものである。
【0054】
一般的に、ＮＰＮトランジスタの電流増幅率は、ベース幅の２乗に反比例することから、べース幅が小さい程、電流増幅率は大きくなるということができる。図３において、ＷB1は、第１の寄生トランジスタ２１のベース幅を、ＷB2は、第２の寄生トランジスタ２２のベース幅を、ＷB3は、補償回路付随寄生トランジスタ２３のベース幅を、それぞれ表しており、ＷB3＜ＷB1，ＷB2となっている。
【0055】
したがって、第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３の電流増幅率β１、β２、β３の関係は、β３＞β１、β２となる。そのため、先に説明した第４乃至第６のトランジスタ４〜６による電流補償動作によって供給できる電流が、引き抜かれようとする電流を上回るため、第２のトランジスタ２、ＰＭＯＳトランジスタ１１の電流経路に流れる電流値の増大を抑圧、阻止可能とする。
【0056】
なお、電流増幅率βは、良く知られているように下記する式１により表される。
【0057】
β＝１／［｛ＷB2／（２・τb・Ｄn）｝+｛（Ｄp／Ｄn）・（ＷB／Ｌp）・（ＮA／ＮD）｝］・・・式１
【0058】
ここで、ＷBはベース幅、τbはベースにおける小数キャリア寿命、Ｄnは電子の拡散定数、Ｄpは正孔の拡散定数、Ｌpはエミッタにおける正孔の拡散長、ＮAはベース不純物濃度、ＮDはエミッタのドナー濃度である。
【0059】
次に、第３の回路構成例について、図４乃至図７を参照しつつ説明する。先に説明した第１及び第２の回路構成例における電流補償回路１０１は、入力端子から侵入するマイナスノイズ電流による内部回路の損傷等を抑圧、防止するためのものあったのに対して、この第３の回路構成例における電流補償回路１０１Ａは、後述するように出力端子に侵入するノイズによる内部回路の誤動作、損傷等を防止するためのものである。
【0060】
この第３の回路構成例は、ＭＯＳトランジスタを用いて電流補償回路１０１Ａを構成した点が第１及び第２の回路構成例と異なるが、第１及び第２の回路構成例と同様に、マイナスノイズ電流の発生に起因して生ずるトランジスタのコレクタ電流の不足分を補償可能として、ノイズによる回路の誤動作、損傷等を抑圧、防止できるようにしたものである点は、先の第１及び第２の回路構成例と同様である。
【0061】
図４（Ａ）は、第３の回路構成例における回路図であって寄生トランジスタを等価的に表していない回路図であるが、この第３の回路構成例も、第１及び第２の回路構成例と同様に寄生トランジスタが形成される構成であるため、以下、回路構成については、寄生トランジスタを含めた等価回路である図５を参照しつつ説明する。
【0062】
まず、この第３の回路構成例においては、図４（Ｂ）に示されたように、出力端子４２に出力素子４３が接続されている。すなわち、出力素子４３には、ＮチャンネルＭＯＳ電界効果型トランジスタ（以下「ＮＭＯＳトランジスタ」と称する）が用いられており、そのドレインが出力端子４２に接続され、ソースはグランドに接続されている。そして、出力素子４３のゲートには、半導体集積回路の図示されない内部回路の出力信号が印加されるようになっており、出力素子４３を介して内部回路の信号が出力可能となっている。
【0063】
この出力端子４２には、例えば、メカニカルリレー等のインダクタンス成分を有する電子部品が接続されることがある。その場合、インダクタンスを流れる電流とその逆起電力により、出力端子４２が負バイアスとなることがある。この第３の回路構成例においては、電流補償回路１０１Ａは、出力端子４２に生ずる上述のような負バイアスに起因する回路誤動作を抑圧、防止する機能を果たすものとなっている。
【0064】
この第３の回路構成例における半導体チップ上の配置は、図６に示されたように、先に説明した出力素子４３は、半導体チップエッジ近傍に配される一方、バイアス回路１０２を構成するカレントミラー回路は、出力素子４３を挟んで半導体チップエッジと反対側で、半導体チップ内部の適宜な位置に配されている。これらは、第１及び第２の回路構成例同様、ほぼ同一直線（図６の点線Ａ参照）に沿って形成されている。出力素子４３とカレントミラー回路との間には、後述する電流補償回路１０１Ａに用いられる第１のＮＭＯＳトランジスタ（図４乃至図７においては「ＭＮ１」と表記）１５が形成されている。
【0065】
図７には、図６に示された点線Ａの部分での半導体チップの断面を模式的に示した模式図が示されており、以下、同図について説明する。半導体集積回路の基盤となるＰ型半導体基板３０の上には、出力素子４３が設けられる位置に出力素子用Ｎ型半導体層３６が形成され、この出力素子用Ｎ型半導体層３６上に２つのＮ型半導体領域と１つのＰ型半導体領域が設けられて出力素子４３が形成されている（図７参照）。
【0066】
また、第１のトランジスタ１（第３のトランジスタ３）が設けられる位置においても、出力素子４３と同様に、第１のトランジスタ用Ｎ型半導体層３２（第３のトランジスタ用Ｎ型半導体層３３）が形成され、この第１のトランジスタ用Ｎ型半導体層３２（第３のトランジスタ用Ｎ型半導体層３３）上に２つのＰ型半導体領域と１つのＮ型半導体領域が設けられて第１のトランジスタ１（第３のトランジスタ３）が形成されている（図７参照）。なお、図７においては、第１のトランジスタ１を「Ｑ１」、第３のトランジスタ３を「Ｑ３」と、それぞれ表記している。
【0067】
そして、電流補償回路１０１Ａの第１のＮＭＯＳトランジスタ１５は、出力素子４３と第１のトランジスタ１（第３のトランジスタ３）との間の適宜な位置に設けられている。すなわち、第１のトランジスタ１同様、ＮＭＯＳ用Ｎ型半導体層３７が形成され、このＮＭＯＳ用Ｎ型半導体層３７上に２つのＮ型半導体領域と１つのＰ型半導体領域が設けられて第１のＮＭＯＳトランジスタ１５（図７においては「ＭＮ１」と表記）が形成されている（図７参照）。
【0068】
このような構成にあっては、第１及び第２の回路構成例同様、出力素子４３の出力素子用Ｎ型半導体層３６と、Ｐ型半導体層３５と、第１のトランジスタ１の第１のトランジスタ用Ｎ型半導体層３２とから、従来同様、第１の寄生トランジスタ（図５及び図７においては「ＱS1」と表記）２１が寄生的に形成される（図７参照）。
【0069】
また、出力素子４３の出力素子用Ｎ型半導体層３６と、Ｐ型半導体層３５と、第３のトランジスタ３の第３のトランジスタ用Ｎ型半導体層３３とから、従来同様、第２の寄生トランジスタ（図５及び図７においては「ＱS2」と表記）２２が寄生的に形成される（図７参照）。
【0070】
さらに、出力素子４３の出力素子用Ｎ型半導体層３６と、Ｐ型半導体層３５と、第１のＮＭＯＳトランジスタ１５のＮＭＯＳ用Ｎ型半導体層３７とからＮＰＮ型の補償回路付随寄生トランジスタ（図５及び図７においては「ＱS3」と表記）２３が寄生的に形成される（図７参照）。
【0071】
次に、具体的な回路構成について、図５を参照しつつ説明する。なお、先の図１乃至図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
電流補償回路１０１Ａは、第１のＮＭＯＳトランジスタ１５と、第２乃至第４のＰＭＯＳトランジスタ（図４及び図５においては、それぞれ「ＭＰ２」、「ＭＰ３」、「ＭＰ４」と表記）１２〜１４を有して構成されている。
【0072】
出力端子４２には、第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３のエミッタが接続された状態となっている一方、これら第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３のべースは、相互に接続されてグランドに接続された状態となっている。
【0073】
また、第１の寄生トランジスタ２１のコレクタは、第１のトランジスタ１のベース及びコレクタに、第２の寄生トランジスタ２２のコレクタは、第３のトランジスタ３のベース及びコレクタに、補償回路付随寄生トランジスタ２３のコレクタは、第２のＰＭＯＳトランジスタ１２のゲート及びドレインと第１のＮＭＯＳトランジスタ１５のドレインに接続されている。
【0074】
電流補償回路１０１Ａにおいて、第２乃至第４のＰＭＯＳトランジスタ１２〜１４は、カレントミラー回路を構成している。すなわち、第２乃至第４のＰＭＯＳトランジスタ１２〜１４は、ゲートが相互に接続されると共に、第２のＰＭＯＳトランジスタ１２のドレインに接続され、第２のＰＭＯＳトランジスタ１２は、いわゆるダイオード接続状態とされている。
【0075】
また、第２乃至第４のＰＭＯＳトランジスタ１２〜１４のソースには、外部から供給される電源電圧ＶＣＣが印加されるようになっている一方、第３のＰＭＯＳトランジスタ１３のドレインは、第３のトランジスタ３のエミッタに接続され、第４のＰＭＯＳトランジスタ１４のドレインは、第１のトランジスタ１のコレクタに接続されている。
【0076】
さらに、第２のＰＭＯＳトランジスタ１２のドレインは、第１のＮＭＯＳトランジスタ１５のドレインに接続されている。そして、第１のＮＭＯＳトランジスタ１５のソース及びゲートは、グランドに接続されている。
【0077】
次に、かかる構成における動作について説明する。出力端子４２からマイナスノイズ電流Ｉnが印加されると第１及び第２の寄生トランジスタ２１，２２、及び、補償回路付随寄生トランジスタ２３がオン状態となり、それぞれにコレクタ電流が流れる。
ここで、第１及び第２の寄生トランジスタ２１，２２のコレクタ電流が、第１及び第３のトランジスタ１〜３のコレクタ電流を増加させる方向に加算される点は、先に説明した第１の回路構成例と同様である。
【0078】
一方、補償回路付随寄生トランジスタ２３のコレクタ電流は、カレントミラー回路を構成する第２乃至第４のＰＭＯＳトランジスタ１２〜１４によってミラーされて、第１のトランジスタ１のコレクタ、及び、第３のトランジスタ３のエミッタへ、それぞれ流入せしめられることで、第１及び第２の寄生トランジスタ２１，２２のコレクタ電流を減少させる方向で加算される。
【0079】
その結果、第１及び第２の寄生トランジスタ２１，２２のコレクタ電流の発生に起因する第１及び第３のトランジスタ１，３のコレクタ電流の増加分に対し電流補償がなされ、回路の誤動作、損傷の抑圧、防止がされることとなる。
【0080】
第１のＮＭＯＳトランジスタ１５は、図６に示されたように、第１及び第３のトランジスタ１，３と出力素子４３との間に形成、配設されることで、より効果的に上述のような電流補償が可能となる。
【0081】
なお、カレントミラー回路を構成する第２乃至第４のＰＭＯＳトランジスタ１２〜１４は、先の第１の回路構成例のようにＰＮＰ型トランジスタで構成しても同様な動作を確保可能である。
【0082】
このように、出力端子４２からマイナスノイズ電流が侵入した場合においても、各寄生トランジスタの動作によって第１及び第３のトランジスタ１，３の動作が阻害されることなく、内部回路へ過大な電流の流入が確実に防止される。
【0083】
電流補償回路１０１Ａにおいてカレントミラー回路を構成する第２乃至第４のＰＭＯＳトランジスタ１２〜１４は、そのサイズ比を代えることで、ミラーされる電流量の比を変えることができ、電流の補償量を調整できる点は、先に説明した第１の回路構成例と同様である。
【0084】
また、定電流源１０がＮＭＯＳトランジスタで形成されている場合、その出力電流は、高温時リーク電流により増加し、電圧生成回路２０へのバイアス電流も増加することがある。この場合、電流補償回路１０１Ａの第１のＮＭＯＳトランジスタ１５も同様にリーク電流が増加し、その増加したリーク電流は第２乃至第４のＰＭＯＳトランジスタ１２〜１４でミラーされ、定電流源１０の電流を減らす方向へ電流補償がなされることとなる。このように、高温時の定電流源１０の電流増加に対して、第１のＮＭＯＳトランジスタ１５はリーク電流補償機能も果たすことができる。
【0085】
なお、上述の実施例においては、半導体チップエッジ近傍から、入力保護素子ＭＰＧＳ、又は、出力素子４３、電流補償回路１０１（１０１Ａ）、バイアス回路１０２のバイアス供給用カレントミラー回路の順で、半導体チップエッジから離間する方向へほぼ同一直線に沿って配されている構成として説明したが、必ずしも同一直線に沿う必要は無い。少なくとも、入力保護素子ＭＰＧＳが形成されたＮ型半導体層３１、又は、出力素子４３が形成されたＮ型半導体層３６と、バイアス回路１０２のバイアス供給用カレントミラー回路が形成されたＮ型半導体層３２（３３）との距離に比して、入力保護素子ＭＰＧＳが形成されたＮ型半導体層３１、又は、出力素子４３が形成されたＮ型半導体層３６と、電流補償回路１０１（１０１Ａ）が形成されたＮ型半導体層３４（３７）との距離がより近い位置にあれば十分である。
【産業上の利用可能性】
【0086】
外来ノイズによる寄生素子の不安定動作に起因する内部回路の誤動作、損傷、破壊等の確実な抑圧、防止が所望される半導体集積回路に適用できる。
【符号の説明】
【0087】
２０…電圧生成回路２１…第１の寄生トランジスタ
２２…第２の寄生トランジスタ
２３…補償回路付随寄生トランジスタ
１０１…電流補償回路
１０２…バイアス回路