特開 2019-57733 半導体装置および制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-57733(P2019-57733A)

(43)【公開日】2019年4月11日

(54)【発明の名称】半導体装置および制御装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20190315BHJP

   H01L 27/04 20060101ALI20190315BHJP

   H01L 27/06 20060101ALI20190315BHJP

   G05F 1/56 20060101ALI20190315BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311C

   H01L27/04 V

   G05F1/56 320C

【審査請求】有

【請求項の数】9

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2018-243129(P2018-243129)

(22)【出願日】2018年12月26日

(62)【分割の表示】特願2015-124684(P2015-124684)の分割

【原出願日】2015年6月22日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】米田 尚弘

【テーマコード（参考）】

5F038

5F048

5H430

【Ｆターム（参考）】

5F038AV02

5F038AV10

5F038BB04

5F038BB05

5F038BB08

5F038BE07

5F038BE09

5F038BH02

5F038BH07

5F038BH13

5F038BH19

5F038CA02

5F038CA10

5F038CD02

5F038DF17

5F038DT12

5F038DT18

5F038EZ20

5F048AA02

5F048AC03

5F048BA01

5F048BE03

5F048BE04

5F048CC01

5F048CC09

5F048CC13

5F048CC15

5F048CC16

5F048CC18

5H430BB01

5H430BB05

5H430BB09

5H430BB11

5H430EE04

5H430FF02

5H430FF13

5H430GG01

5H430HH03

5H430LA03

5H430LA08

(57)【要約】

【課題】サージ印加に起因する内部回路の誤動作による回路素子の破壊を防止することができる半導体装置および内部回路の制御方法を提供する。
【解決手段】半導体装置は、電極パッドを介して印加されるサージに応じて半導体基板の内部を拡散する電荷を捕集する少なくとも１つの捕集部と、捕集部で捕集された電荷に応じて生ずる電流を検出する検出部と、検出部によって電流が検出された場合に所定の制御が行われる内部回路と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

基板に設けられた第１回路と、
前記基板の内部を拡散する電荷を捕集する少なくとも１つの捕集部と、
前記捕集部で捕集された電荷で発生する電流に基づいて、前記第１回路からの出力を切り替える第１スイッチング素子と、
を含む半導体装置。

【請求項2】

前記捕集部は、前記基板が有する導電型とは異なる導電型の半導体領域を含む
請求項１記載の半導体装置。

【請求項3】

前記捕集部に接続され、前記電流が流れる抵抗素子をさらに備え、
前記第１スイッチング素子は、前記抵抗素子で発生する電圧降下に基づいてオンオフする
請求項１または２に記載の半導体装置。

【請求項4】

前記第１回路は、スイッチング素子を介して電圧を出力する電圧レギュレータであり、
前記第１スイッチング素子は、前記第１回路のスイッチング素子に接続されており、
前記第１スイッチング素子のオンオフによって、前記第１回路の出力電圧が切り替わる
請求項１から３のいずれか１つに記載の半導体装置。

【請求項5】

前記捕集部及び前記第１スイッチング素子は、電源電圧を供給する第１端子に接続されている
請求項１から４のいずれか１つに記載の半導体装置。

【請求項6】

前記捕集部は、前記第１端子と前記第１回路の間に位置する
請求項５に記載の半導体装置。

【請求項7】

前記捕集部は複数設けられ、
複数の前記捕集部は、前記第１端子と前記第１回路の間であって、前記基板に平行な方向における前記第１端子からの距離が相互に異なるように位置する
請求項５または６に記載の半導体装置。

【請求項8】

前記捕集部は複数設けられ、
複数の前記捕集部が選択的に接続される可変抵抗素子をさらに備えた
請求項１から７のいずれか１つに記載の半導体装置。

【請求項9】

第１端子を介して印加される第１電流に応じて基板の内部を拡散する電荷を捕集する少なくとも１つの捕集部と、
前記捕集部で捕集された電荷で発生する電流に基づいて、前記基板に位置する第１回路からの出力を切り替える第１スイッチング素子と、
を含む制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および制御装置に関する。

【背景技術】

【0002】

半導体装置の電極パッドを介して外部から印加されるサージから半導体装置の内部回路を保護するための技術として、以下の技術が知られている。

【0003】

例えば、特許文献１には、内部回路と保護回路と間のサージ電流のパス上に絶縁体層を形成することにより、サージ電流の内部回路への流入を防止する技術が記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５−９２４８５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体装置の電極パッドを介して外部からサージが印加されると、半導体基板に電荷が注入される。注入された電荷は、半導体基板の内部を拡散する。半導体基板の内部を拡散する電荷が内部回路に到達すると内部回路に流れる電流が変動し、内部回路が誤動作を起こすおそれがある。内部回路が、例えば電圧レギュレータを含む場合、電流の変動に伴って電圧レギュレータの出力電圧が上昇する場合がある。電圧レギュレータから出力電圧の供給を受けて動作するロジック回路は、通常、ゲート酸化膜の膜厚が比較的薄い低耐圧プロセスで形成されたトランジスタを含む。このため、電圧レギュレータの出力電圧がサージ印加に伴って上昇した場合に、ロジック回路を構成するトランジスタ等の回路素子に供給される電圧が耐圧を超えてしまい、ロジック回路の回路素子が破壊されるおそれがある。

【0006】

従来、サージに起因する内部回路の誤動作を防ぐための対策として、サージが印加される電極パッドと内部回路との間の距離を大きくすることで、半導体基板を拡散する電荷が内部回路に到達しないようにするといったレイアウト対策が行われてきた。しかし、近年、半導体装置の低消費電力化のため、内部回路に流す電流が低減され、サージの影響を受けやすくなってきている。また、半導体チップのサイズが縮小化され、サージが印加される電極パッドと内部回路との間の距離を大きくすることが困難となってきており、従来のレイアウト対策を行うことが困難となりつつある。

【0007】

本発明は、上記した点に鑑みてなされたものであり、サージ印加に起因する内部回路の誤動作による回路素子の破壊を防止することができる半導体装置および制御装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る半導体装置は、基板に設けられた第１回路と、前記基板の内部を拡散する電荷を捕集する少なくとも１つの捕集部と、前記捕集部で捕集された電荷で発生する電流に基づいて、前記第１回路からの出力を切り替える第１スイッチング素子と、を含む。

【0009】

本発明に係る制御装置は、第１端子を介して印加される第１電流に応じて基板の内部を拡散する電荷を捕集する少なくとも１つの捕集部と、前記捕集部で捕集された電荷で発生する電流に基づいて、前記基板に位置する第１回路からの出力を切り替える第１スイッチング素子と、を含む。

【発明の効果】

【0010】

本発明に係る半導体装置および制御装置によれば、サージ印加に起因する内部回路の誤動作による回路素子の破壊を防止することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係る半導体装置を構成するサージ保護素子を示す回路図である。

【図2】本発明の実施形態に係る半導体装置の部分的な構成を示す断面図

【図3】本発明の実施形態に係る電圧レギュレータの構成を示す回路図である。

【図4】本発明の実施形態に係る制御回路の構成を示す図である。

【図5】本発明の実施形態に係る半導体チップ内における、各構成要素のレイアウトの一例を示す図である。

【図6】本発明の他の実施形態に係る制御回路の構成を示す図である。

【図7】本発明の実施形態に係る半導体チップ内における各構成要素のレイアウトの一例を示す図である。

【図8】本発明の実施形態に係る半導体チップ内における各構成要素のレイアウトの一例を示す図である。

【図9】本発明の他の実施形態に係る電圧レギュレータの構成を示す回路図である。

【図10】本発明の他の実施形態に係る制御回路の構成を示す図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0013】

[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置を構成するサージ保護素子２０および２１を示す回路図である。

【0014】

本発明の実施形態に係る半導体装置は、高電位側の電源端子１０、入出力端子（Ｉ／Ｏ端子）１１および低電位側の電源端子（グランド端子）１２を有する。電源端子１０、入出力端子１１および電源端子１２は、半導体チップの表面に設けられた電極パッドとして構成されている。

【0015】

高電位側の電源端子１０には外部から電源電圧ｖｄｄが供給され、低電位側の電源端子１２には外部から電源電圧（グランド電圧）ｖｓｓが供給される。入出力端子１１には、外部からの入力信号が入力され、また、半導体装置の内部に設けられた内部回路からの出力信号が出力される。

【0016】

高電位側の電源端子１０には高電位側の電源ライン１０ａが接続され、低電位側の電源端子１２には、低電位側の電源ライン（グランドライン）１２ａが接続されている。入出力端子１１には、信号ライン１１ａが接続されている。

【0017】

サージ保護素子２０は、高電位側の電源ライン１０ａにソース、ゲートおよびｎウェルが接続され、信号ライン１１ａにドレインが接続されたｐチャネル型のトランジスタによって構成されている。一方、サージ保護素子２１は、低電位側の電源ライン（グランドライン）１２ａにソース、ゲートおよびｐウェルが接続され、信号ライン１１ａにドレインが接続されたｎチャネル型のトランジスタによって構成されている。サージ保護素子２０および２１は、入出力端子１１に印加されるサージから内部回路を保護する機能を有する。

【0018】

図２は、サージ保護素子２０および２１を含む、本発明の実施形態に係る半導体装置の部分的な構成を示す断面図である。

【0019】

サージ保護素子２０は、ｐ型の導電型を有するシリコン基板３０の表層部に形成されたｎ型の導電型を有するｎウェル領域２０ｗと、ｎウェル領域２０ｗの表層部に形成されたｐ型の導電型を有するドレイン領域２０ｄおよびソース領域２０ｓと、ｎウェル領域２０ｗの表層部に形成されたｎ型の導電型を有するウェルコンタクト領域２０ｃと、ドレイン領域２０ｄとソース領域２０ｓとの間に設けられたゲート２０ｇと、を含む。

【0020】

サージ保護素子２１は、シリコン基板３０の表層部に形成されたｐ型の導電型を有するｐウェル領域２１ｗと、ｐウェル領域２１ｗの表層部に形成されたｎ型の導電型を有するドレイン領域２１ｄおよびソース領域２１ｓと、ｐウェル領域２１ｗの表層部に形成されたｐ型の導電型を有するウェルコンタクト領域２１ｃと、ドレイン領域２１ｄとソース領域２１ｓとの間に設けられたゲート２１ｇと、を含む。

【0021】

入出力端子１１に負の電圧を有するサージが印加されると、ｎ型半導体で構成されるサージ保護素子２１のドレイン領域２１ｄからシリコン基板３０内に電子が注入される。シリコン基板３０に注入された電子は、シリコン基板３０内を拡散する。シリコン基板３０内を拡散する電子が、半導体装置の内部に形成された内部回路を構成するトランジスタ２２に到達すると、トランジスタ２２に流れる電流が変動する場合がある。

【0022】

図３は、本発明の実施形態に係る半導体装置を構成する内部回路の一例である電圧レギュレータ４０の構成を示す回路図である。電圧レギュレータ４０は、基準電圧生成回路４１、アンプ回路４２、出力回路４３および抵抗分圧回路４４を含んで構成されている。

【0023】

基準電圧生成回路４１は、ｐチャネル型のトランジスタＱ１、Ｑ２、Ｑ４〜Ｑ７、Ｑ１２〜Ｑ１４、ｎチャネル型のトランジスタＱ３、Ｑ８〜Ｑ１１、キャパシタＣ１、Ｃ２、ダイオードＤ１、Ｄ２、抵抗素子Ｒ１〜Ｒ３を含んで構成されている。トランジスタＱ８およびＱ９のゲートには、第１のバイアス電圧を印加するためのバイアス電圧入力端子１４が接続され、トランジスタＱ１０およびＱ１１のゲートには、第２のバイアス電圧を印加するためのバイアス電圧入力端子１５が接続されている。基準電圧生成回路４１は、トランジスタＱ１４と抵抗素子Ｒ３との接続点において基準電圧ｖｒｅｆを出力する。

【0024】

アンプ回路４２は、演算増幅回路（オペレーショナルアンプ）４２ａを含んで構成されている。演算増幅回路４２ａは、非反転入力端子が基準電圧生成回路４１を構成するトランジスタＱ１４と抵抗素子Ｒ３との接続点に接続され、反転入力端子が抵抗分圧回路４４を構成する抵抗素子Ｒ４とＲ５との接続点に接続され、出力端子が出力回路４３を構成するトランジスタＱ１５のゲートに接続されている。

【0025】

出力回路４３は、ソースが高電位側の電源ライン１０ａに接続され、ドレインが電圧レギュレータ４０の出力端子４３ａに接続され、ゲートが演算増幅回路４２ａの出力端子に接続されたｐチャネル型のトランジスタＱ１５を含んで構成されている。

【0026】

抵抗分圧回路４４は、電圧レギュレータ４０の出力端子４３ａと低電位側の電源ライン（グランドライン）１２ａとの間に設けられた、直列された抵抗素子Ｒ４およびＲ５を含んで構成されている。抵抗分圧回路４４は、電圧レギュレータ４０の出力端子４３ａから出力される出力電圧ｖｄｄｌを、抵抗素子Ｒ４とＲ５の抵抗比に応じた比率で分圧し、分圧した電圧ｖｓを抵抗素子Ｒ４とＲ５との接続点において出力する。

【0027】

以下に、電圧レギュレータ４０の動作について説明する。基準電圧生成回路４１は、高電位側の電源端子１０と低電位側の電源端子（グランド端子）１２との間に供給される電源電圧のレベルにかかわらず、一定の基準電圧ｖｒｅｆを出力する。演算増幅回路４２ａは、抵抗分圧回路４４によって生成される電圧ｖｓが、基準電圧生成回路４１によって生成された基準電圧ｖｒｅｆと一致するように演算増幅回路４２ａの出力電圧を制御する。出力回路４３を構成するトランジスタＱ１５が、演算増幅回路４２ａの出力電圧によって駆動制御されることで、出力端子４３ａから出力される出力電圧ｖｄｄｌは一定レベルに維持される。出力電圧ｖｄｄｌは、高電位側の電源端子１０と低電位側の電源端子（グランド端子）１２との間に供給される電源電圧レベル（例えば５Ｖ）よりも低い一定の電圧レベル（例えば１．５Ｖ）に維持される。なお、出力端子４３ａには、電圧レギュレータ４０の出力電圧ｖｄｄｌの供給を受けるロジック回路（図示せず）が接続されている。このロジック回路は、電圧レギュレータ４０の出力電圧ｖｄｄｌが一定に保たれることで、安定した動作を行うことが可能となる。

【0028】

ここで、入出力端子１１に印加されるサージによってシリコン基板３０内に注入され、シリコン基板３０内を拡散する電子が基準電圧生成回路４１に到達した場合について考える。シリコン基板３０内を拡散する電子が基準電圧生成回路４１に到達すると、基準電圧生成回路４１を構成するｎチャネル型のトランジスタＱ９のドレインからシリコン基板３０に向けて流れる電流が増加する。これにより、トランジスタＱ９のドレインに接続されたノードｎ１の電位が低下する。ノードｎ１の電位が低下すると、トランジスタＱ１４に流れる電流が増加して、基準電圧ｖｒｅｆのレベルが上昇する。基準電圧ｖｒｅｆのレベルが上昇すると、電圧レギュレータ４０の出力電圧ｖｄｄｌが上昇する。このように、入出力端子１１にサージが印加された場合には、電圧レギュレータ４０の出力電圧ｖｄｄｌが、設計値（例えば、１．５Ｖ）よりも高いレベルに変動するおそれがある。入出力端子１１に印加されるサージの電圧レベルが大きくなり、シリコン基板３０に注入される電子の量が多くなる程、出力電圧ｖｄｄｌの上昇幅は大きくなり、最大で、電源電圧レベル（例えば５Ｖ）まで上昇することが想定される。このように、電圧レギュレータ４０の出力電圧ｖｄｄｌのレベルが、設計値を大きく超えて上昇すると、出力電圧ｖｄｄｌの供給を受けて動作するロジック回路（図示せず）を構成する回路素子の耐圧を超えてしまい、ロジック回路の回路素子が破壊されるおそれがある。

【0029】

そこで、本発明の実施形態に係る半導体装置は、サージ印加に起因してシリコン基板３０内を拡散する電荷に応じた電流を検出した場合に、電圧レギュレータ４０の出力回路４３を構成するトランジスタＱ１５をオフ状態に制御することによって出力電圧ｖｄｄｌの上昇を抑制する制御回路１００を備える。

【0030】

図４は、本発明の実施形態に係る半導体装置を構成する制御回路１００の構成を示す図である。制御回路１００は、捕集部１１０および検出部１２０を含んで構成されている。

【0031】

捕集部１１０は、入出力端子１１を構成する電極パッドを介して印加されるサージに起因してシリコン基板３０の内部を拡散する電荷を捕集する。捕集部１１０は、シリコン基板３０の表層部に形成されたｎ型半導体からなるｎ型領域を含んで構成されている。ｎ型領域は、例えば、ｎ型の導電型を有するｎウェルやｎアクティブの形態を有するものであってもよい。捕集部１１０をｎ型半導体で構成することにより、シリコン基板３０内を拡散する電子は、捕集部１１０に引き寄せられて捕集される。

【0032】

検出部１２０は、捕集部１１０で捕集された電荷に応じて生ずる電流を検出する。検出部１２０は、一端が捕集部１１０に接続され、他端が高電位側の電源ライン１０ａに接続された抵抗素子１２１を含んで構成されている。また、検出部１２０は、直列接続されたインバータ１２２、１２３およびｐチャネル型のトランジスタ１２４を含んで構成されている。インバータ１２２の入力端は、抵抗素子１２１と捕集部１１０との接続ラインに接続され、出力端がインバータ１２３の入力端に接続されている。インバータ１２３の出力端は、トランジスタ１２４のゲートに接続されている。トランジスタ１２４は、ソースが電源ライン１０ａに接続され、ドレインが制御回路１００の出力端１２５となっている。制御回路１００の出力端１２５は、電圧レギュレータ４０の出力回路４３を構成するトランジスタＱ１５のゲートに接続されている。

【0033】

以下において、制御回路１００の動作について説明する。シリコン基板３０内において、サージ印加に伴う電子の拡散が生じていない平常時においては、検出部１２０を構成するインバータ１２２の入力電圧はハイレベル（ｖｄｄレベル）であり、トランジスタ１２４のゲートにはハイレベル（ｖｄｄレベル）の電圧が供給される。これにより、トランジスタ１２４はオフ状態を維持し、電圧レギュレータ４０の出力電圧ｖｄｄｌは、平常時における電圧レベル（例えば１．５Ｖ）を維持する。

【0034】

入出力端子１１を構成する電極パッドにサージが印加された場合には、シリコン基板３０に電子が注入され、注入された電子は、シリコン基板３０内を拡散する。シリコン基板３０内を拡散する電子の少なくとも一部は、捕集部１１０に捕集される。

【0035】

捕集部１１０によって捕集された電子は、検出部１２０を構成する抵抗素子１２１を経由して電源ライン１０ａに向けて流れる。これに伴って、電源ライン１０ａから抵抗素子１２１を経由して捕集部１１０に向けて電流Ｉｓが流れる。抵抗素子１２１の両端には、電流Ｉｓの大きさに応じた電圧降下が生じる。電流Ｉｓの大きさは、捕集部１１０で捕集された電子の量に比例する。

【0036】

電流Ｉｓが抵抗素子１２１を流れることによって生ずる電圧降下によって、インバータ１２２の入力電圧が反転レベルにまで降下すると、トランジスタ１２４のゲートがローレベルとなり、トランジスタ１２４がオン状態となる。これにより、制御回路１００の出力端１２５にハイレベル（ｖｄｄレベル）の電圧が出力される。

【0037】

以上のように、制御回路１００は、電極パッドに印加されたサージに起因してシリコン基板３０内を拡散する電荷を捕集部１１０で捕集し、捕集部１１０で捕集された電荷に応じて生ずる電流Ｉｓを検出部１２０で検出する。なお、電流Ｉｓが抵抗素子１２１を流れることによって生ずる電圧降下によってインバータ１２２の入力電圧が反転レベルにまで降下し、制御回路１００の出力端１２５にハイレベル（ｖｄｄレベル）の電圧が出力されたことをもって、検出部１２０において電流Ｉｓが検出されたものとする。

【0038】

制御回路１００の出力端１２５は、電圧レギュレータ４０の出力回路４３を構成するトランジスタＱ１５のゲートに接続されている。トランジスタＱ１５は、制御回路１００の出力端１２５からハイレベル（ｖｄｄレベル）の電圧が供給されるとオフ状態となり、これによって電圧レギュレータ４０の出力電圧ｖｄｄｌはローレベル（ｖｓｓレベル）となる。

【0039】

このように、電圧レギュレータ４０および制御回路１００を含む本発明の実施形態に係る半導体装置によれば、電極パッドに一定の規模のサージが印加された場合には、電圧レギュレータ４０は、出力電圧ｖｄｄｌがローレベル（ｖｓｓ）に制御される。従って、サージ印加に伴って基準電圧生成回路４１によって生成される基準電圧ｖｒｅｆのレベルが上昇しても、これに伴って電圧レギュレータ４０の出力電圧ｖｄｄｌが設計値よりも高いレベルに上昇することを防止することができる。このように、制御回路１００が出力電圧ｖｄｄｌの上昇を抑制するように電圧レギュレータ４０を制御することで、電圧レギュレータ４０の出力電圧ｖｄｄｌの供給を受けて動作するロジック回路の回路素子の破壊を防止することができる。

【0040】

図５は、本実施形態に係る半導体装置を構成する半導体チップ２００内における、各構成要素のレイアウトの一例を示す図である。半導体チップ２００は、正方形または長方形の形状を有し、入出力端子１１等を構成する電極パッド２０１は、半導体チップ２００の外縁に沿って配置される。電圧レギュレータ４０を構成する基準電圧生成回路４１は、電極パッド２０１よりも半導体チップ２００の内側に配置されている。制御回路１００の捕集部１１０は、電極パッド２０１と基準電圧生成回路４１との間に配置されることが好ましい。図５に示すように、電極パッド２０１が半導体チップ２００の各辺に沿って配置されている場合には、捕集部１１０は、基準電圧生成回路４１の外周を囲むように配置されることが好ましい。このように、捕集部１１０を電極パッド２０１と基準電圧生成回路４１との間に配置することにより、電極パッド２０１へのサージ印加に伴ってシリコン基板３０内を拡散する電子は、基準電圧生成回路４１に到達する前に捕集部１１０で捕集される。これにより、電極パッド２０１へのサージ印加に伴って電圧レギュレータ４０の出力電圧ｖｄｄｌが上昇する前に、出力電圧ｖｄｄｌをローレベル（ｖｓｓレベル）に制御することが可能となり、ロジック回路の破壊を防止する効果を高めることができる。

【0041】

なお、シリコン基板３０内を拡散する電子の密度は、サージが印加される電極パッド２０１からの距離が大きくなる程低下する。従って、捕集部１１０を電極パッド２０１寄りに配置することにより、捕集部１１０における電子の捕集量をより多くすることができる。すなわち、捕集部１１０を電極パッド２０１寄りに配置することにより、検出部１２０における電流検出感度が高まり、低レベルのサージが印加された場合でも制御回路１００を作動させることができる。一方、捕集部１１０を基準電圧生成回路４１寄りに配置することにより、検出部１２０における電流検出感度を抑えることができ、高レベルのサージが印加された場合にのみ制御回路１００を作動させることができる。

【0042】

［第２の実施形態］
図６は、本発明の第２の実施形態に係る制御回路１００Ａの構成を示す図である。制御回路１００Ａは、第１の実施形態に係る制御回路１００に代えて用いられる。制御回路１００Ａは、複数の捕集部１１０ａ、１１０ｂ、１１０ｃおよび１１０ｄを有する。捕集部１１０ａ〜１１０ｄは、それぞれ、ｎ型半導体からなるｎ型領域を含んで構成されている。また、制御回路１００Ａは、複数の捕集部１１０ａ〜１１０ｄを選択的に抵抗素子１２１に接続する選択部１４０を有する。選択部１４０は、例えば、複数の捕集部１１０ａ〜１１０ｄの各々に接続されたトランジスタ等のスイッチング素子で構成されていてもよい。また、選択部１４０は、複数の捕集部１１０ａ〜１１０ｄの各々と抵抗素子１２１とを接続する配線を、事後的に形成または切断する公知のトリミング技術を用いて構成されるものであってもよい。また、制御回路１００Ａにおいて、検出部１２０を構成する抵抗素子１２１は、可変抵抗とされている。

【0043】

図７は、複数の捕集部１１０ａ〜１１０ｄの配置の一例を示す図である。図７に示すように、複数の捕集部１１０ａ〜１１０ｄは、電極パッド２０１と基準電圧生成回路４１との間であり且つ電極パッド２０１からの距離が互いに略同じとなる位置に設けられていてもよい。

【0044】

第２の実施形態に係る制御回路１００Ａによれば、選択部１４０による捕集部１１０ａ〜１１０ｄの選択によって抵抗素子１２１に接続する捕集部の数を増減させることにより、抵抗素子１２１に流れる電流Ｉｓの大きさを調整することが可能である。すなわち、電流Ｉｓは、選択された捕集部の各々によって捕集された電荷の合算量に比例した大きさとなる。電流Ｉｓを調整可能とすることにより、インバータ１２２の入力電圧を調整することが可能となる。また、抵抗素子１２１の抵抗値によってもインバータ１２２の入力電圧を調整することが可能である。すなわち、制御回路１００Ａによれば、制御回路１００Ａが作動するサージレベルを調整することが可能ある。具体的には、抵抗素子１２１に接続される捕集部の数を増加させるか抵抗素子１２１の抵抗値を大きくすることで、検出部１２０における電流検出感度を高めることができ、低レベルのサージが印加された場合でも制御回路１００Ａを作動させることができる。制御回路１００Ａが過剰に作動する場合には、抵抗素子１２１に接続する捕集部の数を減少させるか、抵抗素子１２１の抵抗値を小さくすることで、検出部１２０における電流検出感度を低下させればよい。

【0045】

図８は、捕集部１１０ａ〜１１０ｄの他の配置例を示す図である。捕集部１１０ａ〜１１０ｄは、電極パッド２０１と基準電圧生成回路４１との間であり且つ電極パッド２０１からの距離が互いに異なる位置に設けられていてもよい。図８に示す例では、捕集部１１０ａが電極パッド２０１から最も遠い位置に配置され、捕集部１１０ｄが電極パッド２０１から最も近い位置に配置されている。シリコン基板３０内を拡散する電子の密度は、サージが印加される電極パッド２０１からの距離が大きくなる程低下する。従って、電極パッド２０１からの距離が最も小さい捕集部１１０ｄに捕集される電子の量は最も多くなり、電極パッド２０１からの距離が最も大きい捕集部１１０ａにおいて捕集される電子の量は最も少なくなる。

【0046】

複数の捕集部１１０ａ〜１１０ｄをこのように配置することにより、複数の捕集部１１０ａ〜１１０ｄのうちのどれを抵抗素子１２１に接続するかによって、制御回路１００Ａによる制御動作が作動するサージレベルの調整を行うことが可能である。具体的には、電子の捕集量が最も多い捕集部１１０ｄを抵抗素子１２１に接続することで、検出部１２０における電流検出感度を高めることができ、低レベルのサージが印加された場合でも制御回路１００Ａを作動させることができる。一方、電子の捕集量が最も少ない捕集部１１０ａを抵抗素子１２１に接続することで、検出部１２０における電流検出感度を抑えることができ、高レベルのサージが印加された場合にのみ制御回路１００Ａを作動させることができる。

【0047】

［第３の実施形態］
図９は、本発明の第３の実施形態に係る電圧レギュレータ４０Ａの構成を示す回路図である。電圧レギュレータ４０Ａは、第１の実施形態に係る電圧レギュレータ４０に代えて用いられる。電圧レギュレータ４０Ａは、ｐチャネル型のトランジスタＱ１６およびＱ１７を含んで構成されるクランプ回路４５を更に含む点において、第１の実施形態に係る電圧レギュレータ４０と異なる。トランジスタＱ１６は、ソースが電源ライン１０ａに接続され、ソースおよびゲートがトランジスタＱ１７のソースに接続されている。トランジスタＱ１７は、ドレインが出力回路４３を構成するトランジスタＱ１５のゲートに接続され、ゲートが制御回路１００Ｂの出力端に接続されている。

【0048】

図１０は、電圧レギュレータ４０Ａと共に用いられる本発明の第３の実施形態に係る制御回路１００Ｂの構成を示す図である。制御回路１００Ｂにおいて、検出部１２０は、抵抗素子１２１、インバータ１２２および１２３を含んで構成されている。制御回路１００Ｂは、電流Ｉｓが抵抗素子１２１を流れることによって生ずる電圧降下によって、インバータ１２２の入力電圧が反転レベルにまで降下した場合に、出力端１２５からローベル（ｖｓｓレベル）の電圧が出力される。すなわち、制御回路１００Ｂは、電極パッドに一定規模のサージが印加された場合に出力端１２５から出力される電圧の極性が、第１の実施形態に係る制御回路１００とは逆である。なお、制御回路１００Ｂは、第２の実施形態に係る制御部１００Ａのように、複数の捕集部を含んで構成されていてもよい。

【0049】

電圧レギュレータ４０Ａおよび制御回路１００Ｂを含む本発明の第３の実施形態に係る半導体装置によれば、電極パッドに一定の規模のサージが印加された場合には、制御回路１００Ｂは、ローレベル（ｖｓｓレベル）の電圧を出力する。これにより、電圧レギュレータ４０Ａのクランプ回路４５を構成するトランジスタＱ１７はオン状態となる。クランプ回路４５は、トランジスタＱ１７がオン状態となることにより、トランジスタＱ１５のゲート電圧を、電源ライン１０ａの電圧レベル（ｖｄｄ）よりもトランジスタＱ１６の閾値電圧分だけ低いレベルにクランプする。従って、サージ印加に伴って基準電圧生成回路４１によって生成される基準電圧ｖｒｅｆのレベルが上昇しても、これに伴って電圧レギュレータ４０Ａの出力電圧ｖｄｄｌが設計値よりも高いレベルに上昇することを防止することができる。このように、制御回路１００Ｂが出力電圧ｖｄｄｌの上昇を抑制するように電圧レギュレータ４０Ａを制御することで、電圧レギュレータ４０Ａの出力電圧ｖｄｄｌの供給を受けて動作するロジック回路の回路素子の破壊を防止することができる。

【0050】

また、第３の実施形態に係る半導体装置によれば、クランプ回路４５によってゲート電圧がクランプされたトランジスタＱ１５は、完全にオフ状態とはならない。すなわち、サージ印加時には、電圧レギュレータ４０Ａの出力電圧ｖｄｄｌの上昇が抑制されるものの、出力電圧ｖｄｄのレベルは、電源ライン（グランドライン）１２ａの電圧レベル（ｖｓｓ）よりも高いレベルに維持される。これにより、サージ印加時においても、ロジック回路への電源供給が完全に遮断されることはなく、一定レベルの電圧をロジック回路に供給することが可能となる。

【0051】

なお、上記の各実施形態においては、制御回路１００、１００Ａおよび１００Ｂによって制御される内部回路として電圧レギュレータを例示したが、これに限定されるものではない。内部回路は、サージ印加に起因する誤動作によって回路素子を破壊してしまうおそれのあるいずれの回路であってもよい。

【0052】

電極パッド２０１は、本発明における電極パッドの一例である。捕集部１１０、１１０ａ〜１１０ｄは、本発明における捕集部の一例である。検出部１２０は、本発明の検出部の一例である。電圧レギュレータ４０および４０Ａは、本発明における内部回路の一例である。抵抗素子１２１は、本発明における抵抗素子の一例である。

【符号の説明】

【0053】

１０ 電源端子
１１ 入出力端子
２０、２１ サージ保護素子
３０ シリコン基板
４０、４０Ａ 電圧レギュレータ
４１ 基準電圧生成回路
４２ アンプ回路
４２ａ 演算増幅回路
４３ 出力回路
４３ａ 出力端子
４４ 抵抗分圧回路
１００、１００Ａ、１００Ｂ 制御回路
１１０ 捕集部
１２０ 検出部
１２１ 抵抗素子
１２４ トランジスタ
１４０ 選択部
２００ 半導体チップ
２０１ 電極パッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】