特開 2019-74715 ラッチ回路及び表示ドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-74715(P2019-74715A)

(43)【公開日】2019年5月16日

(54)【発明の名称】ラッチ回路及び表示ドライバ

(51)【国際特許分類】

   G09G 3/36 20060101AFI20190419BHJP

   G09G 3/20 20060101ALI20190419BHJP

   H04N 5/66 20060101ALI20190419BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 670H

   G09G3/20 670E

   G09G3/20 623G

   G09G3/20 621K

   G09G3/20 623E

   G09G3/20 623R

   G09G3/20 670G

   H04N5/66 102B

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

【全頁数】24

(21)【出願番号】特願2017-202567(P2017-202567)

(22)【出願日】2017年10月19日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】門田 大輔

【テーマコード（参考）】

5C006

5C058

5C080

【Ｆターム（参考）】

5C006AC26

5C006AF62

5C006AF65

5C006AF82

5C006BB16

5C006BC03

5C006BC11

5C006BF04

5C006BF06

5C006BF24

5C006BF25

5C006BF33

5C006BF34

5C006FA04

5C058AA06

5C058BA35

5C080AA10

5C080BB05

5C080DD15

5C080DD16

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【目的】ラッチ不良の発生箇所を速やかに特定することが可能なラッチ回路及び表示ドライバを提供する。
【構成】データバスラインと、第１の出力ラインと、第２の出力ラインと、第３の出力ラインと、出力端と、第１〜第３のラッチと、切替部と、を有する。切替部は、第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える。第１のモードでは、第１〜第３のラッチは、データバスラインの第１〜第３の画素データ片をそれぞれラッチして第１〜第３の出力ラインに出力する。第２のモードでは、第１のラッチは第３の出力ラインの画素データ片を所定期間おきにラッチして第１の出力ラインに出力し、第２のラッチは第１の出力ラインの画素データ片を所定期間おきにラッチして第２の出力ラインに出力し、第３のラッチは第２の出力ラインの画素データ片を所定期間おきにラッチして第３の出力ラインに出力する。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の色輝度レベルを表す第１の画素データ片、第２の色輝度レベルを表す第２の画素データ片、及び第３の色輝度レベルを表す第３の画素データ片が順次繰り返される画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、
前記ｋ本の第３の出力ラインに接続されたｋ個の出力端と、
前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられたｋ個の第１のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられたｋ個の第２のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられたｋ個の第３のラッチと、
前記第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える切替部と、
を有し、
前記第１のモードにおいて、前記第１〜第３のラッチは、前記データバスラインの前記第１〜第３の画素データ片をそれぞれラッチして前記第１〜第３の出力ラインに出力し、
前記第２のモードにおいて、
前記第１のラッチは、前記第３の出力ラインの画素データ片を所定期間おきにラッチして前記第１の出力ラインに出力し、
前記第２のラッチは、前記第１の出力ラインの画素データ片を前記所定期間おきにラッチして前記第２の出力ラインに出力し、
前記第３のラッチは、前記第２の出力ラインの画素データ片を前記所定期間おきにラッチして前記第３の出力ラインに出力する、
ことを特徴とするラッチ回路。

【請求項2】

前記第１〜第３のラッチは、前記第１のモードにおいて順次前記データバスラインの画素データ片をラッチして出力し、
前記切替部は、前記第１のモードにおいて前記第１〜第３のラッチが少なくとも１回ずつ前記データバスラインの画素データ片をラッチして出力した後、動作モードを前記第１のモードから前記第２のモードに切り替えることを特徴とする請求項１に記載のラッチ回路。

【請求項3】

前記第１〜第３のラッチの各々はデータ入力端子を有し、
前記切替部は、
前記ｋ個の第１のラッチに対応して設けられ、前記第１のラッチの前記データ入力端子と前記データバスライン及び前記第３の出力ラインのいずれか一方とを接続するｋ個の第１のセレクタと、
前記ｋ個の第２のラッチに対応して設けられ、前記第２のラッチの前記データ入力端子と前記データバスライン及び前記第１の出力ラインのいずれか一方とを接続するｋ個の第２のセレクタと、
前記ｋ個の第３のラッチに対応して設けられ、前記第３のラッチの前記データ入力端子と前記データバスライン及び前記第２の出力ラインのいずれか一方とを接続するｋ個の第３のセレクタと、
を有することを特徴とする請求項１又は２に記載のラッチ回路。

【請求項4】

前記第１のラッチは、前記第１のモードにおいて、第１のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第２のラッチは、前記第１のモードにおいて、前記第１のクロック信号とは異なるタイミングで立ち上がる第２のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第３のラッチは、前記第１のモードにおいて、前記第１及び第２のクロック信号とは異なるタイミングで立ち上がる第３のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第１〜第３のラッチの各々は、前記第２モードにおいて、前記所定期間おきに立ち上がる共通クロック信号の立ち上がりで画素データ片のラッチを行う、
ことを特徴とする請求項１乃至３のいずれか１に記載のラッチ回路。

【請求項5】

前記第１〜第３のラッチの各々はクロック端子を有し、
前記切替部は、
前記ｋ個の第１のラッチに対応して設けられ、前記第１のクロック信号及び前記共通クロック信号のいずれか一方を前記第１のラッチの前記クロック端子に供給するｋ個の第４のセレクタと、
前記ｋ個の第２のラッチに対応して設けられ、前記第２のクロック信号及び前記共通クロック信号のいずれか一方を前記第２のラッチの前記クロック端子に供給する第５のセレクタと、
前記ｋ個の第３のラッチに対応して設けられ、前記第３のクロック信号及び前記共通クロック信号のいずれか一方を前記第３のラッチの前記クロック端子に供給する第６のセレクタと、
を有することを特徴とする請求項４に記載のラッチ回路。

【請求項6】

第１の色輝度レベルを表す第１の画素データ片、第２の色輝度レベルを表す第２の画素データ片、及び第３の色輝度レベルを表す第３の画素データ片が順次繰り返される画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、
前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられ、前記データバスラインの前記第１の画素データ片をラッチして前記第１の出力ラインに出力するｋ個の第１のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられ、前記データバスラインの前記第２の画素データ片をラッチして前記第２の出力ラインに出力するｋ個の第２のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられ、前記データバスラインの前記第３の画素データ片をラッチして前記第３の出力ラインに出力するｋ個の第３のラッチと、
前記ｋ本のデータバスラインに対応して設けられ、前記データバスライン、前記第１の出力ライン、前記第２の出力ライン又は前記第３の出力ラインの画素データ片を出力するｋ個の出力端と、
前記ｋ個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第１の出力ライン、前記第２の出力ライン及び前記第３の出力ラインのいずれかに切り替える切替部と、
を有することを特徴とするラッチ回路。

【請求項7】

前記切替部は、
前記ｋ本のデータバスラインと前記ｋ個の出力端との間に設けられたｋ個の第１のスイッチと、
前記ｋ本の第１の出力ラインと前記ｋ個の出力端との間に設けられたｋ個の第２のスイッチと、
前記ｋ本の第２の出力ラインと前記ｋ個の出力端との間に設けられたｋ個の第３のスイッチと、
前記ｋ本の第３の出力ラインと前記ｋ個の出力端との間に設けられたｋ個の第４のスイッチと、
を含み、
前記第１〜第４のスイッチのうちのいずれか１つがオンとなり他の３つがオフとなるように制御することを特徴とする請求項６に記載のラッチ回路。

【請求項8】

赤色の輝度レベルを表す第１の画素データ片、緑色の輝度レベルを表す第２の画素データ片、及び青色の輝度レベルを表す第３の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、
前記画素データ片をラッチする少なくとも１つのラッチ回路を含むラッチ部と、
前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、
前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、
を有し、
前記ラッチ回路は、
前記画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、
前記ｋ本の第３の出力ラインに接続されたｋ個の出力端と、
前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられたｋ個の第１のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられたｋ個の第２のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられたｋ個の第３のラッチと、
前記第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える切替部と、
を有し、
前記第１のモードにおいて、前記第１〜第３のラッチは、前記データバスラインの前記第１〜第３の画素データ片をそれぞれラッチして前記第１〜第３の出力ラインに出力し、
前記第２のモードにおいて、
前記第１のラッチは、前記第３の出力ラインの画素データ片を所定期間おきにラッチして前記第１の出力ラインに出力し、
前記第２のラッチは、前記第１の出力ラインの画素データ片を前記所定期間おきにラッチして前記第２の出力ラインに出力し、
前記第３のラッチは、前記第２の出力ラインの画素データ片を前記所定期間おきにラッチして前記第３の出力ラインに出力する、
ことを特徴とする表示ドライバ。

【請求項9】

赤色の輝度レベルを表す第１の画素データ片、緑色の輝度レベルを表す第２の画素データ片、及び青色の輝度レベルを表す第３の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、
前記画素データ片をラッチする少なくとも１つのラッチ回路を含むラッチ部と、
前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、
前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、
を有し、
前記ラッチ回路は、
前記画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、
前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、
前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられ、前記データバスラインの前記第１の画素データ片をラッチして前記第１の出力ラインに出力するｋ個の第１のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられ、前記データバスラインの前記第２の画素データ片をラッチして前記第２の出力ラインに出力するｋ個の第２のラッチと、
前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられ、前記データバスラインの前記第３の画素データ片をラッチして前記第３の出力ラインに出力するｋ個の第３のラッチと、
前記ｋ本のデータバスラインに対応して設けられ、前記データバスライン、前記第１の出力ライン、前記第２の出力ライン又は前記第３の出力ラインの画素データ片を出力するｋ個の出力端と、
前記ｋ個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第１の出力ライン、前記第２の出力ライン及び前記第３の出力ラインのいずれかに切り替える切替部と、
を有することを特徴とする表示ドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ラッチ回路及び表示ドライバに関する。

【背景技術】

【0002】

ＴＦＴ（Thin-Film-Transistor）液晶等からなる液晶表示装置において、表示デバイスを駆動する表示ドライバ内に異常が発生したことを検出するための検出回路を設けた液晶表示装置が知られている。例えば、ソースドライバ内の出力バッファが発熱することにより発生する温度異常を検出するべく、温度検知回路を設けたソースドライバ及び表示装置が提案されている（例えば、特許文献１）。

【0003】

また、表示ドライバの異常は、表示データをラッチするラッチ回路においても生じる場合がある。そこで、出力アンプからの出力に基づいて、ラッチ回路における入力データの取り込み不良（断線、ショートによるデータ不良、タイミング不具合等による取込み不良等）の確認が行われている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１１２９７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ラッチ回路は、例えば共通のデータバスを介して供給されたＲ、Ｇ、Ｂの表示データをそれぞれ異なるシフトクロックによりラッチする複数のラッチから構成されている。そのため、ラッチ回路において異常が検出された場合、複数のラッチの中から取り込み不良があるラッチを特定する必要がある。しかし、上記のように出力アンプの出力に基づく取り込み不良の確認では、表示データが出力アンプでＤ／Ａ（Digital/Analog）変換された状態を見て確認を行うため、元の表示データと比べて精度の点で差異があり、ラッチ回路内の取り込み不良がある箇所（ラッチ）を特定することが難しいという問題があった。

【0006】

本発明は上記問題点に鑑みてなされたものであり、表示ドライバのラッチ回路におけるデータの取込み不良を検出し、その発生箇所を速やかに特定することが可能なラッチ回路及び表示ドライバを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るラッチ回路は、第１の色輝度レベルを表す第１の画素データ片、第２の色輝度レベルを表す第２の画素データ片、及び第３の色輝度レベルを表す第３の画素データ片が順次繰り返される画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、前記ｋ本の第３の出力ラインに接続されたｋ個の出力端と、前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられたｋ個の第１のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられたｋ個の第２のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられたｋ個の第３のラッチと、前記第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える切替部と、を有し、前記第１のモードにおいて、前記第１〜第３のラッチは、前記データバスラインの前記第１〜第３の画素データ片をそれぞれラッチして前記第１〜第３の出力ラインに出力し、前記第２のモードにおいて、前記第１のラッチは、前記第３の出力ラインの画素データ片を所定期間おきにラッチして前記第１の出力ラインに出力し、前記第２のラッチは、前記第１の出力ラインの画素データ片を前記所定期間おきにラッチして前記第２の出力ラインに出力し、前記第３のラッチは、前記第２の出力ラインの画素データ片を前記所定期間おきにラッチして前記第３の出力ラインに出力する、ことを特徴とする。

【0008】

また、本発明に係るラッチ回路は、第１の色輝度レベルを表す第１の画素データ片、第２の色輝度レベルを表す第２の画素データ片、及び第３の色輝度レベルを表す第３の画素データ片が順次繰り返される画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられ、前記データバスラインの前記第１の画素データ片をラッチして前記第１の出力ラインに出力するｋ個の第１のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられ、前記データバスラインの前記第２の画素データ片をラッチして前記第２の出力ラインに出力するｋ個の第２のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられ、前記データバスラインの前記第３の画素データ片をラッチして前記第３の出力ラインに出力するｋ個の第３のラッチと、前記ｋ本のデータバスラインに対応して設けられ、前記データバスライン、前記第１の出力ライン、前記第２の出力ライン又は前記第３の出力ラインの画素データ片を出力するｋ個の出力端と、前記ｋ個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第１の出力ライン、前記第２の出力ライン及び前記第３の出力ラインのいずれかに切り替える切替部と、を有することを特徴とする。

【0009】

本発明に係る表示ドライバは、赤色の輝度レベルを表す第１の画素データ片、緑色の輝度レベルを表す第２の画素データ片、及び青色の輝度レベルを表す第３の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、前記画素データ片をラッチする少なくとも１つのラッチ回路を含むラッチ部と、前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、を有し、前記ラッチ回路は、前記画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、前記ｋ本の第３の出力ラインに接続されたｋ個の出力端と、前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられたｋ個の第１のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられたｋ個の第２のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられたｋ個の第３のラッチと、前記第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える切替部と、を有し、前記第１のモードにおいて、前記第１〜第３のラッチは、前記データバスラインの前記第１〜第３の画素データ片をそれぞれラッチして前記第１〜第３の出力ラインに出力し、前記第２のモードにおいて、前記第１のラッチは、前記第３の出力ラインの画素データ片を所定期間おきにラッチして前記第１の出力ラインに出力し、前記第２のラッチは、前記第１の出力ラインの画素データ片を前記所定期間おきにラッチして前記第２の出力ラインに出力し、前記第３のラッチは、前記第２の出力ラインの画素データ片を前記所定期間おきにラッチして前記第３の出力ラインに出力する、ことを特徴とする。

【0010】

また、本発明に係る表示ドライバは、赤色の輝度レベルを表す第１の画素データ片、緑色の輝度レベルを表す第２の画素データ片、及び青色の輝度レベルを表す第３の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、前記画素データ片をラッチする少なくとも１つのラッチ回路を含むラッチ部と、前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、を有し、前記ラッチ回路は、前記画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第１の画素データ片を出力するｋ本の第１の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第２の画素データ片を出力するｋ本の第２の出力ラインと、前記ｋ本のデータバスラインに対応して設けられ、前記第３の画素データ片を出力するｋ本の第３の出力ラインと、前記ｋ本のデータバスライン及び前記ｋ本の第１の出力ラインに対応して設けられ、前記データバスラインの前記第１の画素データ片をラッチして前記第１の出力ラインに出力するｋ個の第１のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第２の出力ラインに対応して設けられ、前記データバスラインの前記第２の画素データ片をラッチして前記第２の出力ラインに出力するｋ個の第２のラッチと、前記ｋ本のデータバスライン及び前記ｋ本の第３の出力ラインに対応して設けられ、前記データバスラインの前記第３の画素データ片をラッチして前記第３の出力ラインに出力するｋ個の第３のラッチと、前記ｋ本のデータバスラインに対応して設けられ、前記データバスライン、前記第１の出力ライン、前記第２の出力ライン又は前記第３の出力ラインの画素データ片を出力するｋ個の出力端と、前記ｋ個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第１の出力ライン、前記第２の出力ライン及び前記第３の出力ラインのいずれかに切り替える切替部と、を有することを特徴とする。

【発明の効果】

【0011】

本発明に係るラッチ回路及び表示ドライバによれば、表示ドライバのラッチ回路におけるデータの取込み不良を検出し、その発生箇所を速やかに特定することが可能となる。

【図面の簡単な説明】

【0012】

【図1】本実施例のラッチ回路を含む表示装置の構成を示すブロック図である。

【図2】本実施例のソースドライバの構成を示すブロック図である。

【図3】本実施例のラッチ回路の構成を示す回路図である。

【図4】通常モード及びテストモードにおける各セレクタの切替方向を示すテーブルである。

【図5】本実施例のラッチ回路の通常モードにおけるデータ取込及び出力処理のタイムチャートである。

【図6】本実施例のラッチ回路のテストモードにおけるデータ取込及び出力処理のタイムチャートである。

【図7】実施例２のラッチ回路の構成を示す回路図である。

【図8】実施例２のラッチ回路におけるスイッチの構成例を示す図である。

【図9】出力端子から出力されるデータと各スイッチのオンオフの状態との関係を示すテーブルである。

【図10】実施例２のラッチ回路のテストモードにおける動作のタイムチャートである。

【発明を実施するための形態】

【0013】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【実施例1】

【0014】

図１は、本実施例のラッチ回路を含む表示装置１００の構成を示すブロック図である。表示装置１００は、例えばＴＦＴ（Thin-Film-Transistor）液晶等の液晶ディスプレイからなる表示デバイス１０を駆動する液晶表示装置である。表示装置１００は、表示デバイス１０、表示制御部１１、ゲートドライバ１２、及びソースドライバ１３を含む。

【0015】

表示デバイス１０には、２次元画面の水平方向に伸長するｍ個（ｍ：２以上の整数）の水平走査ラインＳ１〜Ｓｍと、２次元画面の垂直方向に伸長するｎ個（ｎ：２以上の整数）のデータラインＤ１〜Ｄｎとが形成されている。水平走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セル（図１において破線で示す）がマトリクス状に配置されている。

【0016】

表示制御部１１は、入力映像信号ＶＳに基づき、各画素の輝度レベルを表す表示データＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。また、表示制御部１１は、入力映像信号ＶＳから水平同期信号ＨＳを検出し、これをゲートドライバ１２に供給する。

【0017】

ゲートドライバ１２は、表示制御部１１から供給された水平同期信号ＨＳに同期させて走査信号を生成し、表示デバイス１０の水平走査ラインＳ１〜Ｓｍの各々に順次供給する。

【0018】

ソースドライバ１３は、画素駆動電圧の印加により表示デバイス１０を駆動する表示ドライバである。ソースドライバ１３は、映像データ信号ＶＤに基づき、１水平走査ラインごとにｎ個の画素駆動電圧を生成し、表示デバイス１０のデータラインＤ１〜Ｄｎに印加する。

【0019】

図２は、ソースドライバ１３の内部構成を示すブロック図である。ソースドライバ１３は、ラッチ部１３１、階調電圧変換部１３２及び出力部１３３を含む。また、ラッチ部１３１には、ラッチ部１３１におけるデータのラッチ不良（取込み不良）を検出するためのテスタＴＸが接続される。

【0020】

ラッチ部１３１は、表示制御部１１から供給された映像データ信号ＶＤに含まれる表示データＰＤの系列を順次取り込む。ラッチ部１３１は、１水平走査ライン分（ｎ個）の表示データＰＤの取り込みがなされる度に、ｎ個の表示データＰＤを画素データＱ１〜Ｑｎとして階調電圧変換部１３２に出力する。

【0021】

なお、表示データＰＤの系列は、Ｒ（赤色）の輝度レベル（第１の色輝度レベル）を表す第１の画素データ片、Ｇ（緑色）の輝度レベル（第２の色輝度レベル）を表す第２の画素データ片、及びＢ（青色）の輝度レベル（第３の色輝度レベル）を表す第３の画素データ片が順次繰り返される画素データ片の系列として構成されている。例えば、ｎ個の表示データＰＤの系列を表示データＰＤ１〜ＰＤｎとすると、ＰＤ１、ＰＤ４、ＰＤ７、・・・ＰＤ（ｎ−２）がＲ（赤色）の画素データ片に対応する表示データ、ＰＤ２、ＰＤ５、ＰＤ８、・・・ＰＤ（ｎ−１）がＧ（緑色）の画素データ片に対応する表示データ、ＰＤ３、ＰＤ６、ＰＤ９、・・・ＰＤｎがＢ（青色）の画素データ片に対応する表示データとなる。

【0022】

また、ラッチ部１３１は、上記の通常のデータ取り込み及び出力（以下、通常モードと称する）の動作の他に、ラッチ回路におけるラッチ不良を検出するためのデータ取り込み及び出力（以下、テストモードと称する）の動作を行う。ラッチ部１３１は、テスタＴＸから供給された切替信号ＣＳ１及びＣＳ２の信号レベルに応じて通常モードからテストモードに移行し、テストデータＴＤをテスタＴＸに出力する。

【0023】

ラッチ部１３１は、表示制御部１１から例えばｋ本（ｋは２以上の整数。例えば、ｋ＝ｎ／３）のデータバスラインを介して供給された表示データＰＤの系列を取込み、Ｒ、Ｇ、Ｂにそれぞれ対応する各ｋ本の出力ラインから各々の画素に対応する表示データを出力する。

【0024】

図３は、ラッチ部１３１に含まれるラッチ回路の一部の構成を示す回路図である。ここでは、ｋ本のデータバスラインからなるデータバスライン群ＤＢＬのうちの２本のデータバスラインＤ＜０＞及びＤ＜１＞に対応する回路をラッチ回路２０として示している。

【0025】

ラッチ回路２０は、ラッチ２１、２２、２３、２４、２５及び２６を有する。また、ラッチ回路２０は、セレクタＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５及びＳＬ６と、セレクタＳＬ１１、ＳＬ１２及びＳＬ１３と、を有する。

【0026】

ラッチ２１、２３及び２５は、通常モードにおいて、共通のデータバスラインＤ＜０＞から供給された表示データＰＤを取り込んで出力するＤラッチである。ラッチ２２、２４及び２６は、通常モードにおいて、共通のデータバスラインＤ＜１＞から供給された表示データＰＤを取り込んで出力するＤラッチである。

【0027】

ラッチ２１のデータ入力端子Ｄは、セレクタＳＬ１に接続されており、セレクタＳＬ１の切り替えに応じて、データバスラインＤ＜０＞又は出力ラインＢ＜０＞（すなわち、ラッチ２５のデータ出力端子Ｑ）に接続される。ラッチ２１のクロック入力端子ＣＬＫは、セレクタＳＬ１１に接続されており、セレクタＳＬ１１の切り替えに応じてクロック信号ＣＬＫ１又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２１のデータ出力端子Ｑは、出力ラインＲ＜０＞に接続されている。

【0028】

クロック信号ＣＬＫ１は、例えば１パルスのクロック信号である。テストクロック信号ＴＣＬＫは、例えば所定期間おきに立ち上がる複数パルスのクロック信号である。

【0029】

ラッチ２１は、通常モードにおいて、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＲの画素データ片に対応する表示データ（例えば、ＰＤ１、ＰＤ４、・・・ＰＤ（ｎ−２））をクロック信号ＣＬＫ１の立ち上がりで取り込み、出力ラインＲ＜０＞に出力する。

【0030】

また、ラッチ２１は、テストモードにおいて、ラッチ２５から出力された表示データ（出力データ）をテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＲ＜０＞及びラッチ２３に出力する。

【0031】

ラッチ２２のデータ入力端子Ｄは、セレクタＳＬ２に接続されており、セレクタＳＬ２の切り替えに応じて、データバスラインＤ＜１＞又は出力ラインＢ＜１＞（すなわち、ラッチ２６のデータ出力端子Ｑ）に接続される。ラッチ２２のクロック入力端子ＣＬＫは、セレクタＳＬ１１に接続されており、セレクタＳＬ１１の切り替えに応じてクロック信号ＣＬＫ１又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２２のデータ出力端子Ｑは、出力ラインＲ＜１＞に接続されている。

【0032】

ラッチ２２は、通常モードにおいて、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＲの画素データ片に対応する表示データ（例えば、ＰＤ１、ＰＤ４、・・・ＰＤ（ｎ−２））をクロック信号ＣＬＫ１の立ち上がりで取り込み、出力ラインＲ＜１＞に出力する。

【0033】

また、ラッチ２２は、テストモードにおいて、ラッチ２６からの出力データをテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＲ＜１＞及びラッチ２４に出力する。

【0034】

ラッチ２３のデータ入力端子Ｄは、セレクタＳＬ３に接続されており、セレクタＳＬ３の切り替えに応じて、セレクタＳＬ１を介してデータバスラインＤ＜０＞に接続されるか又は出力ラインＲ＜０＞（すなわち、ラッチ２１のデータ出力端子Ｑ）に接続される。ラッチ２３のクロック入力端子ＣＬＫは、セレクタＳＬ１２に接続されており、セレクタＳＬ１２の切り替えに応じてクロック信号ＣＬＫ２又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２３のデータ出力端子Ｑは、出力ラインＧ＜０＞に接続されている。

【0035】

クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１とは異なるタイミングで立ち上がる例えば１パルスのクロック信号である。

【0036】

ラッチ２３は、通常モードにおいて、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＧの画素データ片に対応する表示データ（例えば、ＰＤ２、ＰＤ５、・・・ＰＤ（ｎ−１））をクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜０＞に出力する。

【0037】

また、ラッチ２３は、テストモードにおいて、ラッチ２１からの出力データをテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＧ＜０＞及びラッチ２５に出力する。

【0038】

ラッチ２４のデータ入力端子Ｄは、セレクタＳＬ４に接続されており、セレクタＳＬ４の切り替えに応じて、セレクタＳＬ２を介してデータバスラインＤ＜１＞に接続されるか又は出力ラインＲ＜１＞（すなわち、ラッチ２２のデータ出力端子Ｑ）に接続される。ラッチ２４のクロック入力端子ＣＬＫは、セレクタＳＬ１２に接続されており、セレクタＳＬ１２の切り替えに応じてクロック信号ＣＬＫ２又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２４のデータ出力端子Ｑは、出力ラインＧ＜１＞に接続されている。

【0039】

ラッチ２４は、通常モードにおいて、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＧの画素データ片に対応する表示データ（例えば、ＰＤ２、ＰＤ５、・・・ＰＤ（ｎ−１））をクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜１＞に出力する。

【0040】

また、ラッチ２４は、テストモードにおいて、ラッチ２２からの出力データをテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＧ＜１＞及びラッチ２６に出力する。

【0041】

ラッチ２５のデータ入力端子Ｄは、セレクタＳＬ５に接続されており、セレクタＳＬ５の切り替えに応じて、セレクタＳＬ１を介してデータバスラインＤ＜０＞に接続されるか又は出力ラインＧ＜０＞（すなわち、ラッチ２３のデータ出力端子Ｑ）に接続される。ラッチ２５のクロック入力端子ＣＬＫは、セレクタＳＬ１３に接続されており、セレクタＳＬ１３の切り替えに応じてクロック信号ＣＬＫ３又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２５のデータ出力端子Ｑは、出力ラインＢ＜０＞に接続されるとともに、出力端子ＯＵＴ０に接続されている。

【0042】

クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２とは異なるタイミングで立ち上がる例えば１パルスのクロック信号である。

【0043】

ラッチ２５は、通常モードにおいて、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＢの画素データ片に対応する表示データ（例えば、ＰＤ３、ＰＤ６、・・・ＰＤｎ）をクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜０＞に出力する。

【0044】

また、ラッチ２５は、テストモードにおいて、ラッチ２３からの出力データをテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＢ＜０＞及び出力端子ＯＵＴ０に出力する。

【0045】

ラッチ２６のデータ入力端子Ｄは、セレクタＳＬ６に接続されており、セレクタＳＬ６の切り替えに応じて、セレクタＳＬ２を介してデータバスラインＤ＜１＞に接続されるか又は出力ラインＧ＜１＞（すなわち、ラッチ２４のデータ出力端子Ｑ）に接続される。ラッチ２６のクロック入力端子ＣＬＫは、セレクタＳＬ１３に接続されており、セレクタＳＬ１３の切り替えに応じてクロック信号ＣＬＫ３又はテストクロック信号ＴＣＬＫの供給を受ける。ラッチ２６のデータ出力端子Ｑは、出力ラインＢ＜１＞に接続されるとともに、出力端子ＯＵＴ１に接続されている。

【0046】

ラッチ２６は、通常モードにおいて、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＢの画素データ片に対応する表示データ（例えば、ＰＤ３、ＰＤ６、・・・ＰＤｎ）をクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜１＞に出力する。

【0047】

また、ラッチ２６は、テストモードにおいて、ラッチ２４からの出力データをテストクロック信号ＴＣＬＫの立ち上がりで取込み、出力ラインＢ＜１＞及び出力端子ＯＵＴ１に出力する。

【0048】

セレクタＳＬ１〜ＳＬ６は、切替信号ＣＳ１に応じて接続方向の切り替えをなす切替スイッチである。セレクタＳＬ１１〜１３は、切替信号ＣＳ２に応じて接続方向の切り替えをなす切替スイッチである。切替信号ＣＳ１及び切替信号ＣＳ２は、例えば信号レベルが論理レベル０（Ｌレベル）及び論理レベル１（Ｈレベル）に変化する信号である。

【0049】

例えば、セレクタＳＬ１〜ＳＬ６は、切替信号ＣＳ１の信号レベルのＨレベルからＬレベルへの変化に応じて接続方向を「１」から「０」に切り替え、ＬレベルからＨレベルへの変化に応じて接続方向を「０」から「１」に切り替える。また、セレクタＳＬ１１〜ＳＬ１３は、切替信号ＣＳ２の信号レベルのＨレベルからＬレベルへの変化に応じて接続方向を「１」から「０」に切り替え、ＬレベルからＨレベルへの変化に応じて接続方向を「０」から「１」に切り替える。

【0050】

各セレクタの接続方向の切り替えにより、通常モード及びテストモードの切り替えが行われる。すなわち、セレクタＳＬ１〜ＳＬ６及びセレクタＳＬ１１〜１３は、通常モード及びテストモードの切り替えを行う切替部である。

【0051】

図４は、通常モードの場合及びテストモードの場合における各セレクタの切替方向（接続方向）を示すテーブルである。セレクタＳＬ１〜ＳＬ６及びセレクタＳＬ１１〜ＳＬ１３の接続方向は、通常モードでは「０」、テストモードでは「１」となる。

【0052】

再び図２を参照すると、階調電圧変換部１３２は、ラッチ部１３１から供給された画素データＱ１〜Ｑｎの各々を、その画素データによって表される輝度階調に対応した電圧値を有する正極性又は負極性の階調電圧Ａ１〜Ａｎに変換し、出力部１３３に供給する。

【0053】

出力部１３３は、階調電圧Ａ１〜Ａｎを増幅した電圧を画素駆動電圧Ｇ１〜Ｇｎとして生成し、表示デバイス１０のデータラインＤ１〜Ｄｎにそれぞれ供給する。

【0054】

次に、本実施例のラッチ回路２０の動作について説明する。ラッチ回路２０は、まず通常モードにおいてデータバスラインＤ＜０＞及びＤ＜１＞を介して供給された表示データＰＤの取り込み及び出力処理を行い、その後セレクタＳＬ１〜ＳＬ６及びセレクタＳＬ１１〜ＳＬ１３の方向を切り替え、テストモードにおけるデータの取り込み及び出力処理を行う。

【0055】

図５は、通常モードにおいてラッチ回路２０が行う表示データＰＤの取込及び出力処理のタイムチャートである。なお、出力ラインＲ＜０＞及びＲ＜１＞には同じデータが出力されるため、以下の説明では、これらをまとめて出力ラインＲ＜１：０＞として称する。同様に、出力ラインＧ＜０＞及びＧ＜１＞をまとめて出力ラインＧ＜１：０＞、出力ラインＢ＜０＞及びＢ＜１＞をまとめて出力ラインＢ＜１：０＞、出力端子ＯＵＴ０及び出力端子ＯＵＴ１をまとめて出力端子Ｏ＜１：０＞と称する。

【0056】

ラッチ２１は、データバスラインＤ＜０＞を流れる表示データＰＤの系列（“００”、“１０”、“１１”・・・）のうち“００”をクロック信号ＣＬＫ１の立ち上がりでラッチする。そして、ラッチ２１は、ラッチした“００”を出力ラインＲ＜０＞に出力する。同様に、ラッチ２２は、クロック信号ＣＬＫ１の立ち上がりでデータバスラインＤ＜１＞の“００”をラッチし、出力ラインＲ＜１＞に出力する。これにより、出力ラインＲ＜１：０＞には、“００”が出力される。

【0057】

ラッチ２３は、データバスラインＤ＜０＞を流れる表示データＰＤの系列のうち“１０”をクロック信号ＣＬＫ２の立ち上がりでラッチする。そして、ラッチ２３は、ラッチした“１０”を出力ラインＧ＜０＞に出力する。同様に、ラッチ２４は、クロック信号ＣＬＫ２の立ち上がりでデータバスラインＤ＜１＞の“１０”をラッチし、出力ラインＧ＜１＞に出力する。これにより、出力ラインＧ＜１：０＞には、“１０”が出力される。

【0058】

ラッチ２５は、データバスラインＤ＜０＞を流れる表示データＰＤの系列のうち“１１”をクロック信号ＣＬＫ３の立ち上がりでラッチする。そして、ラッチ２５は、ラッチした“１１”を出力ラインＢ＜０＞に出力する。同様に、ラッチ２６は、クロック信号ＣＬＫ３の立ち上がりでデータバスラインＤ＜１＞の“１１”をラッチし、出力ラインＢ＜１＞に出力する。これにより、出力ラインＢ＜１：０＞には、“１１”が出力される。

【0059】

以上の処理動作により、通常モードにおける表示データＰＤの取り込み及び出力が行われる。かかる処理動作の後、テスタＴＸからの切替信号ＣＳ１及びＣＳ２の供給に応じて、ラッチ回路２０はテストモードに移行する。通常モードからテストモードへの移行は、例えばラッチ２１〜２６が少なくとも１回ずつ通常モードのデータ取り込み及び出力を行った後に行う。

【0060】

図６は、テストモードにおけるラッチ回路２０のデータ取り込み及び出力処理の処理動作を示すタイムチャートである。

【0061】

テストモードへの移行前において、出力ラインＲ＜１：０＞には“００”が出力され、出力ラインＧ＜１：０＞には“１０”が出力され、出力ラインＢ＜１：０＞には“１１”が出力されている。出力端子Ｏ＜１：０＞からは“１１”が出力されている。

【0062】

この状態において、セレクタＳＬ１〜ＳＬ６及びセレクタＳＬ１１〜ＳＬ１３の切り替え（０→１）が行われ、ラッチ回路２０はテストモードに移行する。ラッチ２１〜２６の各々のクロック入力端子ＣＬＫには、テストクロック信号ＴＣＬＫが供給される。なお、テストモードでは、通常モードにおいて取り込まれた表示データの数と同じ数のテストクロック信号ＴＣＬＫが供給される。例えば、図５の通常モードのデータ取込み及び出力処理では、“００”“１０”“１１”の３つのデータが取り込まれているため、ここでは３つのテストクロック信号ＴＣＬＫが供給される。

【0063】

ラッチ２１〜２６は、１つ目のテストクロック信号ＴＣＬＫの立ち上がり（図６においてＴ１として示す）で、データの取り込み及び出力を行う。

【0064】

すなわち、ラッチ２１は、ラッチ２５からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＲ＜０＞に出力する。ラッチ２２は、ラッチ２６からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＲ＜１＞に出力する。

【0065】

ラッチ２３は、ラッチ２１からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＧ＜０＞に出力する。ラッチ２４は、ラッチ２２からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＧ＜１＞に出力する。

【0066】

ラッチ２５は、ラッチ２３からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＢ＜０＞に出力する。ラッチ２６は、ラッチ２４からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ１でラッチし、出力ラインＢ＜１＞に出力する。

【0067】

出力端子ＯＵＴ０からは、ラッチ２５の出力データである“１０”が出力される。出力端子ＯＵＴ１からは、ラッチ２６の出力データである“１０”が出力される。

【0068】

次に、ラッチ２１〜２６は、２つ目のテストクロック信号ＴＣＬＫの立ち上がり（図６においてＴ２として示す）で、データの取り込み及び出力を行う。

【0069】

すなわち、ラッチ２１は、ラッチ２５からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＲ＜０＞に出力する。ラッチ２２は、ラッチ２６からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＲ＜１＞に出力する。

【0070】

ラッチ２３は、ラッチ２１からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＧ＜０＞に出力する。ラッチ２４は、ラッチ２２からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＧ＜１＞に出力する。

【0071】

ラッチ２５は、ラッチ２３からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＢ＜０＞に出力する。ラッチ２６は、ラッチ２４からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ２でラッチし、出力ラインＢ＜１＞に出力する。

【0072】

出力端子ＯＵＴ０からは、ラッチ２５の出力データである“００”が出力される。出力端子ＯＵＴ１からは、ラッチ２６の出力データである“００”が出力される。

【0073】

次に、ラッチ２１〜２６は、３つ目のテストクロック信号ＴＣＬＫの立ち上がり（図６においてＴ３として示す）で、データの取り込み及び出力を行う。

【0074】

すなわち、ラッチ２１は、ラッチ２５からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＲ＜０＞に出力する。ラッチ２２は、ラッチ２６からの出力データである“００”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＲ＜１＞に出力する。

【0075】

ラッチ２３は、ラッチ２１からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＧ＜０＞に出力する。ラッチ２４は、ラッチ２２からの出力データである“１０”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＧ＜１＞に出力する。

【0076】

ラッチ２５は、ラッチ２３からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＢ＜０＞に出力する。ラッチ２６は、ラッチ２４からの出力データである“１１”をテストクロック信号ＴＣＬＫの立ち上がりＴ３でラッチし、出力ラインＢ＜１＞に出力する。

【0077】

出力端子ＯＵＴ０からは、ラッチ２５の出力データである“１１”が出力される。出力端子ＯＵＴ１からは、ラッチ２６の出力データである“１１”が出力される。

【0078】

以上の処理動作を経て、出力端子ＯＵＴ１及びＯＵＴ２からは、テストクロック信号ＴＣＬＫのクロックタイミングに応じて、“１０”、“００”、“１１”が順次出力される。

【0079】

“００”は図５に示した通常モードのデータ取込み処理においてラッチ２１及び２２によってラッチされた表示データである。また、“１０”はラッチ２３及び２４によってラッチされた表示データであり、“１１”はラッチ２５及び２６によってラッチされた表示データである。

【0080】

従って、出力端子ＯＵＴ０及びＯＵＴ１からの出力データをシリアルのテストデータＴＤとして確認することにより、ラッチ２１〜２６におけるラッチ不良を検出することができる。

【0081】

また、３つ目のテストクロック信号ＴＣＬＫの立ち上がりＴ３に応じたラッチ２１〜２６によるデータ取り込み及び出力処理を経て、各出力ライン（Ｒ＜１：０＞、Ｇ＜１：０＞、Ｂ＜１：０＞）の出力データの値は、テストモード移行前の通常モードにおける出力データと同じ値に戻る。従って、テストモードの後は速やかに通常モードに移行することが可能である。

【0082】

以上のように、本実施例のラッチ回路２０では、共通のデータバスラインに接続された複数のラッチ（例えば、ラッチ２１、２３及び２５）が取り込んだデータを当該複数のラッチ間で順次シフトし、シリアルデータとして出力端子から出力する。従って、出力されたシリアルデータを確認することにより、ラッチ回路２０にラッチ不良が生じているか否かを検出し、ラッチ不良が生じている場合にはその箇所を特定することができる。

【実施例2】

【0083】

本実施例の表示装置は、ソースドライバのラッチ部に含まれるラッチ回路の構成において、実施例１の表示装置と異なる。

【0084】

図７は、本実施例のラッチ回路３０の構成を示す回路図である。ラッチ回路３０は、ラッチ３１、３２、３３、３４、３５及び３６を有する。また、ラッチ回路３０は、スイッチＳ１１及びＳ１２からなるスイッチ部ＳＷ１と、スイッチＳ２１及びＳ２２からなるスイッチ部ＳＷ２と、スイッチＳ３１及びＳ３２からなるスイッチ部ＳＷ３と、スイッチＳ４１及びＳ４２からなるスイッチ部ＳＷ４と、を有する。また、実施例１とは異なり、テスタＴＸ（図２を参照）からラッチ回路３０には、切替信号ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３が供給されている。

【0085】

切替信号ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３は、それぞれ信号レベルが論理レベル０（Ｌレベル）及び論理レベル１（Ｈレベル）に変化する信号である。

【0086】

スイッチ部ＳＷ１を構成するスイッチＳ１１及びＳ１２は、切替信号ＳＳ０に応じて接続切替をなす切替スイッチである。スイッチＳ１１及びＳ１２は、切替信号ＳＳ０がＨレベルの場合にはオン、切替信号ＳＳがＬレベルの場合にはオフの状態となる。

【0087】

スイッチ部ＳＷ２を構成するスイッチＳ２１及びＳ２２は、切替信号ＳＳ１に応じて接続切替をなす切替スイッチである。スイッチＳ２１及びＳ２２は、切替信号ＳＳ１がＨレベルの場合にはオン、切替信号ＳＳがＬレベルの場合にはオフの状態となる。

【0088】

スイッチ部ＳＷ３を構成するスイッチＳ３１及びＳ３２は、切替信号ＳＳ２に応じて接続切替をなす切替スイッチである。スイッチＳ３１及びＳ３２は、切替信号ＳＳ２がＨレベルの場合にはオン、切替信号ＳＳがＬレベルの場合にはオフの状態となる。

【0089】

スイッチ部ＳＷ４を構成するスイッチＳ４１及びＳ４２は、切替信号ＳＳ３に応じて接続切替をなす切替スイッチである。スイッチＳ４１及びＳ４２は、切替信号ＳＳ３がＨレベルの場合にはオン、切替信号ＳＳがＬレベルの場合にはオフの状態となる。

【0090】

切替信号ＳＳ０、ＳＳ１、ＳＳ２及びＳＳ３は、いずれか１つの信号レベルがＨレベルとなり、他の３つの信号レベルがＬレベルとなるように制御される。従って、スイッチＳ１１及びＳ１２、スイッチＳ２１及びＳ２２、スイッチＳ３１及びＳ３２、スイッチＳ４１及びＳ４２は、いずれか１組がオンとなり、他の３組がオフとなるように制御される。

【0091】

スイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２、Ｓ４１及びＳ４２の各々は、例えば図８に示すように、ｎチャネルＭＯＳ型トランジスタＮＴとｐチャネルＭＯＳ型トランジスタＰＴとを相補的に組み合わせたトランスミッションゲートＴＧから構成されている。ｎチャネルＭＯＳ型トランジスタＮＴのゲートには切替信号ＳＳ０（又はＳＳ１、ＳＳ２、ＳＳ３）が供給され、ｐチャネルＭＯＳ型トランジスタＰＴのゲートにはインバータＩＮＶを介してその反転信号が供給される。切替信号ＳＳ０（又はＳＳ１、ＳＳ２、ＳＳ３）がＨレベルの場合には各トランジスタのソースドレイン間が導通してスイッチがオン状態となり、Ｌレベルの場合にはソースドレイン間が非導通となってスイッチはオフ状態となる。

【0092】

再び図７を参照すると、ラッチ３１のデータ入力端子Ｄは、スイッチＳ１１を介してデータバスラインＤ＜０＞に接続されている。ラッチ３１のデータ出力端子Ｑは、出力ラインＲ＜０＞に接続されている。ラッチ３１のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ１が供給される。

【0093】

ラッチ３１は、スイッチＳ１１がオンの状態において、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＲの画素データ片に対応する表示データ（例えば、ＰＤ１、ＰＤ４、・・・ＰＤ（ｎ−２））をクロック信号ＣＬＫ１の立ち上がりで取り込み、出力ラインＲ＜０＞に出力する。

【0094】

ラッチ３１から出力ラインＲ＜０＞に出力された表示データ（出力データ）は、スイッチＳ２１がオンになると、ラッチ３３及び３５のデータ入力端子Ｄに供給されるとともに、出力端子ＯＵＴ０から出力される。

【0095】

ラッチ３２のデータ入力端子Ｄは、スイッチＳ１２を介してデータバスラインＤ＜１＞に接続されている。ラッチ３２のデータ出力端子Ｑは、出力ラインＲ＜１＞に接続されている。ラッチ３２のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ１が供給される。

【0096】

ラッチ３２は、スイッチＳ１２がオンの状態において、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＧの画素データ片に対応する表示データ（例えば、ＰＤ１、ＰＤ４、・・・ＰＤ（ｎ−２））をクロック信号ＣＬＫ１の立ち上がりで取り込み、出力ラインＲ＜１＞に出力する。

【0097】

ラッチ３２から出力ラインＲ＜１＞に出力された表示データ（出力データ）は、スイッチＳ２２がオンになると、ラッチ３４及び３６のデータ入力端子Ｄに供給されるとともに、出力端子ＯＵＴ１から出力される。

【0098】

ラッチ３３のデータ入力端子Ｄは、スイッチＳ１１を介してデータバスラインＤ＜０＞に接続されている。また、ラッチ３３のデータ入力端子Ｄは、スイッチＳ２１を介して出力ラインＲ＜０＞にも接続されている。ラッチ３３のデータ出力端子Ｑは、出力ラインＧ＜０＞に接続されている。ラッチ３３のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ２が供給される。

【0099】

ラッチ３３は、スイッチＳ１１がオンの状態において、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＧの画素データ片に対応する表示データ（例えば、ＰＤ２、ＰＤ５、・・・ＰＤ（ｎ−１））をクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜０＞に出力する。

【0100】

また、ラッチ３３は、スイッチＳ２１がオン（且つスイッチＳ１１がオフ）の状態において、出力ラインＲ＜０＞から供給されたラッチ３１の出力データをクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜０＞に出力する。

【0101】

ラッチ３３から出力ラインＧ＜０＞に出力された表示データ（出力データ）は、スイッチＳ３１がオンになると、ラッチ３５のデータ入力端子Ｄに供給されるとともに、出力端子ＯＵＴ０から出力される。

【0102】

ラッチ３４のデータ入力端子Ｄは、スイッチＳ１２を介してデータバスラインＤ＜１＞に接続されている。また、ラッチ３４のデータ入力端子Ｄは、スイッチＳ２２を介して出力ラインＲ＜１＞にも接続されている。ラッチ３４のデータ出力端子Ｑは、出力ラインＧ＜１＞に接続されている。ラッチ３４のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ２が供給される。

【0103】

ラッチ３４は、スイッチＳ１２がオンの状態において、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＧの画素データ片に対応する表示データ（例えば、ＰＤ２、ＰＤ５、・・・ＰＤ（ｎ−１））をクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜１＞に出力する。

【0104】

また、ラッチ３４は、スイッチＳ２２がオン（且つスイッチＳ１２がオフ）の状態において、出力ラインＲ＜１＞から供給されたラッチ３２の出力データをクロック信号ＣＬＫ２の立ち上がりで取り込み、出力ラインＧ＜１＞に出力する。

【0105】

ラッチ３４から出力ラインＧ＜１＞に出力された表示データ（出力データ）は、スイッチＳ３２がオンになると、ラッチ３６のデータ入力端子Ｄに供給されるとともに、出力端子ＯＵＴ１から出力される。

【0106】

ラッチ３５のデータ入力端子Ｄは、スイッチＳ１１を介してデータバスラインＤ＜０＞に接続されている。また、ラッチ３５のデータ入力端子Ｄは、スイッチＳ２１を介して出力ラインＲ＜０＞にも接続されている。また、ラッチ３５のデータ入力端子Ｄは、スイッチＳ３１を介して出力ラインＧ＜０＞にも接続されている。ラッチ３５のデータ出力端子Ｑは、出力ラインＢ＜０＞に接続されている。ラッチ３５のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ３が供給される。

【0107】

ラッチ３５は、スイッチＳ１１がオンの状態において、データバスラインＤ＜０＞から供給された表示データＰＤの系列うちのＢの画素データ片に対応する表示データ（例えば、ＰＤ３、ＰＤ６、・・・ＰＤｎ）をクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜０＞に出力する。

【0108】

また、ラッチ３５は、スイッチＳ２１がオン（且つスイッチＳ１１及びＳ３１がオフ）の状態において、出力ラインＲ＜０＞から供給されたラッチ３１の出力データをクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜０＞に出力する。

【0109】

また、ラッチ３５は、スイッチＳ３１がオン（且つスイッチＳ１１及びＳ２１がオフ）の状態において、出力ラインＧ＜０＞から供給されたラッチ３３の出力データをクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜０＞に出力する。

【0110】

ラッチ３５から出力ラインＢ＜０＞に出力された表示データ（出力データ）は、スイッチＳ４１がオンになると、出力端子ＯＵＴ０から出力される。

【0111】

ラッチ３６のデータ入力端子Ｄは、スイッチＳ１２を介してデータバスラインＤ＜１＞に接続されている。また、ラッチ３６のデータ入力端子Ｄは、スイッチＳ２２を介して出力ラインＲ＜１＞にも接続されている。また、ラッチ３６のデータ入力端子Ｄは、スイッチＳ３２を介して出力ラインＧ＜１＞にも接続されている。ラッチ３６のデータ出力端子Ｑは、出力ラインＢ＜１＞に接続されている。ラッチ３６のクロック入力端子ＣＬＫには、クロック信号ＣＬＫ３が供給される。

【0112】

ラッチ３６は、スイッチＳ１２がオンの状態において、データバスラインＤ＜１＞から供給された表示データＰＤの系列うちのＢの画素データ片に対応する表示データ（例えば、ＰＤ３、ＰＤ６、・・・ＰＤｎ）をクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜１＞に出力する。

【0113】

また、ラッチ３６は、スイッチＳ２２がオン（且つスイッチＳ１２及びＳ３２がオフ）の状態において、出力ラインＲ＜１＞から供給されたラッチ３２の出力データをクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜１＞に出力する。

【0114】

また、ラッチ３６は、スイッチＳ３２がオン（且つスイッチＳ１２及びＳ２２がオフ）の状態において、出力ラインＧ＜１＞から供給されたラッチ３４の出力データをクロック信号ＣＬＫ３の立ち上がりで取り込み、出力ラインＢ＜１＞に出力する。

【0115】

ラッチ３６から出力ラインＢ＜１＞に出力された表示データ（出力データ）は、スイッチＳ４２がオンになると、出力端子ＯＵＴ１から出力される。

【0116】

上記のように、出力端子ＯＵＴ０及びＯＵＴ１から出力されるデータは、各スイッチのオンオフの切り替えに応じて変化する。図９は、出力端子ＯＵＴ０及びＯＵＴ１から出力されるデータと各スイッチのオンオフの状態との関係を示すテーブルである。

【0117】

スイッチＳ１１及びＳ１２がオンで他のスイッチがオフである場合、出力端子ＯＵＴ０及びＯＵＴ１からはデータバスラインＤ＜０＞及びＤ＜１＞のデータが出力される。スイッチＳ２１及びＳ２２がオンで他のスイッチがオフである場合、出力端子ＯＵＴ０及びＯＵＴ１からは出力ラインＲ＜０＞及びＲ＜１＞のデータが出力される。スイッチＳ３１及びＳ３２がオンで他のスイッチがオフである場合、出力端子ＯＵＴ０及びＯＵＴ１からは出力ラインＧ＜０＞及びＧ＜１＞のデータが出力される。スイッチＳ４１及びＳ４２がオンで他のスイッチがオフである場合、出力端子ＯＵＴ０及びＯＵＴ１からは出力ラインＢ＜０＞及びＢ＜１＞のデータが出力される。

【0118】

このように、スイッチＳ１１及びＳ１２、Ｓ２１及びＳ２２、Ｓ３１及びＳ３２、Ｓ４１及びＳ４２は、出力端子ＯＵＴ０及びＯＵＴ１から出力されるデータの出力元をデータバスラインＤ＜０＞及びＤ＜１＞、出力ラインＲ＜０＞及びＲ＜１＞、出力ラインＧ＜０＞及びＧ＜１＞、出力ラインＢ＜０＞及びＢ＜１＞のいずれかに切り替える切替部である。

【0119】

次に、本実施例のラッチ回路３０のテストモードの動作について、図１０のタイムチャートを参照して説明する。なお、本実施例のラッチ回路３０も、実施例１のラッチ回路２０と同様、通常モードのデータ取り込み及び出力処理の後、テストモードに移行する。また、本実施例では、通常モードの後、データバスラインＤ＜０＞及びＤ＜１＞（以下、データバスラインＤ＜１：０＞）にはデータ“００”が流れるものとする。

【0120】

また、図中のＳ＜３：０＞は、切替信号ＳＳ０〜ＳＳ３のステータスを表しており、“０００１”は切替信号ＳＳ０がＨレベルで他の切替信号がＬレベル、“００１０”は切替信号ＳＳ１がＨレベルで他の切替信号がＬレベル、“０１００”は切替信号ＳＳ２がＨレベルで他の切替信号がＬレベル、“１０００”は切替信号ＳＳ３がＨレベルで他の切替信号がＬレベルの場合を示している。

【0121】

まず、切替信号ＳＳ０がＨレベルであってスイッチＳ１１及びＳ１２がオンの状態（すなわち、Ｓ＜３：０＞＝“０００１”）では、通常モードの出力状態が反映される。出力ラインＲ＜１：０＞には“００”が出力され、出力ラインＧ＜１：０＞には“１０”が出力され、出力ラインＢ＜１：０＞には“１１”が出力される。出力端子Ｏ＜１：０＞からは、データバスラインＤ＜１：０＞を流れるデータ“００”が出力される。

【0122】

次に、切替信号ＳＳ１がＨレベルとなり、スイッチＳ２１及びＳ２２がオン（すなわち、Ｓ＜３：０＞＝“００１０”）になると、出力端子Ｏ＜１：０＞からは、出力ラインＲ＜１：０＞のデータ、すなわちラッチ３１及び３２のラッチデータである“０１”が出力される。

【0123】

次に、切替信号ＳＳ２がＨレベルとなり、スイッチＳ３１及びＳ３２がオン（すなわち、Ｓ＜３：０＞＝“０１００”）になると、出力端子Ｏ＜１：０＞からは、出力ラインＧ＜１：０＞のデータ、すなわちラッチ３３及び３４のラッチデータである“１０”が出力される。

【0124】

次に、切替信号ＳＳ３がＨレベルとなり、スイッチＳ４１及びＳ４２がオン（すなわち、Ｓ＜３：０＞＝“１０００”）になると、出力端子Ｏ＜１：０＞からは、出力ラインＢ＜１：０＞のデータ、すなわちラッチ３５及び３６のラッチデータである“１１”が出力される。

【0125】

以上の処理動作により、出力端子ＯＵＴ１及びＯＵＴ２からは、ラッチ３１及び３２、ラッチ３３及び３４、ラッチ３５及び３６のラッチデータが出力される。従って、出力端子ＯＵＴ０及びＯＵＴ１からの出力データをテストデータＴＤとして確認することによりラッチ不良を検出し、その箇所（ラッチ３１〜３６のいずれか）を特定することができる。

【0126】

また、本実施例のラッチ回路３０では、切替信号ＳＳ０〜ＳＳ３のいずれかの信号レベルを選択的にＨレベルとすることにより、ラッチ３１〜３６のうちの所望のラッチにおけるラッチデータを出力端子Ｏ＜１：０＞から出力させることが可能である。従って、実施例１のようにシリアルデータに基づいて各ラッチのラッチ不良の有無を順次確認するのではなく、検出対象のラッチを特定してラッチ不良の有無を確認することができる。

【0127】

なお、本発明は上記実施形態に限定されない。例えば、実施例１のラッチ回路２０では、最終段のラッチ（２５、２６）のデータ出力端子Ｑと初段のラッチ（２１、２２）のデータ入力端子Ｄとがスイッチ（ＳＬ１、ＳＬ２）を介して接続され、最終段のラッチデータを初段のラッチに戻す経路が設けられている。しかし、データを元の状態に戻す必要がない場合（例えば、テストモードの後に通常モードに戻す必要がない場合）には、当該経路を削除した構成としても良い。

【0128】

また、実施例２では、同じスイッチ部を構成するスイッチの組み合わせ（Ｓ１１及びＳ１２、Ｓ２１及びＳ２２、Ｓ３１及びＳ３２、Ｓ４１及びＳ４２）毎に共通の切替信号を用いてオンオフの制御を行う場合について説明した。しかし、各スイッチ部を構成する２つのスイッチのオンオフを別個の切替信号を用いて独立に制御する構成としても良い。かかる構成によれば、出力端子ＯＵＴ０及びＯＵＴ１から出力されるデータを自由に指定することが可能となる。

【0129】

また、上記実施例では、テストデータＴＤが出力端子ＯＵＴ０及びＯＵＴ１から出力される構成としたが、レジスタに繋げる構成としても良い。かかる構成によれば、特定のラッチのラッチデータを保持しておくことが可能となる。

【0130】

また、上記実施例では、ｋ本のデータバスラインからなるデータバスライン群ＤＢＬのうちの２本のデータバスラインＤ＜０＞及びＤ＜１＞に対応する回路をラッチ回路２０として示した。しかし、本実施例のラッチ回路は、ｋ本のデータバスラインに対して同様の構成を有するものである。

【0131】

すなわち、本実施例のラッチ回路は、第１の色輝度レベルを表す第１の画素データ片（Ｒ）、第２の色輝度レベルを表す第２の画素データ片（Ｇ）、及び第３の色輝度レベルを表す第３の画素データ片（Ｂ）が順次繰り返される画素データ片の系列を伝送するｋ本（ｋ：２以上の整数）のデータバスライン（Ｄ＜０＞〜Ｄ＜ｋ−１＞）と、第１の画素データ片（Ｒ）を出力するｋ本の第１の出力ライン（Ｒ＜０＞〜Ｒ＜ｋ−１＞）と、第２の画素データ片（Ｇ）を出力するｋ本の第２の出力ライン（Ｇ＜０＞〜Ｇ＜ｋ−１＞）と、第３の画素データ片（Ｂ）を出力するｋ本の第３の出力ライン（Ｂ＜０＞〜Ｂ＜ｋ−１＞）と、ｋ個の出力端（ＯＵＴ０〜ＯＵＴ（ｋ−１））と、ｋ個の第１のラッチと、ｋ個の第２のラッチと、ｋ個の第３のラッチと、切替部と、を有する。

【0132】

例えば、実施例１に対応する構成では、ｋ個の出力端は第３の出力ラインに接続され、切替部（ＳＬ）は第１〜第３のラッチの動作を第１のモード又は第２のモードに切り替える。第１のモードでは、第１〜第３のラッチは、データバスラインの第１〜第３の画素データ片をそれぞれラッチして第１〜第３の出力ラインに出力する。第２のモードでは、第１のラッチは第３の出力ラインの画素データ片を所定期間おきにラッチして第１の出力ラインに出力し、第２のラッチは第１の出力ラインの画素データ片を所定期間おきにラッチして第２の出力ラインに出力し、第３のラッチは第２の出力ラインの画素データ片を所定期間おきにラッチして第３の出力ラインに出力する。

【0133】

また、例えば実施例２に対応する構成では、ｋ個の出力端はデータバスライン、第１の出力ライン、第２の出力ライン又は第３の出力ラインの画素データ片を出力する。切替部（ＳＷ）は、ｋ個の出力端から出力される画素データ片の出力元をデータバスライン、第１の出力ライン、第２の出力ライン及び第３の出力ラインのいずれかに切り替える。

【符号の説明】

【0134】

１００ 表示装置
１０ 表示デバイス
１１ 表示制御部
１２ ゲートドライバ
１３ ソースドライバ
１３１ ラッチ部
１３２ 階調電圧変換部
１３３ 出力部
２０ ラッチ回路
２１〜２６ ラッチ
ＳＬ１〜ＳＬ６、ＳＬ１１〜ＳＬ１３ セレクタ
３０ ラッチ回路
３１〜３６ ラッチ
ＳＷ１〜ＳＷ４ スイッチ部
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２、Ｓ４１、Ｓ４２ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】