特開 2019-96724 半導体装置、半導体装置の製造方法、半導体装置のトリミング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-96724(P2019-96724A)

(43)【公開日】2019年6月20日

(54)【発明の名称】半導体装置、半導体装置の製造方法、半導体装置のトリミング方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20190530BHJP

   H01L 27/04 20060101ALI20190530BHJP

   H01L 21/82 20060101ALI20190530BHJP

   H01L 21/3205 20060101ALI20190530BHJP

   H01L 21/768 20060101ALI20190530BHJP

   H01L 23/522 20060101ALI20190530BHJP

   H01L 21/329 20060101ALI20190530BHJP

   H01L 29/866 20060101ALI20190530BHJP

   H01L 29/861 20060101ALI20190530BHJP

   H01L 29/868 20060101ALI20190530BHJP

   H01L 21/28 20060101ALI20190530BHJP

【ＦＩ】

   H01L27/04 V

   H01L21/82 F

   H01L21/88 S

   H01L29/90 D

   H01L29/91 E

   H01L21/28 301R

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【全頁数】12

(21)【出願番号】特願2017-224518(P2017-224518)

(22)【出願日】2017年11月22日

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】児玉 一隆

【テーマコード（参考）】

4M104

5F033

5F038

5F064

【Ｆターム（参考）】

4M104AA01

4M104BB14

4M104BB30

4M104CC01

4M104DD08

4M104DD16

4M104DD37

4M104DD65

4M104FF07

4M104FF17

4M104FF18

4M104GG02

4M104HH20

5F033HH04

5F033HH08

5F033HH11

5F033HH13

5F033HH14

5F033HH18

5F033HH33

5F033JJ01

5F033KK04

5F033KK08

5F033KK11

5F033KK13

5F033KK14

5F033KK18

5F033KK33

5F033MM08

5F033MM13

5F033PP06

5F033PP15

5F033QQ08

5F033QQ09

5F033QQ13

5F033QQ16

5F033QQ37

5F033QQ59

5F033QQ65

5F033QQ73

5F033RR04

5F033SS11

5F033VV11

5F033XX00

5F038AV02

5F038AV04

5F038AV10

5F038AV15

5F038EZ12

5F038EZ13

5F038EZ14

5F038EZ15

5F038EZ17

5F038EZ20

5F064CC21

5F064EE22

5F064EE26

5F064EE27

5F064EE33

5F064EE34

5F064FF22

5F064FF28

5F064FF32

5F064FF46

5F064GG01

5F064GG03

5F064GG05

5F064GG07

(57)【要約】      （修正有）

【課題】内部回路の特性をトリミングによって確実に所望の特性に調整することが可能な半導体装置、半導体装置の製造方法及びトリミング方法を提供すること。
【解決手段】基板１０上に形成された絶縁層１１上に半導体層を形成し、半導体層に不純物を拡散して形成した第１の導電部２０１と、逆導電型の第２の導電部２０２に接するＰＮ接合部２０３とでツェナーダイオード２０を形成しアンチヒューズ素子とする。第１の導電部２０１及び第２の導電部２０２の上面の領域にそれぞれ接続した導電部１５ａ及び１５ｂに電圧を印加してトリミングを行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に形成されている絶縁層と、
半導体材料からなり、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、
前記第１の方向における前記第１の導電部の端部を被覆する絶縁部と、
前記絶縁部の表面と前記第１の導電部の上面の領域とを覆うように、前記絶縁部の表面から前記上面の領域に亘って延在する第２の導電部と、
前記第２の導電部の上面における、前記第１の導電部の前記上面の領域に対向する領域に接続された第３の導電部と、を有することを特徴とする半導体装置。

【請求項2】

前記第１の導電部は、Ｐ型半導体領域と、前記上面の領域を含むＮ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を有し、
前記第２の導電部の一部が前記Ｎ型半導体領域における前記上面の領域と接していることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第３の導電部に電圧供給装置が接続されていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記Ｐ型半導体領域の上面に形成されている第４の導電部を含むことを特徴とする請求項２又は３に記載の半導体装置。

【請求項5】

前記第３の導電部に電圧を印加するトリミングにより前記Ｎ型半導体領域内に前記第２の導電部から前記ＰＮ接合部まで延在するフィラメントが形成されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。

【請求項6】

前記第２の導電部は、
前記絶縁部の表面及び前記第１の導電部の前記上面の領域に接するバリアメタルと、
前記バリアメタル上に形成された金属膜と、を含むことを特徴とする請求項１〜５のいずれか１に記載の半導体装置。

【請求項7】

前記金属膜はアルミニウムであることを特徴とする請求項６に記載の半導体装置。

【請求項8】

基板上に形成されている絶縁層上に、半導体材料からなる第１の導電部材を形成する半導体部材形成工程と、
前記第１の導電部材に不純物を注入することによりＮ型領域、及び前記Ｎ型領域に接するＰ型領域を形成する不純物注入工程と、
前記Ｐ型領域の一部を露出させる第１の開口部と前記Ｎ型領域の上面の一部を露出させる第２の開口部とを有する絶縁部を形成する絶縁部形成工程と、
前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面に第２の導電部を形成する第２導電部形成工程と、
前記第２の導電部における、前記第２の開口部に対応した領域の上面に第３の導電部を形成する第３導電部形成工程と、を有することを特徴とする半導体装置の製造方法。

【請求項9】

前記第２導電部形成工程は、前記第１の開口部によって露出した前記Ｐ型領域の上面に導電部を形成する工程を更に含むことを特徴とする請求項８に記載の半導体装置の製造方法。

【請求項10】

前記第２導電部形成工程では、
前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面にバリアメタルを形成し、引き続き前記バリアメタル上に金属膜を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。

【請求項11】

前記金属膜はアルミニウムであることを特徴とする請求項１０に記載の半導体装置の製造方法。

【請求項12】

基板上に形成されている絶縁層と、
Ｐ型半導体領域と、Ｎ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を含み、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、
前記第１の方向における前記Ｎ型半導体領域の端部を被覆する絶縁部と、
前記絶縁部の表面及び前記Ｎ型半導体領域の上面の領域を覆うように、前記絶縁部の表面から前記Ｎ型半導体領域の前記上面の領域に亘り延在する第２の導電部と、
前記第２の導電部の上面における、前記Ｎ型半導体領域の前記上面の領域に対向する領域に接続された第３の導電部と、
前記Ｐ型半導体領域の上面に形成されている第４の導電部と、を有する半導体装置のトリミング方法であって、
前記第４の導電部を接地電位に設定し、
前記ＰＮ接合部の耐圧を超える電圧を前記第３の導電部に印加することを特徴とする半導体装置のトリミング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、特にトリミングによって特性調整が可能な半導体装置、この半導体装置の製造方法及びトリミング方法に関する。

【背景技術】

【0002】

製造後の半導体装置の特性を調整するトリミング技術が知られている。トリミングに用いられるアンチヒューズ素子として、製造直後はカソードからアノードへ向けて電流が流れない「非導通状態」を維持し、トリミングによって電流が流れる「導通状態」に設定されるツェナーダイオードが知られている（例えば、特許文献１参照）。当該ツェナーダイオードは、Ｎ型不純物領域、Ｐ型不純物領域及びＰＮ接合部を有するツェナーダイオード部と、ツェナーダイオード部の両端に接続された電極（カソード、アノード）と、を有する。

【0003】

このようなアンチヒューズ素子（ツェナーダイオード）に対するトリミングでは、先ず、上記した電極を介して、ツェナーダイオード部のＰＮ接合の耐圧を超える電圧を逆方向に印加する。このＰＮ接合耐圧を超える逆方向の電圧印加によりＰＮ接合部が降伏すると共に発熱する。これにより、電極の構成物である例えばアルミニウムが溶解すると共に、Ｎ型不純物領域からＰ型不純物領域に向けて逆方向の電流が流れる。すると、溶解したアルミニウムがＮ型不純物領域からツェナーダイオード部に侵入する。この際、溶解したアルミニウムがＮ型不純物領域を介してＰＮ接合部に到達することにより、Ｎ型不純物領域内にアルミニウムのフィラメントが形成され、ツェナーダイオード部の両端が導通した「導通状態」となる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５−１８３６１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、特許文献１に記載されているツェナーダイオードでは、トリミング時に、アルミニウムによるフィラメント形成が不十分となり、ＰＮ接合部まで到達しない場合がある。このような場合、引き続き、複数回に亘り、ＰＮ接合耐圧を超える逆方向の電圧を印加することで、フィラメントをこのＰＮ接合部に至らせる。

【0006】

しかしながら、複数回に亘る電圧印加によって、アルミニウムをツェナーダイオード部に侵入させると、その分だけ、電極内に含まれるアルミニウムの量が減少し、電極内での電気抵抗が高くなる。よって、十分な電流を流せなくなり、アルミニウムをツェナーダイオード部のＰＮ接合部に到らせることが困難となる。

【0007】

よって、ツェナーダイオードを確実に「導通状態」に設定できなくなり、半導体装置に形成されている内部回路を所望の特性に調整することが出来なくなるという不具合が生じた。

【0008】

本発明は、上記した点に鑑みてなされたものであり、内部回路の特性をトリミングによって確実に所望の特性に調整することが可能な半導体装置、半導体装置の製造方法及びトリミング方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る半導体装置は、基板上に形成されている絶縁層と、半導体材料からなり、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、前記第１の方向における前記第１の導電部の端部を被覆する絶縁部と、前記絶縁部の表面と前記第１の導電部の上面の領域とを覆うように、前記絶縁部の表面から前記上面の領域に亘って延在する第２の導電部と、前記第２の導電部の上面における、前記第１の導電部の前記上面の領域に対向する領域に接続された第３の導電部と、を有する。

【0010】

本発明に係る半導体装置の製造方法は、基板上に形成されている絶縁層上に、半導体材料からなる第１の導電部材を形成する半導体部材形成工程と、前記第１の導電部材に不純物を注入することによりＮ型領域、及び前記Ｎ型領域に接するＰ型領域を形成する不純物注入工程と、前記Ｐ型領域の一部を露出させる第１の開口部と前記Ｎ型領域の上面の一部を露出させる第２の開口部とを有する絶縁部を形成する絶縁部形成工程と、前記第２の開口部によって露出した前記Ｎ型領域の上面、及び前記絶縁部の表面に第２の導電部を形成する第２導電部形成工程と、前記第２の導電部における、前記第２の開口部に対応した領域の上面に第３の導電部を形成する第３導電部形成工程と、を有する。

【0011】

本発明に係る半導体装置のトリミング方法は、基板上に形成されている絶縁層と、Ｐ型半導体領域と、Ｎ型半導体領域と、前記Ｐ型半導体領域及び前記Ｎ型半導体領域に接するＰＮ接合部と、を含み、前記基板の表面に沿った第１の方向に延在して前記絶縁層上に形成されている第１の導電部と、前記第１の方向における前記Ｎ型半導体領域の端部を被覆する絶縁部と、前記絶縁部の表面及び前記Ｎ型半導体領域の上面の領域を覆うように、前記絶縁部の表面から前記Ｎ型半導体領域の前記上面の領域に亘り延在する第２の導電部と、前記第２の導電部の上面における、前記Ｎ型半導体領域の前記上面の領域に対向する領域に接続された第３の導電部と、前記Ｐ型半導体領域の上面に形成されている第４の導電部と、を有する半導体装置のトリミング方法であって、前記第４の導電部を接地電位に設定し、前記ＰＮ接合部の耐圧を超える電圧を前記第３の導電部に印加する。

【発明の効果】

【0012】

本発明は、アンチヒューズ素子としての半導体材料からなる第１の導電部を、第２の導電部を介して、トリミング時に高電圧の供給を受ける第３の導電部（電極）と電気的に接続する。第２の導電部は、下面が第１の導電部の一部の領域と接しており且つ上面が第３の導電部に接続されている下部領域と、第１の導電部の端部を被覆する絶縁層の表面に形成されている上部領域と、からなる。

【0013】

かかる構成によれば、トリミング時には、第１の導電部に接している第２の導電部が発熱し、その下部領域に含まれる金属が溶解して第１の導電部に流れ込み、この流れ込んだ金属がフィラメントとなって第１の導電部を導通状態に設定する。この際、第２の導電部の下部領域から消失した分の金属は、この下部領域よりも高い位置に存在する第２の導電部の上部領域から補充される。これにより、トリミング時に第３の導電部から第１の導電部に向けて流れる電流の経路、つまり第２の導電部の下部領域中には、トリミングに伴う金属膜の薄膜化は生じない。従って、十分な量の金属を第１の導電部に侵入させることができるので、半導体材料からなる第１の導電部を確実に導通状態に設定することが可能となる。

【0014】

よって、本発明によれば、半導体装置の内部回路の特性をトリミングによって確実に所望の特性に調整することが可能となる。

【図面の簡単な説明】

【0015】

【図1】本発明に係る半導体装置１００の断面を表す断面図である。

【図2】半導体装置１００の製造手順を示すフロー図である。

【図3】下層絶縁層形成工程Ｓ１での工程断面図である。

【図4】半導体部材形成工程Ｓ２での工程断面図である。

【図5】不純物注入・パターニング工程Ｓ３での工程断面図である。

【図6】中間絶縁層・第１導電部形成工程Ｓ４での工程断面図である。

【図7】開口部形成工程Ｓ５での工程断面図である。

【図8】第２導電部形成工程Ｓ６の工程断面図である。

【図9】上層絶縁層形成工程Ｓ７の工程断面図である。

【図10】開口部形成工程Ｓ８での工程断面図である。

【図11】トリミング時における半導体装置１００の状態を表す断面図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施例について詳細に説明する。

【0017】

図１は、本発明に係る半導体装置１００の断面を表す断面図である。尚、図１は、半導体装置１００の全領域のうちで、アンチヒューズ素子としてのツェナーダイオード２０の形成領域を抜粋して示す断面図である。

【0018】

図１において、例えばＳｉ（シリコン）からなる半導体基板１０上には、例えばシリコン酸化物を含む下層絶縁層１１が形成されている。

【0019】

下層絶縁層１１上には、半導体基板１０の表面に沿った第１の方向に延在する第１の導電部としてのツェナーダイオード２０が形成されている。ツェナーダイオード２０は、Ｎ型の不純物を含むＮ型シリコン領域２０１と、Ｐ型の不純物を含むＰ型シリコン領域２０２と、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２によるＰＮ接合部２０３と、を有する。

【0020】

下層絶縁層１１及びツェナーダイオード２０の上面を覆うように、例えばシリコン酸化物を含む中間絶縁層１２が形成されている。ただし、中間絶縁層１２には、図１に示すようにＮ型シリコン領域２０１の上面の領域ＰＡを露出させる第１の開口部と、Ｐ型シリコン領域２０２の上面の領域ＱＡを露出させる第２の開口部とが設けられている。中間絶縁層１２は、図１に示すように、半導体基板１０の表面に沿った第１の方向におけるツェナーダイオード２０の端部を被覆する。

【0021】

当該第１の開口部にて露出したＮ型シリコン領域２０１の上面の領域、及び中間絶縁層１２の表面には、第２の導電部としてのメタル層１３ａが形成されている。メタル層１３ａは、図１に示すように、中間絶縁層１２の表面ｆａ、及びＮ型シリコン領域２０１の上面の領域ＰＡを覆うように、中間絶縁層１２の表面ｆａから、Ｎ型シリコン領域２０１の上面の領域ＰＡに亘り延在している。すなわち、メタル層１３ａは、中間絶縁層１２の表面ｆａに形成されている領域（以降、上部領域と称する）と、Ｎ型シリコン領域２０１と接している領域（以降、下部領域と称する）と、からなる。

【0022】

また、上記した第２の開口部にて露出したＰ型シリコン領域２０２の上面の領域、及び中間絶縁層１２の表面には、メタル層１３ｂが形成されている。メタル層１３ｂは、図１に示すように、中間絶縁層１２の表面、及びＰ型シリコン領域２０２の上面の領域ＱＡを覆うように、中間絶縁層１２の表面から、Ｐ型シリコン領域２０２の上面の領域ＱＡに亘り延在している。

【0023】

尚、メタル層１３ａ及び１３ｂは共に、Ａｌ（アルミニウム）膜１３１と、このＡｌ膜１３１の上面を被覆する上層バリアメタル１３２と、このＡｌ膜１３１の下面を被覆する下層バリアメタル１３３と、を含む。

【0024】

これらメタル層１３ａ及び１３ｂを覆うように、図１に示すように上層絶縁層１４が形成されている。

【0025】

更に、図１に示すように、第３の導電部としての電極１５ａが、上層絶縁層１４及びメタル層１３ａの上層バリアメタル１３２を貫通して、当該メタル層１３ａのＡｌ膜１３１と接続されている。すなわち、図１に示すように、メタル層１３ａの上面における、上記した領域ＰＡに対向する領域に電極１５ａが接続されている。また、電極１５ｂが、上層絶縁層１４及びメタル層１３ｂの上層バリアメタル１３２を貫通して、当該メタル層１３ｂのＡｌ膜１３１と接続されている。すなわち、図１に示すように、メタル層１３ｂの上面における、上記した領域ＱＡに対向する領域に電極１５ｂが接続されている。これらメタル層１３ｂと電極１５ｂとで第４の導電部を構成する。

【0026】

これら電極１５ａ及び１５ｂは共に、図１に示されるように、Ａｌ（アルミニウム）膜１５１と、このＡｌ膜１５１の上面を被覆する上層バリアメタル１５２と、かかるＡｌ膜１５１の下面を被覆する下層バリアメタル１５３と、を含む。電極１５ａ及び電極１５ｂが、アンチヒューズ素子としての電極となる。

【0027】

以下に、図１に示される半導体装置１００の製造方法について、図２に示す製造フローに沿って、図３〜図１０に示される工程断面図を参照しつつ説明する。

【0028】

まず、シリコンを含む半導体基板１０の表面を例えば９００〜１０００℃程度でスチーム酸化することにより、第１の絶縁層として、シリコン酸化物を含む下層絶縁層１１を図３に示すように形成する（下層絶縁層形成工程Ｓ１）。

【0029】

次に、ＣＶＤ（Chemical Vapor Deposition）法により、下層絶縁層１１の上面に、多結晶のポリシリコン膜１２０を図４に示すように形成する（半導体部材形成工程Ｓ２）。

【0030】

次に、フォトリソグラフィ技術及び異方性ドライエッチングによりポリシリコン膜１２０を所定のサイズにパターニングする。更に、フォトリソグラフィ技術及びイオンインプランテーション技術を用いて、所定のサイズにパターニングされたポリシリコン膜１２０のうちの一部の領域にＮ型の不純物を注入し、他部の領域にＰ型の不純物を注入して、図５に示すＮ型シリコン領域２０１及びＰ型シリコン領域２０２を形成する（不純物注入・パターニング工程Ｓ３）。

【0031】

次に、９００〜９５０℃程度の熱処理を行うことにより、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２に夫々注入された不純物を拡散させてＰＮ接合部２０３を形成する。これにより、第１の導電部としてのツェナーダイオード部２０が形成される。そして、引き続き、ＣＶＤ法により、Ｎ型シリコン領域２０１及びＰ型シリコン領域２０２上に、シリコン酸化物を含む中間絶縁層１２を図６に示すように形成する。（中間絶縁層・第１導電部形成工程Ｓ４）。

【0032】

次に、フォトリソグラフィ技術により、中間絶縁層１２の上面の領域において、ツェナーダイオード部２０の両端部の上方の領域、及びＰＮ接合部２０３を含む中央部の上方の領域を除く領域にフォトレジストを形成する。そして、中間絶縁層１２に異方性ドライエッチングを施す。これにより、図７に示すように、中間絶縁層１２には、Ｎ型シリコン領域２０１の上面を露出させる開口部ＡＰａと、Ｎ型シリコン領域２０１の上面を露出させる開口部ＡＰｂと、が形成される（開口部形成工程Ｓ５）。

【0033】

次に、スパッタリングにより、中間絶縁層１２の表面と、開口部ＡＰａにて露出したＮ型シリコン領域２０１の上面と、開口部ＡＰｂにて露出したＰ型シリコン領域２０２の上面とに、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）等のバリアメタルを堆積させる。引き続き、スパッタリングによってアルミニウムを堆積させ、再びスパッタリングにより、バリアメタルを堆積させる。そして、上記したスパッタリングによって順に堆積させた３層のメタルを、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）技術によってパターニングする。これにより、図８に示すように、Ｎ型シリコン領域２０１の上面及び中間絶縁層１２の表面に亘り、Ａｌ膜１３１と、当該Ａｌ膜１３１の上面及び下面を夫々被覆する上層バリアメタル１３２及び下層バリアメタル１３３と、を有する第２の導電部としてのメタル層１３ａが形成される。更に、Ｐ型シリコン領域２０２の上面及び中間絶縁層１２の表面に亘り、Ａｌ膜１３１と、当該Ａｌ膜１３１の上面及び下面を夫々被覆する上層バリアメタル１３２及び下層バリアメタル１３３と、を有するメタル層１３ｂが形成される（第２導電部形成工程Ｓ６）。

【0034】

次に、ＣＶＤ法により、シリコン酸化物を含む上層絶縁層１４を図９に示すように形成する（上層絶縁層形成工程Ｓ７）。

【0035】

次に、フォトリソグラフィ技術により、上層絶縁層１４の上面の領域のうちで、図９に示される凹部の領域を除く領域にフォトレジストを形成する。すなわち、図７に示す開口部ＡＰａ及び開口部ＡＰｂに対向する上層絶縁層１４の表面の領域に内包される領域を露出する開口部を有するフォトレジストを形成する。そして、上層絶縁層１４に異方性ドライエッチングを施す。これにより、図１０に示すように、上層絶縁層１４には、メタル層１３ａにおけるＡｌ膜１３１の開口部ＡＰａに対向する上面領域の一部を露出させる開口部ＯＰａと、メタル層１３ｂにおけるＡｌ膜１３１の開口部ＡＰｂに対向する上面領域の一部を露出させる開口部ＯＰｂと、が形成される（開口部形成工程Ｓ８）。

【0036】

次に、スパッタリングにより、上層絶縁層１４の表面と、開口部ＯＰａにて露出したメタル層１３ａのＡｌ膜１３１の上面と、開口部ＯＰｂにて露出したメタル層１３ｂのＡｌ膜１３１の上面とに、上記したバリアメタルを堆積させる。引き続き、スパッタリングによってアルミニウムを堆積させ、再びスパッタリングにより、バリアメタルを堆積させる。そして、上記したスパッタリングによって順に堆積させた３層のメタルを、フォトリソグラフィ技術及びＲＩＥ技術によってパターニングする。

【0037】

これにより、図１に示すように、メタル層１３ａの上面における上記した領域ＰＡに対向する領域に内包される領域に接続される、Ａｌ膜１５１と、Ａｌ膜１５１の上面及び下面を夫々被覆する上層バリアメタル１５２及び下層バリアメタル１５３と、を有する電極１５ａが第３導電部として形成される。更に、図１に示すように、メタル層１３ｂの上面における上記した領域ＱＡに対向する領域に、Ａｌ膜１５１と、Ａｌ膜１５１の上面及び下面を夫々被覆する上層バリアメタル１５２及び下層バリアメタル１５３と、を有する電極１５ｂが形成される（第３導電部形成工程Ｓ９）。

【0038】

以下に、図１に示されるアンチヒューズ素子としてのツェナーダイオード２０のトリミング方法について説明する。

【0039】

先ず、半導体装置１００の製造直後の非トリミング時には、電極１５ａに正極の電圧、電極１５ｂに接地電位を印加しても、ツェナーダイオード２０には電流は流れない。つまり、この際、ツェナーダイオード２０は、アンチヒューズ素子として「非導通状態」に設定されている。

【0040】

ここで、ツェナーダイオード２０を「導通状態」に設定するには、図１１に示すように、電圧供給装置４００により、ＰＮ接合耐圧を超える高電圧ＶＤを所定期間の間に亘り電極１５ａに印加する。これにより、ツェナーダイオード２０のＰＮ接合部２０３でツェナー降伏して発熱し、メタル層１３ａのＡｌ膜１３１が溶解する。そして、このＡｌ膜１３１の一部がＮ型シリコン領域２０１に侵入し、図１１の破線矢印にて示すように、ツェナーダイオード２０のＰＮ接合部２０３に向けて伸張するフィラメントが形成される。

【0041】

上記したような所定期間に亘る逆バイアスの印加を、Ａｌ膜１３１の一部、つまり溶解したアルミニウムからなるフィラメントがＮ型シリコン領域２０１を通ってＰＮ接合部２０３に到達して、ツェナーダイオード２０が「導通状態に」になるまで繰り返し行う。これにより、Ｎ型シリコン領域２０１内において、第２の導電部としてのメタル層１３ａから、ＰＮ接合部２０３まで延在するフィラメントが形成される。

【0042】

この際、メタル層１３ａのうちの上部領域（中間絶縁層１２の表面ｆａ上の領域）に含まれるアルミニウムが、Ｎ型シリコン領域２０１に侵入したアルミニウムの量の分だけ、メタル層１３ａの下部領域（Ｎ型シリコン領域２０１と接する領域）に流れ込む。

【0043】

それに伴い、メタル層１３ａの上部領域内には、図１１に示すように空洞Ｃａが形成される。空洞Ｃａが形成されることにより、図１１に示すように、メタル層１３ａの上部領域内には、Ａｌ膜１３１の膜厚が薄くなる区間ができる。Ａｌ膜１３１の膜厚が薄くなる区間では、他の区間に比して電気抵抗が高くなる。

【0044】

ところで、半導体装置１００では、電圧供給装置４００からの電流を受ける電極１５ａは、メタル層１３ａのうちでＮ型シリコン領域２０１と接している下部領域に接続されている。

【0045】

よって、電極１５ａが受けた電流はＡｌ膜１３１の膜厚が薄くなる上部領域を介さずに、Ｎ型シリコン領域２０１に流れ込む。したがって、トリミング時において、十分な量の電流をＮ型シリコン領域２０１からＰ型シリコン領域２０２に向けて流すことが可能となる。これにより、十分な量のアルミニウムをＮ型シリコン領域２０１に侵入させることができるので、確実にアンチヒューズ素子（ツェナーダイオード２０）を「導通状態」に設定することが可能となる。

【0046】

このように、半導体装置１００では、ツェナーダイオード２０のＮ型シリコン領域２０１と、トリミング時において高電圧ＶＤの供給を受ける電極１５ａと、をメタル層１３ａを介して電気的に接続している。ここで、メタル層１３ａは、その下面がＮ型シリコン領域２０１と接しており且つその上面に電極１５ａが形成されている下部領域と、ツェナーダイオード２０の端部を被覆する中間絶縁層１２の表面に形成されている上部領域と、からなる。

【0047】

よって、かかる構成によると、トリミング時には、Ｎ型シリコン領域２０１に接しているメタル層１３ａが発熱し、その下部領域に含まれる金属、例えばアルミニウムが溶解してＮ型シリコン領域２０１に流れ込む。この際、メタル層１３ａの下部領域から消失した分のアルミニウムは、この下部領域よりも高い位置に存在するメタル層１３ａの上部領域から補充される。これにより、電極１５ａからＮ型シリコン領域２０１に流れる電流の経路、つまりメタル層１３ａの下部領域中には、トリミングに伴うＡｌ膜の薄膜化は生じない。従って、十分な量のアルミニウムをＮ型シリコン領域２０１に侵入させることができるので、ツェナーダイオード２０を確実に「導通状態」に設定することが可能となる。

【0048】

尚、上記実施例では、メタル層１３ａ及び１３ｂとして、上層バリアメタル１３２と下層バリアメタル１３３とで被覆したＡｌ膜１３１を採用しているが、Ａｌ膜に代えて、例えばＡｕ（金）、Ａｇ（銀）又はＣｕ（銅）からなる金属膜を採用しても良い。

【0049】

また、図１に示す実施例では、トリミング時に、接地電位の供給を受けて、ツェナーダイオード２０のＰ型シリコン領域２０２に供給する構成として、電極１５ａ及びメタル層１３ａと同様な形態の電極１５ｂ及びメタル層１３ｂを採用している。しかしながら、トリミング時においてメタル層１３ｂ内のアルミニウムがＰ型シリコン領域２０２に侵入することはない。よって、メタル層１３ｂの形状、並びにメタル層１３ｂのどの箇所に電極１５ｂを接続するのかは限定されない。

【0050】

要するに、半導体装置１００としては、以下の第１〜第３の導電部、及び絶縁部を含むアンチヒューズ素子を有するものであれば良いのである。

【0051】

すなわち、第１の導電部（２０１〜２０３）は、半導体材料（例えばシリコン）からなり、基板（１０）の表面に沿った第１の方向に延在して絶縁層（１１）上に形成されている。絶縁部（１２）は、第１の導電部の第１の方向における端部を被覆する。第２の導電部（１３ａ）は、絶縁部（１２）の表面と第１の導電部の上面の領域（ＰＡ）とを覆うように、絶縁部の表面から第１の導電部の上面の領域に亘り延在する。第３の導電部（１５ａ）は、第２の導電部（１３ａ）の上面における、第１の導電部の上面の領域（ＰＡ）に対向する領域に接続されている。

【符号の説明】

【0052】

１１ 下層絶縁層
１２ 中間絶縁層
１３ａ メタル層
１５ａ 電極
２０ ツェナーダイオード
１３１ Ａｌ膜
２０１ Ｎ型シリコン領域
２０２ Ｐ型シリコン領域
２０３ ＰＮ接合部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】