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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2020-162173(P2020-162173A)
(43)【公開日】2020年10月1日
(54)【発明の名称】撮像素子および撮像装置
(51)【国際特許分類】
   H04N 5/378 20110101AFI20200904BHJP
   H04N 5/3745 20110101ALI20200904BHJP
   H04N 5/374 20110101ALI20200904BHJP
【FI】
   H04N5/378
   H04N5/3745
   H04N5/3745 500
   H04N5/374
【審査請求】有
【請求項の数】13
【出願形態】OL
【全頁数】18
(21)【出願番号】特願2020-109908(P2020-109908)
(22)【出願日】2020年6月25日
(62)【分割の表示】特願2018-508814(P2018-508814)の分割
【原出願日】2017年2月27日
(31)【優先権主張番号】特願2016-65491(P2016-65491)
(32)【優先日】2016年3月29日
(33)【優先権主張国】JP
(71)【出願人】
【識別番号】000004112
【氏名又は名称】株式会社ニコン
(74)【代理人】
【識別番号】100084412
【弁理士】
【氏名又は名称】永井 冬紀
(74)【代理人】
【識別番号】100146709
【弁理士】
【氏名又は名称】白石 直正
(72)【発明者】
【氏名】松本 繁
【テーマコード(参考)】
5C024
【Fターム(参考)】
5C024CX41
5C024CY47
5C024GX07
5C024GY31
5C024HX23
5C024HX55
(57)【要約】      (修正有)
【課題】AD変換した結果のデジタル値を記憶する記憶部を有する場合でもチップ面積の増加を抑制する撮像素子を提供する。
【解決手段】撮像装置において、撮像素子3は、入射した光を光電変換して電荷を生成する光電変換部と、光電変換部で生成された電荷による信号を基準信号と比較する比較部と、比較部から出力される信号に基づいた第1信号を記憶する、第1回路層に設けられる第1記憶部と、比較部から出力される信号に基づいた第2信号を記憶する、第1回路層に積層される第2回路層に設けられる第2記憶部と、を有するAD変換部70と、を備える。
【選択図】図5
【特許請求の範囲】
【請求項1】
入射した光を光電変換して電荷を生成する光電変換部と、
前記光電変換部で生成された電荷による信号を基準信号と比較する比較部と、前記比較部から出力される信号に基づいた第1信号を記憶する、第1回路層に設けられる第1記憶部と、前記比較部から出力される信号に基づいた第2信号を記憶する、前記第1回路層に積層される第2回路層に設けられる第2記憶部と、を有するAD変換部と、
を備える撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、撮像素子に関する。
【背景技術】
【0002】
画素からの信号をアナログデジタル変換して、デジタル信号を記憶部に記憶させる撮像素子が知られている(特許文献1)。しかし、従来技術では、複数の記憶部を配置すると、撮像素子のチップ面積が増大してしまう。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】日本国特開2013−30997号公報
【発明の概要】
【0004】
本発明の一態様によると、撮像素子は、入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷による信号を基準信号と比較する比較部と、前記比較部から出力される信号に基づいた第1信号を記憶する、第1回路層に設けられる第1記憶部と、前記比較部から出力される信号に基づいた第2信号を記憶する、前記第1回路層に積層される第2回路層に設けられる第2記憶部と、を有するAD変換部と、を備える。
【図面の簡単な説明】
【0005】
図1】第1の実施の形態に係る撮像装置の構成を示すブロック図。
図2】第1の実施の形態に係る撮像素子の断面構造を示す図。
図3】第1の実施の形態に係る撮像素子の構成を示すブロック図。
図4】第1の実施の形態に係る画素の構成を示す回路図。
図5】第1の実施の形態に係る撮像素子の構成の詳細を示すブロック図。
図6】(a)は、第1の実施の形態に係るAD変換部およびグローバルカウンタの構成を示す図。(b)は、第1の実施の形態に係るAD変換部の動作例を示すタイミングチャート。
図7】第2の実施の形態に係る撮像素子の構成の詳細を示すブロック図。
図8】第2の実施の形態に係る第1記憶部および第2記憶部により記憶されるデジタル信号の構成を説明するための図。
図9】変形例1に係る撮像素子の構成の詳細を示すブロック図。
【発明を実施するための形態】
【0006】
(第1の実施の形態)
図1は、第1の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置1は、撮影光学系2、撮像素子3、および制御部4を備える。撮像装置1は、例えばカメラである。撮影光学系2は、撮像素子3上に被写体像を結像する。撮像素子3は、撮影光学系2により結像する被写体像を撮像して画像信号を生成する。撮像素子3は、例えばCMOSイメージセンサである。制御部4は、撮像素子3の動作を制御するための制御信号を撮像素子3に出力する。また、制御部4は、撮像素子3から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系2は、撮像装置1から着脱可能にしてもよい。
【0007】
図2は、第1の実施の形態に係る撮像素子の断面構造を示す図である。図2に示す撮像素子3は、裏面照射型の撮像素子である。撮像素子3は、第1基板111と、第2基板112と、第3基板113と、第4基板114とを備える。第1基板111、第2基板112、第3基板113および第4基板114は、それぞれ半導体基板等により構成される。第1基板111は、配線層140と配線層141を介して第2基板112に積層される。第2基板112は、配線層142と配線層143を介して第3基板113に積層される。第3基板113は、配線層144と配線層145を介して第4基板114に積層される。白抜き矢印で示す入射光Lは、Z軸プラス方向へ向かって入射する。また、座標軸に示すように、Z軸に直交する紙面右方向をX軸プラス方向、Z軸およびX軸に直交する紙面手前方向をY軸プラス方向とする。撮像素子3は、入射光Lが入射する方向に、第1基板111と第2基板112と第3基板113と第4基板114とが積層されている。
【0008】
撮像素子3は、さらに、マイクロレンズ層101、カラーフィルタ層102、パッシベーション層103を有する。これらのパッシベーション層103、カラーフィルタ層102及びマイクロレンズ層101は、第1基板111に順次積層されている。マイクロレンズ層101は、複数のマイクロレンズMLを有する。マイクロレンズMLは、入射した光を後述する光電変換部12に集光する。カラーフィルタ層102は、複数のカラーフィルタFを有する。パッシベーション層103は、窒化膜や酸化膜で構成される。
【0009】
第1基板111、第2基板112、第3基板113、および第4基板114は、それぞれゲート電極やゲート絶縁膜が設けられる第1面105a、106a、107a、108aと、第1面とは異なる第2面105b、106b、107b、108bとを有する。また、第1面105a、106a、107a、108aには、それぞれトランジスタ等の各種素子が設けられる。第1基板111の第1面105a、第2基板112の第1面106a、第3基板113の第1面107a、および第4基板114の第1面108aには、それぞれ配線層140、141、144、145が積層して設けられる。また、第2基板112の第2面106bおよび第3基板113の第2面107bには、それぞれ配線層(基板間接続層)142、143が積層して設けられる。配線層140〜配線層145は、導体膜(金属膜)および絶縁膜を含む層であり、それぞれ複数の配線やビアなどが配置される。
【0010】
第1基板111の第1面105aの素子および第2基板112の第1面106aの素子は、配線層140、141を介してバンプや電極等の接続部109により電気的に接続される。同様に第3基板113の第1面107aの素子および第4基板114の第1面108aの素子は、配線層144、145を介してバンプや電極等の接続部109により電気的に接続される。また、第2基板112および第3基板113は、シリコン貫通電極等の複数の貫通電極110を有する。第2基板112の貫通電極110は、第2基板112の第1面106aおよび第2面106bに設けられた回路を互いに接続し、第3基板113の貫通電極110は、第3基板113の第1面107aおよび第2面107bに設けられた回路を互いに接続する。第2基板112の第2面106bに設けられた回路および第3基板113の第2面107bに設けられた回路は、基板間接続層142、143を介してバンプや電極等の接続部109により電気的に接続される。
【0011】
図3は、第1の実施の形態に係る撮像素子の構成を示すブロック図である。第1基板111は、2次元状に配置される複数の画素10を有する。画素10は、図2に示すX軸方向およびY軸方向に複数配置されている。画素10は、後述する光電変換部で生成された電荷に基づく信号を第2基板112へ出力する。第2基板112は、複数の比較部40を有する。比較部40は、画素10毎に設けられ、コンパレータ回路等により構成される。比較部40は、画素10から出力される信号と時間経過とともに一定の変化率で変化する基準信号とを比較し、比較結果を第3基板113および第4基板114に出力する。
【0012】
第3基板113は、複数の第1記憶部50を有する。第4基板114は、複数の第2記憶部60および出力部100を有する。第1記憶部50および第2記憶部60は、画素10毎に設けられ、ラッチ回路等により構成される。後に詳述するように、比較部40と第1記憶部50と第2記憶部60とは、画素10から出力されるアナログ信号を所定のビット数のデジタル信号に変換する積分型のアナログ/デジタル変換部(AD変換部)70を構成する。第1記憶部50は、所定のビット数のデジタル信号のうちの下位のビットのデジタル信号を記憶し、第2記憶部50は、所定のビット数のデジタル信号のうちの上位のビットのデジタル信号を記憶する。
【0013】
第1記憶部50は、比較部40により画素10から出力された信号と基準信号とが比較されるとき、画素10から出力された信号と基準信号との大小関係が変化するまでの時間を第1周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第2記憶部60は、画素10から出力された信号と基準信号との大小関係が変化するまでの時間を第1周波数のクロック信号よりも周波数が低い第2周波数のクロック信号で計測した結果に基づくデジタル信号を記憶する。第1記憶部50および第2記憶部60に記憶されたデジタル信号は出力部100に出力される。なお、撮像素子3の第4基板114は、出力部100に加え、複数のALU(Arithmetic and Logic Unit)、即ち演算ユニット80を設けてもよい。第4基板114が演算ユニット80を有する場合、第1記憶部50および第2記憶部60に記憶されたデジタル信号は、演算ユニット80に出力される。演算ユニット80は、画素10毎に設けられ、画素10毎に生成されるデジタル信号間の演算(四則演算)を行う。演算ユニット80は、加算回路、減算回路、フリップフロップ回路、およびシフト回路等を含んで構成される。各演算ユニット80は、信号線やスイッチSW等を介して互いに接続される。例えば、所定のスイッチSWをオン制御することによって画素の信号を選択されると、演算ユニット80は、選択された複数の画素の信号を演算処理する。
【0014】
本実施の形態では、第1記憶部50および第2記憶部60のうち、下位のビットのデジタル信号を記憶させる第1記憶部50を、第2記憶部60よりも比較部40に近い位置に配置する。すなわち、第1記憶部50は、比較部40と第2記憶部60との間にある。図3では、第1記憶部50を有する第3基板113が、比較部40を有する第2基板112と第2記憶部60を有する第4基板114との間にある。第2周波数よりも周波数が高い第1周波数のクロック信号に基づくデジタル信号を記憶する第1記憶部50を、第2記憶部60よりも比較部40の近い位置に設けることで、比較部40からの信号の信号遅延による影響を低減することができる。これにより、高精度なAD変換を実現することができる。
【0015】
図4は、第1の実施の形態に係る撮像素子の画素の構成を示す回路図である。画素10は、例えばフォトダイオード(PD)等の光電変換部12および読み出し部20を有する。光電変換部12は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部20は、転送部13と、排出部14と、フローティングディフュージョン(FD)15と、増幅部16と、電流源17とを有する。
【0016】
転送部13は、信号Vtxにより制御され、光電変換部12で光電変換された電荷をフローティングディフュージョン15に転送する。すなわち、転送部13は、光電変換部12およびフローティングディフュージョン15の間に電荷転送路を形成する。フローティングディフュージョン15は電荷を保持(蓄積)する。増幅部16は、フローティングディフュージョン15に保持された電荷による信号を増幅し、信号線18に出力する。図4に示す例では、増幅部16は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源VDD、フローティングディフュージョン15および電流源17に接続されるトランジスタM3により構成される。
【0017】
排出部(リセット部)14は、信号Vrstにより制御され、フローティングディフュージョン15の電荷を排出し、フローティングディフュージョン15の電位をリセット電位(基準電位)にリセットする。転送部13および排出部14は、例えば、それぞれトランジスタM1、トランジスタM2により構成される。読み出し部20は、転送部13により光電変換部12からフローティングディフュージョン15に転送された電荷に応じた信号(光電変換信号)を、信号線18に読み出す。
【0018】
図5は、第1の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子3は、複数の画素10と、画素10毎に設けられるAD変換部70と、出力部100と、タイミングジェネレータ200と、DA変換部210と、グローバルカウンタ220と、センスアンプ300と、ラインメモリ310と、入出力部320とを有する。AD変換部70は、比較部40、第1記憶部50、および第2記憶部60を含んで構成される。第1記憶部50および第2記憶部60は、ラッチ回路から構成される。本実施の形態では、図3図5とは、便宜上、第1記憶部50および第2記憶部60しか図示していない。撮像素子3は、記憶されるデジタル信号のビット数に対応して複数のラッチ回路(記憶部)が設けられる。複数のラッチ回路は各々1ビットのデジタル信号を記憶する。本実施の形態では、例えば、第3基板113は第1記憶部50の他に5個のラッチ回路を有し、6個のラッチ回路により6ビットのデジタル信号が記憶される。第4基板114は第2記憶部60の他に5個のラッチ回路を有し、6個のラッチ回路により6ビットのデジタル信号が記憶される。したがって、第3基板113および第4基板114が有するラッチ回路は合計12ビットのデジタル信号を記憶する。
【0019】
撮像素子3の第1層、すなわち第1基板111には、画素10と、タイミングジェネレータ200の一部とが設けられる。タイミングジェネレータ200は、複数の回路により構成され、第1基板111〜第4基板114に分けて配置される。なお、図5においては、第1基板111、第2基板112、第3基板113、および第4基板114をそれぞれ第1層、第2層、第3層および第4層と称している。タイミングジェネレータ200を構成する各回路は、画素10、AD変換部70が配置される領域の周辺部に配置される。第2層、すなわち第2基板112には、比較部40と、DA変換部210と、グローバルカウンタ220と、タイミングジェネレータ200の一部とが設けられる。なお、演算ユニット80が設けられる場合は、タイミングジェネレータ200を構成する各回路と同様に、演算ユニット80は周辺部に配置される。
【0020】
第3基板113には、第1記憶部50と、タイミングジェネレータ200の一部とが設けられる。第4基板114には、第2記憶部60と、出力部100と、タイミングジェネレータ200の一部と、センスアンプ300と、ラインメモリ310と、入出力部320とが設けられる。また、DA変換部210、グローバルカウンタ220、センスアンプ300、ラインメモリ310、および入出力部320は、各基板においてAD変換部70が配置される領域の周辺部に配置される。
【0021】
タイミングジェネレータ200は、パルス発生回路等により構成され、撮像装置1の制御部4から出力されるレジスタ設定値に基づいてパルス信号(クロック信号)を生成し、各画素10、比較部40、DA変換部210、およびグローバルカウンタ220等に出力する。レジスタ設定値は、例えば、シャッター速度(光電変換部の電荷蓄積時間)、ISO感度、画像補正の有無等に応じて設定される。DA変換部210は、タイミングジェネレータ200からのパルス信号に基づき、基準信号として信号レベルが変化するランプ信号を生成する。また、DA変換部210は、画素10毎に設けられる各比較部40に共通に接続され、基準信号を各比較部40に出力する。グローバルカウンタ220は、タイミングジェネレータ200からのパルス信号に基づき、カウント値を示す信号(例えばクロック信号)を生成して、第1記憶部50および第2記憶部60に出力する。第1記憶部50および第2記憶部60に記憶されたデジタル信号は、画素10毎に設けられる出力部100により信号線122に出力されえる。なお、演算ユニット80を設ける場合、画素10毎に設けられ、第1記憶部50および第2記憶部60から出力される画素10毎のデジタル信号間の演算(四則演算)を行う。演算ユニット80は、画素間の演算後、演算して得られた信号を、信号線122を介してセンスアンプ300に出力する。
【0022】
センスアンプ300は、信号線122に接続され、信号線122に入力される信号を増幅して読み出すことで、高速に信号を読み出す。ラインメモリ310には、センスアンプ300により読み出された信号が記憶される。入出力部320は、ラインメモリ310から出力される信号に対して信号のビット幅の調整や同期コードの付加等の信号処理を行い、画像信号として撮像装置1の制御部4に出力する。入出力部320は、例えばLVDSやSLVS等の高速インタフェースに対応した入出力回路等により構成されて信号を高速に伝送する。
【0023】
図6(a)は、第1の実施の形態に係るAD変換部およびグローバルカウンタの構成を示す図である。図6(a)に示す例では、AD変換部70の比較部40は、コンパレータ回路により構成される。比較部40の第1入力端子41には、信号線18を介して画素10から出力された信号が入力され、第2入力端子42にはDA変換部210から基準信号(ランプ信号)が入力される。比較部40は、画素10から出力された信号とランプ信号とを比較し、画素10からの信号のレベルとランプ信号のレベルとが一致すると出力信号の電位を遷移させる。比較部40による比較結果であるコンパレータ出力信号は、不図示のレベルシフタと信号線121とを介して第1記憶部50および第2記憶部60に入力される。
【0024】
第1記憶部50および第2記憶部60は、コンパレータ出力信号に基づいて、比較部40による比較開始時からコンパレータ出力信号の反転時までの経過時間に応じたカウント値をデジタル信号として記憶する。換言すると、第1記憶部50および第2記憶部60は、比較部40から出力される信号に基づいて、画素10から出力された信号のレベルとランプ信号のレベルとの大小関係が変化する(反転する)までの時間に応じたカウント値をデジタル信号として記憶する。グローバルカウンタ220は、周波数の異なるクロック信号を複数出力し、異なる周波数のクロック信号で画素10からの信号のレベルとランプ信号のレベルとの大小関係が変化するまでの時間を計測する。第1記憶部50および第2記憶部60は、計測された結果をデジタル信号として記憶する。つまり、第1記憶部50および第2記憶部60を含む複数のラッチ回路は、複数の異なる周波数のクロック信号で計測した結果に基づくデジタル信号をそれぞれ記憶する。
【0025】
図6(b)は、第1の実施の形態に係るAD変換部の動作例を示すタイミングチャートである。図6(b)において、縦軸は信号の電圧レベルを示し、横軸は時刻を示す。カウンタ出力1〜カウンタ出力12は、グローバルカウンタ220から出力されるカウント値を示すクロック信号を模式的に示している。例えば、カウンタ出力1〜カウンタ出力6は、デジタルデータの下位ビットの一部を構成するカウンタ値を示し、第1記憶部50を含む複数のラッチ回路にそれぞれ入力される。また、カウンタ出力7〜カウンタ出力12は、デジタルデータの上位ビットの一部を構成するカウンタ値を示し、第2記憶部60を含む複数のラッチ回路にそれぞれ入力される。ここで、下位ビットとは、グローバルカウンタ220から出力されるカウンタ出力1〜12のうち、カウンタ出力1〜6によるカウンタ値により生成されるデジタル信号のビットを指す。カウンタ出力1〜6のクロック信号の周波数は、カウンタ出力7〜12のクロック信号よりも周波数が高い。また、上位ビットとは、グローバルカウンタ220から出力されるカウンタ出力1〜12のうち、カウンタ出力7〜12によるカウンタ値により生成されるデジタル信号のビットを指す。カウンタ出力7〜12のクロック信号の周波数は、カウンタ出力1〜6のクロック信号よりも周波数が低い。
【0026】
画素10から出力された信号が比較部40の第1入力端子41に入力された後、時刻t1では、DA変換部210から比較部40に対して、信号レベルが時間的に変化するランプ信号(基準信号)の入力が開始される。また、グローバルカウンタ220から第1記憶部50および第2記憶部60を含む複数のラッチ回路に対して、カウンタ出力1〜カウンタ出力12の入力が開始される。時刻t1から時刻t3までの期間では、ランプ信号の電位(レベル)は、時間の経過と共に減少する。
【0027】
時刻t2において、画素からの信号の電位とランプ信号の電位とが略一致すると、比較部40は、コンパレータ出力信号の電位をハイレベルに遷移させる。第1記憶部50および第2記憶部60を含む複数のラッチ回路は、コンパレータ出力信号がローレベルからハイレベルになったときのカウンタ出力1〜カウンタ出力12によるカウント値をそれぞれ記憶(保持)する。例えば、カウンタ出力1によるカウント値を1ビット目ラッチ回路、カウンタ出力2によるカウント値を2ビット目ラッチ回路、カウンタ出力12によるカウント値を12ビット目ラッチ回路に記憶する。
【0028】
コンパレータ出力信号が伝送される信号線121は、第2基板112の比較部40と第3基板113の第1記憶部50と第4基板114の第2記憶部60とを結ぶ信号線となり、図2に示す貫通電極110やバンプ等を用いた信号線となる。第2基板112の比較部40から離れた位置にある第4基板114では、配線の寄生容量や層間の接合容量等によりコンパレータ出力信号の遅延や鈍り、画素間のばらつきが生じる。このため、ラッチ動作を行うラッチタイミングにずれが生じることとなる。本実施の形態では、下位のビットのデジタル信号のラッチを行う第1記憶部50を、第2基板112の比較部40に近い第3基板113に配置する。すなわち、カウンタ出力1〜カウンタ出力12のうち、相対的に高い周波数の信号によってラッチを行う第1記憶部50を比較部40に近い第3基板113に配置し、相対的に低い周波数の信号によってラッチを行う第2記憶部60を第4基板114に配置する。
【0029】
図6(b)の破線45は、第4基板114の第2記憶部60に入力されるコンパレータ出力信号によるラッチタイミングを模式的に示している。第2記憶部60に対するコンパレータ出力信号の入力タイミングは、破線45に示すように遅れることがある。しかし、第2記憶部60に入力されるカウント値を示す信号(例えばカウンタ出力12)の周波数が低い、すなわち上位ビットとなるカウント値の変化は遅いため、ラッチタイミングのずれの影響を低減させて、AD変換の変換誤差を低減させることができる。このように、比較部40からのコンパレータ出力信号の信号遅延による影響を低減し、AD変換の精度を向上させることができる。また、本実施の形態では、相対的に高い周波数の信号によってラッチを行う第1記憶部50をグローバルカウンタ220と同じ第2基板112に配置させる。このため、グローバルカウンタ220からのカウント値の信号遅延による影響を低減し、AD変換の精度を向上させることができる。
【0030】
本実施の形態では、下位ビット用の第1記憶部50が第3層113に設けられ、上位ビット用の第2記憶部60が第4層114に設けられているが、その逆、即ち、下位ビット用の第1記憶部50を第4層114に設け、上位ビット用の第2記憶部60を第3層113に設けてもよい。このように、第1記憶部50と第2記憶部60とを異なる基板に配置することによって、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換のビット数(分解能)を向上させることができる。さらに、第1記憶部50および第2記憶部60は、それぞれ対応する画素10に積層して設けられる。このため、画素10が有する開口率が低下することを防ぐことができる。
【0031】
上述した実施の形態によれば、次の作用効果が得られる。
(1)撮像素子3は、入射した光を光電変換して電荷を生成する光電変換部12と、光電変換部12で生成された電荷による信号を読み出す読出部(読み出し部20)と、読出部により読み出した信号と基準信号との比較に基づく信号を出力する比較部40と、比較部40から出力される信号に基づいて第1信号を記憶する第1記憶部50を有する第1回路層(第3基板113、配線層143、配線層144)と、比較部40から出力される信号に基づいて第2信号を記憶する第2記憶部60を有し、第1回路層に積層される第2回路層(第4基板114、配線層145)と、を備える。本実施の形態では、第1記憶部50と第2記憶部60とを異なる基板に配置する。このため、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。
【0032】
(2)本実施の形態では、第1記憶部50および第2記憶部60のうち、下位のビットのデジタル信号を記憶させる第1記憶部50を、比較部40に近い位置に配置する。このため、比較部40からの信号の信号遅延による影響を低減し、高精度なAD変換を実現することができる。
(3)第1記憶部50および第2記憶部60は、それぞれ対応する画素10に積層して設けられる。このため、画素10が有する開口率が低下することを防ぐことができる。
【0033】
(4)撮像素子3は、入射した光を光電変換して電荷を生成する光電変換部12と、光電変換部12で生成された電荷による信号を読み出す読出部(読み出し部20)と、読出部により読み出した信号と基準信号との比較に基づく信号を出力する比較部40と、比較部40から出力される信号に基づいて第1信号を記憶する第1記憶部50を有する第1回路層(第3基板113、配線層143、配線層144)と、比較部40から出力される信号に基づいて第2信号を記憶する第2記憶部60を有し、第1回路層に積層される第2回路層(第4基板114、配線層145)とを有するAD変換部70と、を備える。このようにしたので、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。
【0034】
(5)AD変換部70は、光電変換部12から読み出された信号を所定のビット数のデジタル信号に変換し、第1の記憶部50は、所定のビット数のデジタル信号のうちの相対的に下位のビットのデジタル信号を第1のデジタル信号として記憶し、第2の記憶部60は、所定のビット数のデジタル信号のうちの相対的に上位のビットのデジタル信号を第2のデジタル信号として記憶し、第1の記憶部50は、光電変換部12と第2の記憶部60との間に積層される。本実施の形態では、第1記憶部50および第2記憶部60のうち、下位のビットのデジタル信号を記憶させる第1記憶部50を、光電変換部12と第2の記憶部60との間に積層して比較部40に近い位置に配置する。このため、比較部40からの信号の信号遅延による影響を低減し、高精度なAD変換を実現することができる。
【0035】
(第2の実施の形態)
図7を参照して、第2の実施の形態に係る撮像素子3を説明する。なお、図中、第1の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第1の実施の形態に係る撮像素子3との相違点を主に説明する。図7は、第2の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子3は、第1記憶部50を構成する信号用記憶部51およびダーク用記憶部52を含む複数のラッチ回路と、第2記憶部60を構成する信号用記憶部61およびダーク用記憶部62を含む複数のラッチ回路とを有する。
【0036】
各画素10の読み出し部20は、転送部13により光電変換部12からフローティングディフュージョン15に転送された電荷に応じた信号(光電変換信号)と、フローティングディフュージョン15の電位をリセット電位にリセットしたときのダーク信号(ノイズ信号)とを順次、信号線18に読み出す。ダーク信号は、光電変換信号の補正に用いられる。AD変換部70は、光電変換信号およびダーク信号それぞれについて順次AD変換を行う。AD変換部70は、光電変換信号についてのAD変換を行う場合は、光電変換信号と基準信号との比較結果を、デマルチプレクサ53、63を介して信号用記憶部51および信号用記憶部61に出力する。また、AD変換部70は、ダーク信号についてのAD変換を行う場合は、ダーク信号と基準信号との比較結果を、デマルチプレクサ53、63を介してダーク用記憶部52およびダーク用記憶部62に出力する。
【0037】
AD変換部70は、光電変換信号を所定のビット数のデジタル信号に変換し、ダーク信号を所定のビット数のデジタル信号に変換する。AD変換部70は、光電変換信号によるデジタル信号を信号用記憶部51および信号用記憶部61に記憶させ、ダーク信号によるデジタル信号をダーク用記憶部52およびダーク用記憶部62に記憶させる。AD変換70の動作、信号用記憶部51およびダーク用記憶部52を含む複数のラッチ回路に記憶されるデジタル信号、信号用記憶部61およびダーク用記憶部62を含む複数のラッチ回路に記憶されるデジタル信号については、第1の実施形態と同様である。
【0038】
図8は、第1記憶部50および第2記憶部60により記憶されるデジタル信号の構成を説明するための図である。図7および図8に示す例では、信号用記憶部51と信号用記憶部61とダーク用記憶部52とダーク用記憶部62とはラッチ回路から構成され、記憶されるデジタル信号は各々が1ビットの信号となる。本実施の形態では、図7は、便宜上、信号用記憶部51と信号用記憶部61とダーク用記憶部52とダーク用記憶部62としか図示していない。第1の実施形態と同様に、撮像素子3は、記憶されるデジタル信号のビット数に対応して複数のラッチ回路(記憶部)が設けられる。複数のラッチ回路は各々1ビットのデジタル信号を記憶する。本実施の形態では、例えば、第3基板113は信号用記憶部51の他に5個のラッチ回路と、ダーク用記憶部52の他に5個のラッチ回路を有する。信号用の6個のラッチ回路は、光電変換信号を用いて生成される6ビットのデジタル信号を記憶する。ダーク信号用の6個のラッチ回路は、ダーク信号を用いて生成される6ビットのデジタル信号を記憶する。同様に、第4基板114は信号用記憶部61の他に5個のラッチ回路と、ダーク用記憶部62の他に5個のラッチ回路を有する。信号用の6個のラッチ回路は、光電変換信号を用いて生成される6ビットのデジタル信号を記憶する。ダーク信号用の6個のラッチ回路は、ダーク信号を用いて生成される6ビットのデジタル信号を記憶する。信号用記憶部61およびダーク用記憶部62は、信号用記憶部51およびダーク用記憶部52よりも、比較部40から離れた第4基板114に設けられる。このため、信号用記憶部61およびダーク用記憶部62に記憶される信号には、コンパレータ出力信号の遅延によるAD変換誤差が生じる場合がある。
【0039】
信号用記憶部51を含む複数のラッチ回路は、光電変換信号による下位6ビットのデジタル信号S1を記憶する。信号用記憶部61を含む複数のラッチ回路は、光電変換信号による上位6ビットの信号S2と、AD変換誤差分となる遅延誤差Nとを加算した信号(S2+N)を記憶する。また、ダーク用記憶部52を含む複数のラッチ回路は、ダーク信号による下位6ビットのデジタル信号D1を記憶する。ダーク用記憶部62を含む複数のラッチ回路は、ダーク信号による上位6ビットの信号D2と、AD変換誤差分となる遅延誤差Nとを加算した信号(D2+N)を記憶する。このため、図8(a)に示すように、信号S1と信号(S2+N)とが光電変換信号による12ビットのデジタル信号を構成する。また、図8(b)に示すように、信号D1と信号(D2+N)とがダーク信号による12ビットのデジタル信号を構成する。
【0040】
演算ユニット80は、光電変換信号のデジタル信号とダーク信号のデジタル信号との減算による相関二重サンプリング(CDS;Correlated Double Sampling)、すなわちデジタルCDSを行う。演算ユニット80は、信号用記憶部51を含む複数のラッチ回路および信号用記憶部61を含む複数のラッチ回路から出力される光電変換信号に応じたデジタル信号と、ダーク用記憶部52を含む複数のラッチ回路およびダーク用記憶部62を含む複数のラッチ回路から出力されるダーク信号に応じたデジタル信号との減算を行って補正信号を生成する。例えば、演算ユニット80は、信号用記憶部51を含む複数のラッチ回路からの信号S1とダーク用記憶部52を含む複数のラッチ回路からの信号D1との減算を行って、補正信号の下位6ビットを構成する信号A1(=S1−D1)を得る。また、演算ユニット80は、信号用記憶部61を含む複数のラッチ回路からの信号(S2+N)とダーク用記憶部62を含む複数のラッチ回路からの信号(D2+N)との減算を行って、補正信号の上位6ビットを構成する信号A2(=S2−D2)を得る。信号(S2+N)と信号(D2+N)との減算を行うことにより、AD変換誤差分となる遅延誤差Nを除去することができる。この結果、CDS処理後の補正信号は、信号A1(=S1−D1)と信号A2(=S2−D2)とにより構成される。
【0041】
光電変換信号のデジタル信号を記憶させる記憶部と、ダーク信号のデジタル信号を記憶させる記憶部とを異なる基板に配置させた場合は、デジタル信号およびダーク信号のいずれか一方に遅延誤差Nが含まれることとなるため、CDS処理により遅延誤差Nを除去することができない。本実施の形態では、下位ビットの信号を記憶する信号用記憶部51とダーク用記憶部52とを第3基板113に配置し、上位ビットの信号を記憶する信号用記憶部61とダーク用記憶部62とを第4基板114に配置する。このため、CDS処理により遅延誤差Nを除去することができ、AD変換の精度を向上させることができる。
【0042】
第2の実施の形態にあっては、光電変換信号のデジタル信号の下位ビット用の信号用記憶部51とダーク信号のデジタル信号の下位ビット用のダーク用記憶部52とを第3基板113に設け、光電変換信号のデジタル信号の上位ビット用の信号用記憶部61とダーク信号のデジタル信号の上位ビット用のダーク用記憶部62とを第4基板114に設けた。この代わりに、光電変換信号のデジタル信号の下位ビット用の信号用記憶部51とダーク信号のデジタル信号の下位ビット用のダーク用記憶部52とを第4基板114に設け、光電変換信号のデジタル信号の上位ビット用の信号用記憶部61とダーク信号のデジタル信号の上位ビット用のダーク用記憶部62とを第3基板113に設けてもよい。この場合でも、第4基板114の下位ビット用の信号用記憶部51と下位ビット用のダーク用記憶部52には、信号遅延に起因する誤差が生じる恐れがあるが、この信号遅延誤差は、同一の基板に設けられた下位ビット用の信号用記憶部51と下位ビット用のダーク用記憶部52において略等しい値になり、CDS処理により除去することができる。
【0043】
上述した実施の形態によれば、第1の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
(6)光電変換部12から読み出された信号は、光電変換信号及びノイズ信号を含み、撮像素子3は、比較部40の比較結果に基づき、光電変換信号の第1のデジタル信号及びノイズ信号の第1のデジタル信号をそれぞれ記憶する光電変換信号用の第1の記憶部(信号用記憶部51)及びノイズ信号用の第1の記憶部(ダーク用記憶部52)を有する。撮像素子3は、比較部40の比較結果に基づき、光電変換信号の第2のデジタル信号及びノイズ信号の第2のデジタル信号をそれぞれ記憶する光電変換信号用の第2の記憶部(信号用記憶部61)及びノイズ信号用の第2の記憶部(ダーク用記憶部62)を有する。光電変換信号用の第1の記憶部とノイズ信号用の第1の記憶部とは、互いに同基板(第1回路層)に設けられ、光電変換信号用の第2の記憶部とノイズ信号用の第2の記憶部とは、互いに同基板(第2回路層)に設けられる。このようにしたので、CDS処理により遅延誤差Nを除去することができ、AD変換の精度を向上させることができる。
【0044】
(7)撮像素子3は、第1の記憶部50に記憶された光電変換信号の第1のデジタル信号及びノイズ信号の第1のデジタル信号の差分を算出し、第2の記憶部60に記憶された光電変換信号の第2のデジタル信号及びノイズ信号の第2のデジタル信号の差分を算出する演算部(演算ユニット80)を更に備える。このようにしたので、演算ユニット80により遅延誤差Nを除去することができる。
【0045】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【0046】
(変形例1)
図9は、変形例1に係る撮像素子の構成の詳細を示すブロック図である。変形例1に係る撮像素子3では、コンパレータ出力信号の遅延による遅延誤差Nを算出し、遅延誤差Nを用いてデジタル信号の補正を行う。撮像素子3は、第1スイッチ部31と、第2スイッチ部32と、誤差量算出部340と、誤差量補正部350とを有する。第1スイッチ部31および第2スイッチ部32は、それぞれトランジスタ等により構成される。遅延誤差Nの算出を行う場合は、第1スイッチ部31をオン、第2スイッチ部32をオフにさせる。これにより、第3基板113の第1記憶部50および第4基板114の第2記憶部60には、グローバルカウンタ220から同じクロック信号が入力される。第1記憶部50および第2記憶部60は、それぞれ互いに同じカウント値を示すクロック信号を用いてラッチ動作を行う。第1記憶部50および第2記憶部60に記憶されたデジタル信号は、センスアンプ300を介してラインメモリ310に出力される。
【0047】
誤差量算出部340は、ラインメモリ310から第1記憶部50によるカウント値と第2記憶部60によるカウント値とを読み出し、各々のカウント値の減算を行うことにより遅延誤差Nを算出する。誤差量算出部340は、算出した遅延誤差Nをメモリ341に記憶させる。なお、メモリ341への遅延誤差Nの記憶は、製品出荷時に予め記憶させるようにしてもよいし、撮影前に記憶させるようにしてもよい。本撮影時は、第1スイッチ部31をオフ、第2スイッチ部32をオンにさせる。本撮影を行ってデジタル信号がラインメモリ310に記憶されると、誤差量補正部350は、誤差量算出部340に記憶された遅延誤差Nを用いて信号の補正を行う。例えば、ラインメモリ310に記憶されたデジタルデータから遅延誤差Nを減算する。また、誤差量補正部350は、補正後の信号を画像信号として、入出力部320に出力するようにする。このようにすることで、コンパレータ出力信号の遅延による遅延誤差Nを除去することができる。
【0048】
(変形例2)
変形例1に係る撮像素子3では、誤差量算出部340によりコンパレータ出力信号の遅延による遅延誤差Nを算出し、誤差量補正部350により遅延誤差Nを用いてデジタル信号の補正を行う例について説明した。しかし、演算ユニット80が遅延誤差Nを算出して遅延誤差Nを用いてデジタル信号の補正を行うように構成してもよい。すなわち、演算ユニット80は、誤差量算出部340および誤差量補正部350を機能的に有する。この場合、変形例1の場合と同様に第1記憶部50および第2記憶部60に同じカウント値を示すクロック信号を用いてラッチ動作を行わせて、それぞれに記憶されたデジタル信号を演算ユニット80に出力させる。
【0049】
演算ユニット80は、第1記憶部50によるカウント値と第2記憶部60によるカウント値との減算を行うことにより遅延誤差Nを算出する。また、演算ユニット80は、算出した遅延誤差Nを演算ユニット80内部のラッチ回路等に記憶させる。なお、遅延誤差Nの記憶は、製品出荷時に予め行うようにしてもよいし、撮影前に行うようにしてもよい。本撮影時は、演算ユニット80は、遅延誤差Nを用いて信号の補正を行う。例えば、第2記憶部60によるデジタル信号から遅延誤差Nを減算する。このようにすることで、コンパレータ出力信号の遅延による遅延誤差Nを除去することができる。
【0050】
(変形例3)
上述した実施の形態では、第1基板111が画素10を有し、第2基板112が比較部40を有し、第3基板113が第1記憶部50を含む複数の記憶部(ラッチ回路)を有し、第4基板114が第2記憶部60を含む複数の記憶部(ラッチ回路)を有し、4つの基板が積層される例について説明した。しかし、基板の数は4つに限定されない。撮像素子3は、2つ以上の基板が積層されていればよい。例えば、画素10と比較部40とは同じ基板に設けられてもよい。また、比較部40と第1記憶部50とは同じ基板に設けられてもよい。光電変換部12と比較部40と第1記憶部50とが同じ基板に設けられてもよい。また、第1記憶部50と第2記憶部60とが同じ基板に設けられてもよい。この場合、第1記憶部50は、第2記憶部60よりも比較部40に近い位置に設けられる。撮像素子を、比較部40を有する基板と記憶部(ラッチ回路)を有する基板とを積層した構成としてもよい。比較部40を有する回路層と記憶部を有する回路層とを積層した積層構造のAD変換部とすることにより、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。
また、記憶部(ラッチ回路)を有する基板は、第3基板113と第4基板114とを含む3つ以上あってもよい。例えば、12ビットのデジタル信号を記憶するための12個の記憶部(ラッチ回路)が、3つの基板に4個ずつ設けられてもよいし、12つの基板に1個ずつ設けられてもよい。
【0051】
上述した実施の形態では、下位ビットに対応する第1記憶部50と、上位ビットに対応する第2記憶部60とを設ける例について説明した。しかし、上位のビット及び下位のビットに対して相対的に中位のビットのデジタル信号を記憶する第3記憶部を設けるようにしてもよい。この場合、比較部40から出力される信号に基づいて、画素10から出力された信号と基準信号との大小関係が変化するまでの時間を、第2周波数のクロック信号よりも周波数が低い第3周波数のクロック信号で計測する。第3記憶部は、第3周波数のクロック信号で計測された結果に基づいて第3信号を記憶する。第1周波数のクロック信号に基づくデジタル信号を下位のビットのデジタル信号、第2周波数のクロック信号に基づくデジタル信号を中位のビットのデジタル信号、第3周波数のクロック信号に基づくデジタル信号を上位のビットのデジタル信号とする。
【0052】
第1記憶部と第2記憶部と第3記憶部とを、互いに異なる基板に配置するようにしてもよい。第2記憶部60が第1記憶部50と第3記憶部との間にあるよう、第2記憶部60を有する基板が第1記憶部50を有する基板と第3記憶部を有する基板との間に設けてもよい。第1記憶部50と第2記憶部60とを同じ基板に設け、第3記憶部のみを異なる基板に設けてもよい。第1記憶部50は第2記憶部60よりも比較部40に近い位置に設ける。また、第1記憶部50と第2記憶部60とを有する基板は、比較部40を有する基板と第3記憶部を有する基板との間に設けられるようにしてもよい。第2記憶部60と第3記憶部を同じ基板に設けてもよい。
【0053】
(変形例4)
上述した実施の形態では、12ビットのデジタル信号へのAD変換を行う例について説明した。しかし、任意のビット数のAD変換に関しても同様に適用することができる。任意のビット数に応じた複数のラッチ回路(記憶部)を設けてもよい。第3基板113および第4基板114が有する各々のラッチ回路の数は任意の数としてよい。例えば、第1の実施形態において、第3基板113および第4基板114が有する各々のラッチ回路の数は6個に限定さない。第3基板113および第4基板114が有する各々のラッチ回路の数は、6個未満でも6個以上であってもよい。したがって、第3基板113および第4基板114が有するラッチ回路に記憶されるデジタル信号の合計は12ビット未満であっても、12ビット以上であってもよい。
【0054】
また、第1記憶部50と第2記憶部60とを異なる基板に配置する場合に、任意のビット数に応じた複数のラッチ回路等を異なる基板に分けて配置してもよい。第3基板113の第1記憶部50を含むラッチ回路の数と、第4基板114の第2記憶部60を含むラッチ回路の数とは異なっていてもよい。例えば、第3基板113は第1記憶部50を含む8個のラッチ回路を有し、第4基板114は第2記憶部60を含む6個のラッチ回路を有していてもよい。同様に、第2の実施形態において、光電変換信号を12ビットのデジタル信号に変換し、ダーク信号を8ビットのデジタル信号に変換する場合においても、ラッチ回路の数は限定されない。第3基板113のダーク用記憶部52を含むダーク信号用のラッチ回路の数と、第4基板114のダーク用記憶部62を含むダーク用のラッチ回路の数とは異なっていてもよい。例えば、第3基板113は、信号用記憶部51を含む6個の信号用ラッチ回路を有し、ダーク用記憶部52を含む6個のダーク用ラッチ回路を有する。第4基板114は、信号用記憶部61を含む6個の信号用ラッチ回路を有し、ダーク用記憶部62を含む2個のダーク用ラッチ回路を有するようにしてもよい。また、第3基板113にのみ、ダーク用記憶部52を設けてもよい。第4基板114はダーク用記憶部62を設けなくてもよい。第3基板113または第4基板114が有する信号用記憶部の数とダーク用記憶部の数が異なっていてもよい。
【0055】
(変形例5)
上述した実施の形態では、撮像素子3は、裏面照射型の構成とする例について説明した。しかし、撮像素子3を、光が入射する入射面側に配線層140を設ける表面照射型の構成としてもよい。
【0056】
(変形例6)
上述した実施の形態では、光電変換部12としてフォトダイオードを用いる例について説明した。しかし、光電変換部12として光電変換膜を用いるようにしてもよい。
【0057】
(変形例7)
上述の実施の形態で説明した撮像素子3は、カメラ、スマートフォン、タブレット、PCに内臓のカメラ、車載カメラ等に適用されてもよい。
【0058】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【0059】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願2016年第65491号(2016年3月29日出願)
【符号の説明】
【0060】
3 撮像素子、12 光電変換部、10 画素、40 比較部、50 第1記憶部、60 第2記憶部、70 AD変換部、80 演算ユニット
図1
図2
図3
図4
図5
図6
図7
図8
図9
【手続補正書】
【提出日】2020年8月7日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
を光電変換して電荷を生成する光電変換部と、
前記光電変換部で生成された電荷による信号を基準信号と比較し、第1回路層に設けられる比較部と、前記比較部から出力される信号に基づいた信号を記憶し、前記第1回路層に積層される第2回路層に設けられる第1記憶部とを有するAD変換部と、
を備える撮像素子。
【請求項2】
請求項1に記載の撮像素子において、
前記比較部は、前記光電変換部で生成された電荷に基づいたアナログ信号を基準信号と比較し、
前記第1記憶部は、前記比較部から出力される信号に基づいたデジタル信号を記憶する撮像素子。
【請求項3】
請求項1または2に記載の撮像素子において、
前記光電変換部は、前記第1回路層に設けられる撮像素子。
【請求項4】
請求項1または2に記載の撮像素子において、
前記光電変換部は、前記第1回路層と前記第2回路層とに積層される第3回路層に設けられる撮像素子。
【請求項5】
請求項4に記載の撮像素子において、
光が入射する側から、前記第3回路層と前記第1回路層と前記第2回路層とが設けられる撮像素子。
【請求項6】
請求項1から請求項5のいずれか一項に記載の撮像素子において、
前記第2回路層は、前記光電変換部で生成された電荷による信号の補正に用いる信号を記憶する第2記憶部を有する撮像素子。
【請求項7】
請求項6に記載の撮像素子において、
前記第1記憶部に記憶された信号と前記第2記憶部に記憶された信号とを用いた演算を行う演算部を備える撮像素子。
【請求項8】
請求項7に記載の撮像素子において、
前記演算部は、前記第1記憶部に記憶された信号と前記第2記憶部に記憶された信号との差分を演算する撮像素子。
【請求項9】
請求項7または8に記載の撮像素子において、
前記演算部は、前記第2回路層に設けられる撮像素子。
【請求項10】
請求項7または8に記載の撮像素子において、
前記演算部は、前記第1回路層と前記第2回路層とに積層される第4回路層に設けられる撮像素子。
【請求項11】
請求項10に記載の撮像素子において、
光が入射する側から、前記第1回路層と前記第2回路層と前記第4回路層とが設けられる撮像素子。
【請求項12】
請求項1から請求項11のいずれか一項に記載の撮像素子において、
前記AD変換部は、前記光電変換部毎に設けられる撮像素子。
【請求項13】
請求項1から請求項12のいずれか一項に記載の撮像素子と、
前記撮像素子からの信号に基づいて画像データを生成する生成部と、を備える撮像装置。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0001
【補正方法】変更
【補正の内容】
【0001】
本発明は、撮像素子および撮像装置に関する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正の内容】
【0004】
本発明の第1の態様による撮像素子は、を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷による信号を基準信号と比較し、第1回路層に設けられる比較部と、前記比較部から出力される信号に基づいた信号を記憶し、前記第1回路層に積層される第2回路層に設けられる第1記憶部とを有するAD変換部と、を備える。
本発明の第2の態様による撮像装置は、第1の態様による撮像素子と、前記撮像素子からの信号に基づいて画像データを生成する生成部と、を備える。