特許 5649219 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5649219

(24)【登録日】2014年11月21日

(45)【発行日】2015年1月7日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/331 20060101AFI20141211BHJP

   H01L 29/737 20060101ALI20141211BHJP

   H01L 31/10 20060101ALI20141211BHJP

   G02F 1/017 20060101ALI20141211BHJP

【ＦＩ】

   H01L29/72 H

   H01L31/10 A

   G02F1/017 503

【請求項の数】8

【全頁数】15

(21)【出願番号】特願2011-12277(P2011-12277)

(22)【出願日】2011年1月24日

(65)【公開番号】特開2012-156206(P2012-156206A)

(43)【公開日】2012年8月16日

【審査請求日】2013年2月15日

(73)【特許権者】

【識別番号】591230295

【氏名又は名称】ＮＴＴエレクトロニクス株式会社

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(74)【代理人】

【識別番号】100119677

【弁理士】

【氏名又は名称】岡田 賢治

(74)【代理人】

【識別番号】100115794

【弁理士】

【氏名又は名称】今下 勝博

(72)【発明者】

【氏名】石橋 忠夫

(72)【発明者】

【氏名】安藤 精後

(72)【発明者】

【氏名】村本 好史

(72)【発明者】

【氏名】吉松 俊英

(72)【発明者】

【氏名】横山 春喜

【審査官】 安田 雅彦

(56)【参考文献】

【文献】 特開昭６０−２４２６７１（ＪＰ，Ａ）

【文献】 特開平０５−２４３２５２（ＪＰ，Ａ）

【文献】 特開平０７−２５４６１２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３７

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ３１／１０

Ｇ０２Ｆ １／０１７

(57)【特許請求の範囲】

【請求項1】

基板の一方の側に前記基板面と並行に第１半導体層、ｐ形の第２半導体層、ｎ形の第３半導体層、ｎ形の第４ａ半導体層、及び第４ｂ半導体層が積層された半導体装置であって、
前記基板側から前記第３半導体層、前記第１半導体層、前記第４ａ半導体層、前記第４ｂ半導体層、前記第２半導体層の順で積層しており、
前記第１半導体層及び前記第４ｂ半導体層は、不純物濃度が前記第２半導体層及び前記第３半導体層より低濃度であり、
前記第４ａ半導体層及び前記第４ｂ半導体層は、バンドギャップが前記第１半導体層及び前記第２半導体層より大きく、
前記第２半導体層の外周が前記第４ｂ半導体層の外周より内側にあることを特徴とする半導体装置。

【請求項2】

前記第２半導体層と前記第３半導体層との間に逆バイアスが印加されたとき、前記第２半導体層と前記第４ａ半導体層との間で０．２Ｖ以上１．０Ｖ以下の電位差が発生することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２半導体層の前記第４ｂ半導体層と反対側に隣接するｎ形の第６半導体層をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

基板の一方の側に前記基板面と並行に第１半導体層、ｐ形の第２半導体層、ｎ形の第３半導体層、ｐ形の第５ａ半導体層、及び第５ｂ半導体層が積層された半導体装置であって、
前記基板側から前記第２半導体層、前記第１半導体層、前記第５ａ半導体層、前記第５ｂ半導体層、前記第３半導体層の順で積層しており、
前記第１半導体層及び前記第５ｂ半導体層は、不純物濃度が前記第２半導体層及び前記第３半導体層より低濃度であり、
前記第５ａ半導体層及び前記第５ｂ半導体層は、バンドギャップが前記第１半導体層及び前記第２半導体層より大きく、
前記第３半導体層の外周が前記第５ｂ半導体層の外周より内側にあることを特徴とする半導体装置。

【請求項5】

前記第２半導体層と前記第３半導体層との間に逆バイアスが印加されたとき、前記第３半導体層と前記第５ａ半導体層との間で０．２Ｖ以上１．０Ｖ以下の電位差が発生することを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記第３半導体層の前記第５ｂ半導体層と反対側に隣接するｎ形の第７半導体層をさらに備えることを特徴とする請求項４又は５に記載の半導体装置。

【請求項7】

基板の一方の側に前記基板面と並行に第１半導体層、ｐ形の第２半導体層、ｎ形の第３半導体層、ｎ形の第４ａ半導体層、及び第４ｂ半導体層が積層された半導体装置であって、
前記基板側から前記第３半導体層、前記第１半導体層、前記第４ａ半導体層、前記第４ｂ半導体層、前記第２半導体層の順で積層しており、
前記第１半導体層及び前記第４ｂ半導体層は、不純物濃度が前記第２半導体層及び前記第３半導体層より低濃度であり、
前記第２半導体層の外周が前記第４ｂ半導体層の外周より内側にあることを特徴とする半導体装置。

【請求項8】

前記第２半導体層の前記第４ｂ半導体層と反対側に隣接するｐ形の第６半導体層をさらに備えることを特徴とする請求項７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置のデバイス構造に関するものである。

【背景技術】

【0002】

ＩＩＩ−Ｖ族の化合物半導体で製作される、いわゆる化合物半導体デバイスは、高速動作に優れたヘテロ構造バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、また、発光、受光、光変調機能を持つ様々な光デバイスとして、現在の光通信システムやワイヤレスシステムに不可欠な部品となっている。このような化合物半導体デバイスは、より高速な動作を求めてデバイスを微細化するにつれ、以下に述べる化合物半導体ゆえの問題が起こりやすい。

【0003】

Ｓｉ系材料を基本とする集積回路技術は、不純物の熱拡散やイオン注入、Ｓｉの酸化／絶縁層形成、ポリＳｉ堆積、選択的成長など自由度のある製作プロセス技術を駆使することができる。一方、化合物半導体デバイスは、メサ構造を基本とするデバイス形態をとることが多い。このため、化合物半導体デバイスは、メサ加工に伴う寸法の制御性の問題や、その材料特性、表面特性ゆえの制約が大きい。特に、化合物半導体デバイスは、表面を不活性化（＝パシベーション）することが困難である。パシベーションが困難な理由は、化合物半導体の表面に準位が発生することである。表面に発生した準位は、キャリア電荷をトラップしてデバイス構造内の電位分布の制御を困難とし、表面の電流パスに伴う異常な順方向電流を発生させ、また再結合中心となって暗電流を増大させるという問題が起こる。

【0004】

このような化合物半導体の表面特性の問題は、特に、高速動作に最も適した電子移動度の高いＩｎＧａＡｓを、ＨＢＴのベース層、コレクタ層に使用する際に大きな影響を及ぼす。また、化合物半導体の表面特性の問題は、長距離光通信の使用波長（１．５ミクロン帯）に合わせてＩｎＧａＡｓやこれを含む多重量子井戸構造を使用する光デバイスにも影響を及ぼす。これは、ＩｎＧａＡｓのバンドギャップエネルギーが０．７５ｅＶと小さく、またパシベーションが難しいため、そのｐｎ接合のリーク電流が高くなる傾向があるからである。このような化合物半導体の表面特性の問題は、ヘテロ構造バイポーラトランジスタやｐｉｎ形フォトダイオードなどに共通の問題である。

【0005】

図６は、従来の典型的な超高速ＨＢＴ５０の構造を説明する断面図である。ＨＢＴ５０は高速化のために構造の微細化が必須であり、通常はメサ形のｐｎ接合を重ねてデバイスを構成する。ＨＢＴ５０は、ＩｎＧａＡｓをｐ形ベース層５０６とｎ形コレクタ層５０３に用いたｎｐｎ形である。

【0006】

ＨＢＴ５０は、半絶縁性ＩｎＰ基板５０１の上に、島状に電気分離されたＩｎＰサブコレクタ層５０２が配置され、その上に、低濃度のｎ形ＩｎＧａＡｓコレクタ層５０３とｐ形ＩｎＧａＡｓベース層５０６からなるベース・コレクタメサ、そのメサの上部にｎ形ＩｎＰエミッタ層５０７が配置される。ＨＢＴ５０は、さらに、エミッタ電極５０８、ベース電極５０９、及びコレクタ電極５１０を備える。通常、ＨＢＴ５０のように、ｐ形ベース層５０６とｎ形コレクタ層５０３が同一のサイズのメサであり、図６のＡ−Ａ’断面におけるバンドダイアグラムは図７のようになる。このため、ベース・コレクタ接合のメサ側面には電界がそのまま残り、ＩｎＧａＡｓからなるベース・コレクタ接合は、そのメサの側面表面のパシベーションが難しく、接合のリーク電流が多くなる傾向がある。順方向電流が増大すると、コレクタのオン電圧が増大して低コレクタ電圧領域の動作が困難になったり、その不安定性により信頼性が損なわれるという問題が起こる。また、逆方向のリーク電流が多いと、ベース電流の一部がコレクタ側に流れこむため、低電流動作が困難になるという問題も起こる。

【0007】

なお、後述する図８のフォトダイオード６０のように、ｐ形ベース層５０６の下部にリーク電流を低減するノンドープのＩｎＧａＡｓＰ表面カバー層６０４相当の層を挿入することも可能である。しかし、この構造は、コレクタメサが大きくなりデバイスの微細化の障害となりうる。

【0008】

図８は、超高速動作が求められる通信用フォトダイオード、特に１０Ｇｂ／ｓ以上の速度が要求されるフォトダイオード６０の構造を説明する断面図である。フォトダイオード６０は、接合容量を下げる目的で半絶縁性ＩｎＰ６０１上にメサ形の半導体層の構造をとることが多い。

【0009】

フォトダイオード６０は、下層側から、ｎ形ＩｎＰコンタクト層６０２、低濃度のＩｎＧａＡｓ光吸収層６０３、低濃度のＩｎＧａＡｓＰ表面カバー層６０４及びｐ形ＩｎＰコンタクト層６０５の順でメサ加工した層から成り、さらに電圧印加に必要なｐ電極６０６及びｎ電極６０７を備える。

【0010】

図６のＨＢＴ５０と異なり、フォトダイオード６０は、比較的狭いｐ形領域（ｐ形ＩｎＰコンタクト層６０５）がＩｎＧａＡｓ光吸収層６０３を含む広い中間部メサの上に、島状に形成されている。ｐｎ接合の活性領域は、ｐ形ＩｎＰコンタクト層６０５で規定される領域となり、接合容量は小さくなる。図９（Ａ）は、図８のＡ−Ａ’断面におけるバンドダイアグラムである。このバンドダイアグラムが示すように、ＩｎＧａＡｓ光吸収層６０３が空乏化してダイオード動作に適正な電界が誘起される。

【0011】

ＩｎＧａＡｓ光吸収層６０３の上面は、ＩｎＧａＡｓの露出を防ぐバンドギャップがより大きいノンドープのＩｎＧａＡｓＰ表面カバー層６０４で覆われている。さらに、ＩｎＧａＡｓ光吸収層６０３の上面を広げるため、中間部メサは従来のフォトダイオードより広くなっている。このような構造とすることで、中間部メサの側面に及ぶ電界が低減され、フォトダイオード６０は、ＩｎＧａＡｓの表面に起因するリーク電流の発生を抑制することができる。

【0012】

図８に示した構造の導電形の極性を入れ替え、ｐ形ＩｎＰコンタクト層を下部、ｎ形ＩｎＰコンタクト層を上部に配置した反転形フォトダイオード構造も提案されている（例えば、特許文献１を参照。）。特許文献１のフォトダイオードも同様の理由でリーク電流の発生を抑制することができる。

【0013】

さらに、図８のフォトダイオード６０の構造において、ＩｎＧａＡｓ光吸収層６０３を、ＩｎＧａＡｓを内部構造に含む光コア層で置き換えたものがリッジ導波路を持つ電界吸収形光変調器である。この電界吸収形光変調器もフォトダイオード６０の場合と同様に、ＩｎＧａＡｓの表面に起因するリーク電流の発生を抑制することができる。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開２０１０−１４７１７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

上述のように、ＩｎＧａＡｓなどのバンドギャップの小さな半導体材料のｐｎ接合が様々な電子デバイスや光デバイスに用いられている。しかし、高速動作を目的としたデバイスにおいては、図８のフォトダイオードや上述した電界吸収形光変調器のような構造としても、リーク電流の発生を抑制することは次の理由により困難である。

【0016】

１つの理由はデバイスサイズである。フォトダイオードをアレイ状に高密度に配置しようとする場合、メササイズが制限される。すなわち、図８の中間部メサの側面近傍（Ｂ−Ｂ’断面）では、下部メサによりＩｎＧａＡｓ側面に及ぶ電気力線は減少するが下部メサのサイズに応じて電位降下が残留（図９（Ｂ））することになる。フォトダイオードをアレイ状に高密度に配置しようとすれば、フォトダイオードを近接させるため下部メサのサイズが制限され、ＩｎＧａＡｓ表面に起因するリーク電流を完全に抑制することが困難になる。

【0017】

他の理由はデバイスのシリーズ抵抗である。デバイスの高速動作のためにはシリーズ抵抗を低減することが必要である。図８のようにｐ形ＩｎＰコンタクト層６０５を上部にｎ形ＩｎＰコンタクト層６０２を下部に配置した構造では、中間部メサのサイズがシリーズ抵抗に影響することは少ない。しかし、特許文献１の反転形フォトダイオードは、下部がｐ形ＩｎＰコンタクト層である。ｐ形ＩｎＰコンタクト層のホール移動度が小さいため、ｐ形ＩｎＰコンタクト層のサイズが大きくなるとシリーズ抵抗が増大することになる。高速動作をさせるためシリーズ抵抗を低減しようとすれば、ｐ形ＩｎＰコンタクト層のサイズを小さくしなければならず、ＩｎＧａＡｓ表面に起因するリーク電流を抑制することが困難になる。

【0018】

さらに、高速動作を目的とした電界吸収形光変調器では次のような理由もある。電界吸収形光変調器はリッジ形の光導波路を構成することが多く、上部クラッド（図８の６０５相当）となるリッジの下部に、ＩｎＧａＡｓを含むコア層領域が図８の６０３部分の内部に配置される。このような構造は、コアのｐｎ接合のメサ側面に電位降下が残留し、リーク電流の発生やデバイスの劣化の原因となる。

【0019】

上に述べたように、高速動作を目的としたデバイス構成では、デバイスのサイズやシリーズ抵抗の観点からリーク電流の発生を抑制することが困難という課題があった。そこで、前記課題を解決するために、本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0020】

上記目的を達成するために、本発明に係る半導体装置は、中間部メサの上に中間部メサより小さい上部メサを配置しており、中間部メサの上面を被うようにノンドープの半導体層を配置することとした。なお、本明細書では、半導体層の積層方向を縦方向、基板表面に平行な方向を横方向と記載する場合がある。また、基板に近い層を下の層、遠い層を上の層と記載することがある。

【0021】

具体的には、本発明に係る半導体装置は、基板の一方の側に前記基板面と並行に第１半導体層、ｐ形の第２半導体層、ｎ形の第３半導体層、及びｎ形の第４半導体層とｐ形の第５半導体層のうち少なくとも一方の層が積層された半導体装置であって、前記第１半導体層は、前記第２半導体層と前記第３半導体層との間に配置され、不純物濃度が前記第２半導体層及び前記第３半導体層より低濃度であり、前記第４半導体層は、前記第１半導体層と前記第２半導体層との間に配置され、バンドギャップが前記第１半導体層より大きく、前記第５半導体層は、前記第１半導体層と前記第３半導体層との間に配置され、バンドギャップが前記第１半導体層より大きく、前記第２半導体層が前記第３半導体層より前記基板から離れている場合、前記第４半導体層を必須とし、前記第２半導体層の外周が前記第４半導体層の外周より内側にあり、前記第３半導体層が前記第２半導体層より前記基板から離れている場合、前記第５半導体層を必須とし、前記第３半導体層の外周が前記第５半導体層の外周より内側にあることを特徴とする。

【0022】

ノンドープの第４半導体層又は第５半導体層を挿入し、第４半導体層又は第５半導体層に電位差を発生させる。この電位差の発生により中間部メサの側面に電圧が発生しないため、リーク電流を抑制することができる。このため、デバイスの横方向サイズを縮小でき、さらにこの縮小によりシリーズ抵抗も低減できる。

【0023】

従って、本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することができる。

【0024】

本発明に係る半導体装置は、前記第２半導体層が前記第３半導体層より前記基板から離れている場合、前記第２半導体層と前記第４半導体層との間に逆バイアスが印加されたとき、前記第４半導体層で０．２Ｖ以上１．０Ｖ以下の電位差が発生することを特徴とする。また、本発明に係る半導体装置は、前記第３半導体層が前記第２半導体層より前記基板から離れている場合、前記第３半導体層と前記第５半導体層との間に逆バイアスが印加されたとき、前記第５半導体層で０．２Ｖ以上１．０Ｖ以下の電位差が発生することを特徴とする。発生する電位差が前記範囲より大きいとデバイス動作を維持できる最小バイアス電圧が上昇することになる。一方、発生する電位差が前記範囲より小さいとリーク電流の抑制が不完全となる。

【0025】

本発明に係る半導体装置は、前記第２半導体層が前記第３半導体層より前記基板から離れている場合、前記第２半導体層の前記第４半導体層と反対側に隣接するｎ形の第６半導体層をさらに備えることを特徴とする。この構造の半導体装置は、ＮＰＮトランジスタとすることができる。

【0026】

本発明に係る半導体装置は、前記第３半導体層が前記第２半導体層より前記基板から離れている場合、前記第３半導体層の前記第５半導体層と反対側に隣接するｐ形の第７半導体層をさらに備えることを特徴とする。この構造の半導体装置は、ＰＮＰトランジスタとすることができる。

【発明の効果】

【0027】

本発明は、デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することができる。

【図面の簡単な説明】

【0028】

【図1】本発明に係る半導体装置を説明する図である。（Ａ）は断面の図であり、（Ｂ）は上面の図である。

【図2】本発明に係る半導体装置を説明する図である。（Ａ）は活性部分のバンドダイアグラムであり、（Ｂ）は周辺部分のバンドダイアグラムである。

【図3】本発明に係る半導体装置を説明する図である。（Ａ）は断面の図であり、（Ｂ）は上面の図である。

【図4】本発明に係る半導体装置を説明する図である。（Ａ）は活性部分のバンドダイアグラムであり、（Ｂ）は周辺部分のバンドダイアグラムである。

【図5】本発明に係る半導体装置を説明する断面の図である。

【図6】従来のＨＴＢを説明する断面の図である。

【図7】図６のＡ−Ａ’断面におけるバンドダイアグラムである。

【図8】従来のフォトダイオードを説明する断面の図である。

【図9】（Ａ）図８のＡ−Ａ’断面におけるバンドダイアグラムである。（Ｂ）図８のＢ−Ｂ’断面におけるバンドダイアグラムである。

【発明を実施するための形態】

【0029】

以下、具体的に実施形態を示して本発明を詳細に説明するが、本願の発明は以下の記載に限定して解釈されない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

【0030】

（実施形態１）
図１（Ａ）〜図２（Ｂ）は、実施形態１の半導体装置１０を説明する図である。半導体装置１０は、ｎｐｎ形のヘテロ構造バイポーラトランジスタ（ＨＢＴ）である。図１（Ａ）と図１（Ｂ）は、それぞれ半導体装置１０の断面と上面を模式的に示した図である。
１０１は半絶縁性のＩｎＰ基板、
１０２はｎ形ＩｎＰサブコレクタ層（ｎ−ＩｎＰサブコレクタ層と記載する。）、
１０３は低濃度のＩｎＧａＡｓコレクタ層、
１０４はｎ形ＩｎＧａＡｓＰ電界制御層（ｎ−ＩｎＧａＡｓＰ電界制御層と記載する。）、
１０５は低濃度のＩｎＧａＡｓＰ中間層、
１０６は高濃度ｐ形ＩｎＧａＡｓベース層（ｐ^＋−ＩｎＧａＡｓベース層と記載する。）、
１０７はｎ形ＩｎＰエミッタ層（ｎ−ＩｎＰエミッタ層と記載する。）、
１０８、１０９、１１０は、それぞれ、エミッタ電極、ベース電極、コレクタ電極
である。

【0031】

半導体装置１０は、
ＩｎＧａＡｓコレクタ層１０３が第１半導体層、
ｐ^＋−ＩｎＧａＡｓベース層１０６が第２半導体層、
ｎ−ＩｎＰサブコレクタ層１０２が第３半導体層、
ＩｎＧａＡｓＰ中間層１０５が第４半導体層、
ｎ−ＩｎＰエミッタ層１０７が第６半導体層である。

【0032】

ここで、ＩｎＧａＡｓコレクタ層１０３とＩｎＧａＡｓＰ中間層１０５の低濃度とは、「空乏化したときに当該層内で大きな電界変化を引き起こすような電荷が殆んど生じない程度にドナー又はアクセプタの濃度が低い状態」を意味する。すなわち、ＩｎＧａＡｓコレクタ層１０３とＩｎＧａＡｓＰ中間層１０５は、他のいずれのドーピング層と比較してもドナー又はアクセプタの濃度が低く、当該層をノンドープとしても半導体装置１０は本発明の効果を得ることができる。また、ｐ^＋−ＩｎＧａＡｓベース層１０６の高濃度とは、「ベース電極１０９とオーミックコンタクトが可能な程度にアクセプタ濃度が高い」を意味する。例えば、ｐ^＋−ＩｎＧａＡｓベース層１０６は不純物濃度を１０^１９／ｃｍ^３以上とすることが好ましい。

【0033】

まず、半導体装置１０の製造方法について説明する。半導体装置１０を製作するには、まず、半絶縁性のＩｎＰ基板１０１上に、１０２〜１０７の各半導体層をＭＯ−ＶＰＥ法によりエピタキシャル成長する。デバイスの製作は、まず、ｎ−ＩｎＰエミッタ層１０７のメサ、ｐ^＋−ＩｎＧａＡｓベース層１０６のメサ、低濃度のＩｎＧａＡｓＰ中間層１０５、ｎ−ＩｎＧａＡｓＰ電界制御層１０４、ＩｎＧａＡｓコレクタ層１０３を含むコレクタメサ、ｎ−ＩｎＰサブコレクタ層１０２メサを、順次、４段のメサとして化学エッチング法により形成する。ここで、ｐ^＋−ＩｎＧａＡｓベース層１０６の加工の際に、その下層の低濃度のＩｎＧａＡｓＰ中間層１０５との界面でエッチングを停止しやすくするため、すなわち、低濃度のＩｎＧａＡｓＰ中間層１０５のエッチング速度をｐ^＋−ＩｎＧａＡｓベース層１０６よりも相対的に小さくしておく。具体的には、低濃度のＩｎＧａＡｓＰ中間層１０５のバンドギャップエネルギーを１ｅＶ程度以上にする。

【0034】

最後に、エミッタ電極１０８、ベース電極１０９、コレクタ電極１１０を形成する。これらの引き出し電極、層間の絶縁層、パッドなどは図示していないが、必要に応じてこれらも形成する。

【0035】

図１（Ｂ）は上面図である。ＩｎＰ基板１０１側からｎ−ＩｎＰサブコレクタ層１０２を含むサブコレクタメサ、ＩｎＧａＡｓコレクタ層１０３からＩｎＧａＡｓＰ中間層１０５を含むコレクタメサ、ｐ^＋−ＩｎＧａＡｓベース層１０６を含むベースメサ、ｎ−ＩｎＰエミッタ層１０７を含むエミッタメサが形成されている。そして、上方にあるメサほど小さくなっており、コレクタメサの外周はサブコレクタメサの外周の内側にあり、ベースメサの外周はコレクタメサの外周の内側にあり、エミッタメサの外周はベースメサの内側にある。なお、各メサを矩形にしているが、その形状は矩形に限るものではない。

【0036】

半導体装置１０のエミッタ電極１０８、ベース電極１０９、コレクタ電極１１０に適正なバイアス電圧（典型的にはエミッタに対して，ベースを＋０．６〜０．８Ｖ程度，コレクタを＋０．３〜３Ｖ程度）を印加して動作状態とした際の、ベース・コレクタ接合の活性部分（Ａ−Ａ’断面）及び周辺部分（Ｂ−Ｂ’断面）のバンドダイアグラムをそれぞれ図２（Ａ）と図２（Ｂ）に示す。

【0037】

製造時に、図２（Ａ）のようにｐ^＋−ＩｎＧａＡｓベース層１０６の一部から、ｎ−ＩｎＰサブコレクタ層１０２の一部にわたり空乏化するようにｎ−ＩｎＧａＡｓＰ電界制御層１０４のドーピング濃度を調整しておく。後述のようにｎ_２−ｉ−ｐ部分の電位段差が適切な範囲（０．２Ｖ〜１．０Ｖ）となるように、例えば、ｎ−ＩｎＧａＡｓＰ電界制御層１０４の厚さは２０〜４０ｎｍであり、そのドーピング濃度は２〜５×１０^１７／ｃｍ^３に調整される。

【0038】

半導体装置１０の場合、導電形の配置は、基板側から、ｎ_１（ｎ形）−ｉ（真性）−ｎ_２（ｎ形）−ｉ（真性）−ｐ（ｐ形）の順となる。ここで、ｎ_２−ｉ−ｐ部分の電位段差が適切な範囲（０．２Ｖ〜１．０Ｖ）となることが重要であり、通常はおおむね０．５Ｖ〜０．８Ｖとすることが好ましい。この電位段差が大きすぎると、デバイス動作を維持できる最小のバイアス電圧（ＨＢＴの場合はベース・コレクタ電圧）が上昇してしまう。この段差は、ＨＢＴの動作にとって必要なものではないが、この電圧段差が応答特性を大きく変えるものではない。

【0039】

一方、周辺部のＢ−Ｂ’断面においては、ｎ−ＩｎＰサブコレクタ層１０２から低濃度のＩｎＧａＡｓＰ中間層１０５まで、ｎ_１−ｉ−ｎ_２−ｉの接続であり、ｐ形の層は存在しない（図２（Ｂ））。ベース・コレクタ接合に逆バイアス電圧が印加された状態において、たとえｎ−ＩｎＧａＡｓＰ電界制御層１０４の表面側の空乏化が多少生じても、その下部に電子が残留して中性層が残り、その下部への電界の進入をスクリーニングするため、低濃度のＩｎＧａＡｓコレクタ層１０３の電位降下は生じない。すなわち、コレクタメサのメサ側面（ＩｎＧａＡｓコレクタ層１０３の側面）には電圧がかからないので、メサ側面が原因となる、順方向および逆方向のリーク電流の発生を低減させることができる。

【0040】

実施形態１ではｎｐｎトランジスタ構造を説明したが、導電型を反転させることでｐｎｐトランジスタ構造とすることもできる。

【0041】

（実施形態２）
図３（Ａ）〜図４（Ｂ）は、実施形態２の半導体装置２０を説明する図である。半導体装置２０はフォトダイオードである。図３（Ａ）と図３（Ｂ）は、それぞれ半導体装置２０の断面と上面を模式的に示した図である。
２０１は半絶縁性のＩｎＰ基板、
２０２は高濃度のｐ形ＩｎＧａＡｓＰ電極層（ｐ^＋−ＩｎＧａＡｓＰ電極層と記載する。）、
２０３はｐ形のＩｎＧａＡｓ光吸収層（ｐ−ＩｎＧａＡｓ光吸収層と記載する。）、
２０４は低濃度のＩｎＧａＡｓ光吸収層（ｕｄ．−ＩｎＧａＡｓ光吸収層と記載する。）、
２０５はｐ形ＩｎＧａＡｓＰ電界制御層（ｐ−ＩｎＧａＡｓＰ電界制御層と記載する。）、
２０６はノンドープＩｎＧａＡｓＰ中間層（ｕｄ．−ＩｎＧａＡｓＰ中間層と記載する。）、
２０７はｎ形ＩｎＧａＡｓＰ電界制御層（ｎ−ＩｎＧａＡｓＰ電界制御層と記載する。）、
２０８は低濃度のＩｎＧａＡｓＰ電子走行層（ｎ−ＩｎＧａＡｓＰ電子走行層と記載する。）、
２０９は高濃度のｎ形ＩｎＧａＡｓＰ電極層（ｎ^＋−ＩｎＧａＡｓＰ電極層と記載する。）、
２１０は誘電体反射防止膜、
２１１はｎ電極、
２１２はｐ電極
である。

【0042】

半導体装置２０は、
ｕｄ．−ＩｎＧａＡｓ光吸収層２０４が第１半導体層、
ｐ−ＩｎＧａＡｓ光吸収層２０３が第２半導体層、
ｎ−ＩｎＧａＡｓＰ電子走行層２０７が第３半導体層、
ｕｄ．−ＩｎＧａＡｓＰ中間層２０６が第５半導体層である。

【0043】

ここで、「低濃度」及び「高濃度」とは、実施形態１での説明と同様の意味である。

【0044】

まず、半導体装置２０の製造方法について説明する。半導体装置２０を製作するには、まず、半絶縁性のＩｎＰ基板２０１上に、２０２〜２０９までの各半導体層をＭＯ−ＶＰＥ法によりエピタキシャル成長する。その後、ｎ^＋−ＩｎＧａＡｓＰ電極層２０９、ｎ−ＩｎＧａＡｓＰ電子走行層２０８、ｎ−ＩｎＧａＡｓＰ電界制御層２０７からなる上部メサを化学エッチング法により形成する。ここでｎ−ＩｎＧａＡｓＰ電界制御層２０７と、ｕｄ．−ＩｎＧａＡｓＰ中間層２０６との組成を変えて、上層のエッチング速度を相対的に大きくして、エッチングが両層の界面付近で停止しやすくすることが好ましい。その後、ｕｄ．−ＩｎＧａＡｓＰ中間層２０６からｐ−ＩｎＧａＡｓ光吸収層２０３までの中間部メサを形成、同様にしてｐ^＋−ＩｎＧａＡｓＰ電極層２０２の下部メサを形成し、電気分離する。上部メサとその下部の中間部メサ内部がデバイスの活性部分（主領域）となる。その後、ｎ電極２１１、ｐ電極２１２を形成する。これらの引き出し電極、層間の絶縁層、パッドなどは図示していないが、必要に応じてこれらも形成する。最後に、誘電体反射防止膜２１０を形成する。

【0045】

図３（Ｂ）は上面図である。ＩｎＰ基板２０１側からｐ^＋−ＩｎＧａＡｓＰ電極層２０２を含む下部メサ、ｐ−ＩｎＧａＡｓ光吸収層２０３からｕｄ．−ＩｎＧａＡｓＰ中間層２０６を含む中間部メサ、ｎ−ＩｎＧａＡｓＰ電界制御層２０７からｎ^＋−ＩｎＧａＡｓＰ電極層２０９を含む上部メサが形成されている。そして、上方にあるメサほど小さくなっており、中間部メサの外周は下部メサの外周の内側にあり、上部メサの外周は中間部メサの外周にある。なお、各メサを円形にしているが、その形状は円形に限るものではない。

【0046】

半導体装置２０の動作条件は、おおむね通常のｐｉｎ形フォトダイオードと変わらない。ｎ電極２１１とｐ電極２１２にバイアス電圧を印加したときの活性部分（Ａ−Ａ’断面）及び周辺部分（Ｂ−Ｂ’断面）のバンドダイアグラムをそれぞれ図４（Ａ）と図４（Ｂ）に示す。図４（Ａ）の活性部分は空乏化している。例えば、バイアス電圧は、１．５〜４Ｖの範囲である。

【0047】

製造時に、図４（Ａ）のようにｕｄ．−ＩｎＧａＡｓ光吸収層２０４からｎ−ＩｎＧａＡｓＰ電子走行層２０８に到る各層が空乏化するようにｐ−ＩｎＧａＡｓＰ電界制御層２０５のドーピング濃度を調整しておく。後述のようにｐ−ｉ−ｎ部分の電位段差が適切な範囲（０．２Ｖ〜１．０Ｖ）となるように、ｐ−ＩｎＧａＡｓＰ電界制御層２０５の厚さは２０〜４０ｎｍであり、そのドーピング濃度は２〜５×１０^１７／ｃｍ^３に調整される。

【0048】

半導体装置２０の場合、導電形の配置は、ｐ−ＩｎＧａＡｓＰ電界制御層２０５、ｕｄ．−ＩｎＧａＡｓＰ中間層２０６、ｎ−ＩｎＧａＡｓＰ電界制御層２０７部分のｐ（ｐ形）−ｉ（真性）−ｎ（ｎ形）となる。このｐ−ｉ−ｎ部分の電位段差が適切な範囲（０．２Ｖ〜１．０Ｖ）となることが重要であり、通常はおおむね０．５Ｖ〜０．８Ｖとすることが好ましい。この電位段差が大きすぎると、デバイス動作を維持できる最小のバイアス電圧が上昇してしまう。この電位段差は、フォトダイオードの動作にとって必要なものではなく、従来のフォトダイオードには存在していなかった。半導体装置２０は下記効果を得るためにこの電圧段差を設けるが、この電位段差はフォトダイオードの応答特性を大きく変えるものではない。

【0049】

一方、中間部メサの周辺部（図３（Ａ）のＢ−Ｂ’断面）は、ｐ−ＩｎＧａＡｓ光吸収層２０３の側から、ｐ_１−ｉ−ｐ_２−ｉの構造となっており、ｎ形層は存在しない（図４（Ｂ））。接合に逆バイアス電圧が印加された状態において、たとえｐ−ＩｎＧａＡｓＰ電界制御層２０５の表面側の空乏化が多少生じても、その下部にホールが残留して中性層が残るかぎり、その下部への電界の進入をスクリーニングするため、ｕｄ．−ＩｎＧａＡｓ光吸収層２０４の電位降下は生じない。すなわち、中間部メサのメサ側面（ｕｄ．−ＩｎＧａＡｓ光吸収層２０４の側面）には電圧がかからないので、メサ側面が原因となる逆方向のリーク電流の発生を低減させることができる。

【0050】

半導体装置２０のフォトダイオードは、ｐ^＋−ＩｎＧａＡｓＰ電極層２０２を下部メサに配置した反転形フォトダイオードである。従来、この種のフォトダイオード構造では、ｐ^＋−ＩｎＧａＡｓＰ電極層２０２に横方向の抵抗に起因するシリーズ抵抗が比較的高く、高速動作に影響を及ぼす傾向があった。しかし、半導体装置２０は、中間部メサ側面のｕｄ．−ＩｎＧａＡｓ光吸収層２０４には電圧がかからないので、逆方向のリーク電流の増大を引き起こすことなく中間部メサの横方向サイズを縮小することが可能となり、その分シリーズ抵抗を低減することができる。また、中間部メサの縮小は、デバイス全体のサイズの縮小にも貢献し、２個以上のフォトダイオードの距離を近接させることが可能となり、半導体装置２０は、アレイ状に高密度に配置可能である。

【0051】

（実施形態３）
図５は、実施形態３の半導体装置３０を説明する図である。半導体装置３０は、電界吸収効果を使ったリッジ光導波路形の光変調器である。図５は半導体装置３０の断面を模式的に示した図である。
３０１は半絶縁性基板のＩｎＰ基板、
３０２はｎ電極層を兼ねた光クラッド（ｎ−ＩｎＰ光クラッドと記載する。）、
３０３は光閉じ込め層（ｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層と記載する。）、
３０４は電界吸収効果を持つコア層（ＩｎＧａＡｓ／ＩｎＧａＡｌＡｓ多重量子井戸で構成されている。）、
３０５は光閉じ込め層（ｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層と記載する。）、
３０６はｎ形ＩｎＧａＡｓＰ電界制御層（ｎ−ＩｎＧａＡｓＰ電界制御層と記載する。）、
３０７は接続層（ｕｄ．−ＩｎＧａＡｓＰ接続層と記載する。）
３０８は光クラッド（ｐ−ＩｎＰ光クラッドと記載する。）
３０９はｐ形ＩｎＧａＡｓＰ電極層（ｐ^＋−ＩｎＧａＡｓＰ電極層と記載する。）
３１０はｐ電極
３１１はｎ電極
である。

【0052】

半導体装置３０は、
コア層３０４及びｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層３０５が第１半導体層、
ｐ−ＩｎＰ光クラッド３０８が第２半導体層、
ｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層３０３が第３半導体層、
ｕｄ．−ＩｎＧａＡｓＰ接続層３０７が第４半導体層である。

【0053】

半導体装置３０は、ｐｎの極性は異なるものの、各層の積層配置は実施形態２の半導体装置２０に類似している。導波路形の光変調器として機能すべく、半導体装置２０のｕｄ．−ＩｎＧａＡｓ光吸収層２０４、ｐ−ＩｎＧａＡｓＰ電界制御層２０７が、半導体装置３０では、それぞれ、コア層３０４、ｐ−ＩｎＰ光クラッド３０８に置き換えされている。

【0054】

基板側のｎ−ＩｎＰ光クラッド３０２からｐ−ＩｎＰ光クラッド３０８まで到る導電形は、実施形態１の半導体装置１０と同じく、ｎ_１−ｉ−ｎ_２−ｉ−ｐである。すなわち、半導体装置１０と同様の構造がリッジ光導波路形の光変調器のコア層と光閉じ込め層として組み込まれている。

【0055】

ｕｄ．−ＩｎＧａＡｓＰ接続層３０７の上面は、ｐ−ＩｎＰ光クラッド３０８が配置される部分とｐ−ＩｎＰ光クラッド３０８が無い露出部分がある。露出部分のｕｄ．−ＩｎＧａＡｓＰ接続層３０７から下部のメサは、ｎ_１−ｉ−ｎ_２−ｉの積層構造となる。したがって、デバイスに逆バイアスを印加した動作状態においても、ｎ−ＩｎＧａＡｓＰ電界制御層３０６に電子が残留する中性領域が形成され、メサ側面に露出するコア層３０４の側面は電圧降下が生じない、もしくは、低減される。その結果、メサ側面に起因するリーク電流の発生を抑制することができる。

【0056】

（本発明の効果）
バンドギャップの小さなＩｎＧａＡｓなどをその内部に含むｐｎ接合は、様々な電子デバイスや光デバイスに採用されている。しかし、高速動作を目的としてメサ形のデバイスとした場合、リーク電流が発生しやすいという課題解決のためデバイスのサイズを大きくせざるを得ないという制約があった。

【0057】

本発明は、デバイス動作にとって、本来は不要な電位段差（第４半導体層又は第５半導体層）をデバイスの構造内にあえて挿入したものである。この電位段差は、バンドギャップの小さな半導体がメサ側面に露出しても、その部分の電位降下量を抑制し、デバイス動作に不都合なリーク電流を低減できる、という機能をもたらす。この効果は、ヘテロ構造バイポーラトランジスタ、フォトダイオード、及び電界吸収形光変調器などに共通して得られる。また、フォトダイオードにおいては、リーク電流が緩和されるのでデバイスのサイズを縮小することが可能となり、シリーズ抵抗の低減による動作速度の改善のみならず、デバイスを高密度にアレイ状に配置できるという利点も生まれる。

【0058】

（他の実施形態）
実施形態１〜３においては、各層の半導体材料としてＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰを用いた半導体デバイス構造について説明したが、各層の半導体材料は上記に限らず、他の半導体材料を用いたデバイスにも同様に応用できる。

【符号の説明】

【0059】

１０、２０、３０：半導体装置
５０：ＨＢＴ
６０：フォトダイオード
１０１：ＩｎＰ基板、
１０２：ｎ−ＩｎＰサブコレクタ層
１０３：ＩｎＧａＡｓコレクタ層
１０４：ｎ−ＩｎＧａＡｓＰ電界制御層
１０５：ＩｎＧａＡｓＰ中間層
１０６：ｐ^＋−ＩｎＧａＡｓベース層
１０７：ｎ−ＩｎＰエミッタ層
１０８：エミッタ電極
１０９：ベース電極
１１０：コレクタ電極
２０１：ＩｎＰ基板
２０２：ｐ^＋−ＩｎＧａＡｓＰ電極層
２０３：ｐ−ＩｎＧａＡｓ光吸収層
２０４：ｕｄ．−ＩｎＧａＡｓ光吸収層
２０５：ｐ−ＩｎＧａＡｓＰ電界制御層
２０６：ｕｄ．−ＩｎＧａＡｓＰ中間層
２０７：ｎ−ＩｎＧａＡｓＰ電界制御層
２０８：ｎ−ＩｎＧａＡｓＰ電子走行層
２０９：ｎ^＋−ＩｎＧａＡｓＰ電極層
２１０：誘電体反射防止膜
２１１：ｎ電極、
２１２：ｐ電極
３０１：ＩｎＰ基板、
３０２：ｎ−ＩｎＰ光クラッド
３０３：ｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層
３０４：コア層
３０５：ｕｄ．−ＩｎＧａＡｓＰ光閉じ込め層
３０６：ｎ−ＩｎＧａＡｓＰ電界制御層
３０７：ｕｄ．−ＩｎＧａＡｓＰ接続層
３０８：ｐ−ＩｎＰ光クラッド
３０９：ｐ^＋−ＩｎＧａＡｓＰ電極層
３１０：ｐ電極
３１１：ｎ電極
５０１：半絶縁性ＩｎＰ基板
５０２：ＩｎＰサブコレクタ層
５０３：ｎ形ＩｎＧａＡｓコレクタ層
５０６：ｐ形ＩｎＧａＡｓベース層
５０７：ｎ形ＩｎＰエミッタ層
５０８：エミッタ電極
５０９：ベース電極
５１０：コレクタ電極
６０１：半絶縁性ＩｎＰ
６０２：ｎ形ＩｎＰコンタクト層
６０３：ＩｎＧａＡｓ光吸収層
６０４：ＩｎＧａＡｓＰ表面カバー層
６０５：ｐ形ＩｎＰコンタクト層
６０６：ｐ電極
６０７：ｎ電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】