特許 5655153 フォトディテクタ及びフォトディテクタ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5655153

(24)【登録日】2014年11月28日

(45)【発行日】2015年1月14日

(54)【発明の名称】フォトディテクタ及びフォトディテクタ回路

(51)【国際特許分類】

   H01L 31/107 20060101AFI20141218BHJP

【ＦＩ】

   H01L31/10 B

【請求項の数】15

【全頁数】13

(21)【出願番号】特願2013-537948(P2013-537948)

(86)(22)【出願日】2011年11月15日

(65)【公表番号】特表2013-541860(P2013-541860A)

(43)【公表日】2013年11月14日

(86)【国際出願番号】US2011060807

(87)【国際公開番号】WO2012071219

(87)【国際公開日】20120531

【審査請求日】2013年5月1日

(31)【優先権主張番号】12/952,023

(32)【優先日】2010年11月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ナ、ユン−チュン エヌ．

(72)【発明者】

【氏名】カング、イミン

(72)【発明者】

【氏名】チャオ、イウェン

【審査官】 濱田 聖司

(56)【参考文献】

【文献】 米国特許出願公開第２００８／００１７８８３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０１５２２８９（ＵＳ，Ａ１）

【文献】 特開２００３−１６３３６４（ＪＰ，Ａ）

【文献】 特開昭６４−２４４７３（ＪＰ，Ａ）

【文献】 特開平３−２４４１６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３１／１０−３１／１１９

(57)【特許請求の範囲】

【請求項1】

モノリシック３端子フォトディテクタであって、
前記フォトディテクタの第１端子に連結され、前記フォトディテクタの第２端子に向けて延びる複数のｎ型半導体領域と、
基板の一領域に、前記複数のｎ型半導体領域と交互に配置され、前記第２端子と連結され、前記第１端子に向けて延びる複数のｐ型半導体領域と
を備え、
前記交互に配置された複数のｎ型半導体領域および複数のｐ型半導体領域は、前記基板の前記一領域全体に渡ってアレイを構成し、前記基板は、前記アレイ中に、前記複数のｎ型半導体領域の各々、および、前記複数のｐ型半導体領域の各々の間に、かつ、近接してそれぞれ配置された複数のアバランシェ増倍領域を形成し、
前記アレイに近接して配置され、前記フォトディテクタの第３端子並びに前記第１端子及び前記第２端子のうちの少なくとも１つに連結されている半導体吸収領域をさらに備えるフォトディテクタ。

【請求項2】

前記複数のアバランシェ増倍領域の各々の不純物濃度は、前記複数のｎ型半導体領域の各々の不純物濃度よりも低く、かつ、前記複数のｐ型半導体領域の各々の不純物濃度よりも低い請求項１に記載のフォトディテクタ。

【請求項3】

前記複数のアバランシェ増倍領域の１つは、第１ＩＶ族半導体を含み、
前記吸収領域は、第２ＩＶ族半導体を含む請求項２に記載のフォトディテクタ。

【請求項4】

前記第１ＩＶ族半導体は、Ｓｉ、Ｇｅ又はＳｉ_ｘＧｅ_ｙ合金のうちの１つであり、
前記第２ＩＶ族半導体は、Ｓｉ、Ｇｅ又はＳｉ_ｘＧｅ_ｙ合金のうちの別の１つである請求項３に記載のフォトディテクタ。

【請求項5】

前記第１ＩＶ族半導体は、Ｓｉであり、
前記第２ＩＶ族半導体は、Ｇｅであり、
前記吸収領域は、ｐ型領域を介して前記第３端子に連結されている請求項４に記載のフォトディテクタ。

【請求項6】

前記吸収領域は、０．４μｍから３μｍの間の厚みを有する請求項５に記載のフォトディテクタ。

【請求項7】

前記複数のアバランシェ増倍領域及び前記吸収領域は、予めドープされた領域である請求項２から６の何れか一項に記載のフォトディテクタ。

【請求項8】

前記複数のアバランシェ増倍領域の１つは、３０ｎｍから１５０ｎｍの幅を有する請求項２から７の何れか一項に記載のフォトディテクタ。

【請求項9】

前記吸収領域と前記複数のアバランシェ増倍領域との間に、ドーパント拡散障壁を更に備える請求項２から８の何れか一項に記載のフォトディテクタ。

【請求項10】

前記基板の前記一領域は、４μｍ^２から２０μｍ^２の大きさである請求項１から９の何れか一項に記載のフォトディテクタ。

【請求項11】

請求項１に記載の前記フォトディテクタと、
共に基準電圧の共通ノードに連結された前記第２端子及び前記第３端子を備える前記フォトディテクタに連結されている１以上の電圧源と
を備えるフォトディテクタ回路。

【請求項12】

前記１以上の電圧源は、６Ｖ未満の電圧を供給する請求項１１に記載の回路。

【請求項13】

前記第１端子及び前記第２端子に印加される逆バイアスは、前記複数のアバランシェ増倍領域の１つ内でキャリア増倍を誘起するのに十分であり、
前記第１端子及び前記第３端子に印加される逆バイアスは、前記半導体吸収領域内でキャリアドリフトを誘起するのに十分である請求項１２に記載の回路。

【請求項14】

前記半導体吸収領域は、導波管に光学的に連結されている請求項１１から１３の何れか一項に記載の回路。

【請求項15】

前記半導体吸収領域を前記第３端子に連結するｐ型層をさらに含む請求項１１から１４の何れか一項に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、より詳細には、モノリシック半導体光検出器に関する。

【背景技術】

【0002】

アバランシェフォトディテクタ（ＡＰＤ）は、光ファイバ通信及び単一光子検出等の高い検出感度を必要とするアプリケーションで使用されている。従来の典型的なモノリシックＡＰＤは、高濃度ドープｐ型（ｐ＋）領域及び高濃度ドープｎ型（ｎ＋）領域の間に配置されるｉ層（intrinsic layer）を含む、積層半導体ダイオード構造を有する。鉛直方向に積層されたＰ−ｉ−Ｎダイオードの積層体は、逆バイアスになると、ｉ領域内で光生成された電荷キャリアによって、高濃度ドープ層へと一掃されて、キャリア増倍が誘起される。

【0003】

ゲルマニウム（Ｇｅ）ＡＰＤ構造は、スペクトル内でＧｅが高い応答速度を有することから、近赤外のアプリケーションに適している。図１には、従来のＧｅベースのＡＰＤダイオード１００が示されている。ＡＰＤダイオード１００は、基板１０１の上に積層されたダイオード構造を使用する。積層されたダイオード積層体は、Ｐ＋Ｇｅ上側層１２５とｐ−Ｓｉ層１１５との間に配置されるｉ−Ｇｅ光吸収層１２０を含む。ｐ−Ｓｉ層１１５の下には、ｎ＋Ｓｉ層１０５が配置され、これらの間にｉ−Ｓｉキャリア増倍層１１０が配置される。従来の多くのモノリシックＡＰＤダイオードと同様に、ＡＰＤダイオード１００を動作させるには、Ｐ＋Ｇｅ上側層１２５とｎ＋Ｓｉ層１０５との間に高いバイアス電圧（例えば、通常は、２０Ｖ前後）を印加する必要がある。ＡＰＤダイオード１００のような従来のモノリシックなＡＰＤダイオードは、高動作電圧を必要とすることから、多くの電子プラットフォーム（例えば、サーバ、モバイルデバイス等）に不適合であった。

【図面の簡単な説明】

【0004】

【図1】動作に高バイアス電圧を必要とする従来のアバランシェ・フォトディテクタ・ダイオード構造の断面図である。

【図2A】本発明の一実施形態に係る３端子フォトディテクタ構造の断面図である。

【図2B】本発明の一実施形態に係る３端子フォトディテクタ構造の等角図である。

【図3】本発明の一実施形態に係る３端子フォトディテクタ回路の概略図である。

【図4】本発明の一実施形態に係る３端子フォトディテクタの電流電圧（Ｉ−Ｖ）曲線を示した図である。

【図5A】本発明の一実施形態に係る３端子フォトディテクタデバイスパラメータの関数として、帯域幅曲線を示した図である。

【図5B】本発明の一実施形態に係る３端子フォトディテクタデバイスパラメータの関数として、帯域幅曲線を示した図である。

【発明を実施するための形態】

【0005】

以下の詳細な説明では、本発明を理解するために多くの詳細事項が記される。しかしながら、これら詳細事項がなくとも本発明を実施可能であることは、当業者にとって明らかである。また、本発明を不明瞭にしない目的から、他の場合においては、特定の製造技術のような周知の特徴の詳細な説明を省略している。本明細書において、本発明の"一実施形態"とは、実施形態に関連する特定の特徴、構造、材料及び特性が、少なくとも本発明の実施形態の一つに含まれていることを意味する。したがって、本明細書中の様々な箇所で使用されている"一実施形態において"という表現は、必ずしも発明の同一の実施形態を示していない。また、本発明の１以上の実施形態において、特定の特徴、構造又は特性を好適に組み合わせてもよい。図面に示される様々な実施形態例は、単なる代表例に過ぎず、必ずしも実寸で描かれていない。

【0006】

また、"連結（coupled）"及び"接続（connected）"という言葉、並びにこれらの派生語が使用されることがある。この二つの言葉は、同義語として使用されているのではない。特定の実施例において、"接続"は、二つ又は二つ以上の要素が物理的に又は電気的に直接互いに接触していることを示すのに使用されている。"連結"は、二つ又は二つ以上の要素が、直接的又は間接的に（間に要素が介在する）物理的又は電気的に互いに接触している、及び／又は、２つ以上の要素が互いに協働又は相互作用している（例えば、互いに因果関係を有する）ことを指すのに使用されている。

【0007】

"上に（over）"、"下に（under）"、"間に（between）"及び"に接して上に（on）"という言葉は、１つの物質層の他の物質層に対する相対的な位置を指すべく使用されている。したがって、例えば、１つの層が、例えば、別の層の上（over）又は下（under）に配置される場合、別の層に直接、接してもよいし、１以上の層が間に介在してもよい。更に、２つの層の間に１つの層が配置される場合、この２つの層に直接接してもよいし、１以上の層が間に介在してもよい。これとは異なり、第１層が第２層の上に接して（on）設けられるという場合には、第１層が第２層に接する。更に、基板の絶対的な方向を考えずに、基板に対してオペレーションが実行されることを仮定して、一の層の他の層に対する相対的な位置が設定される。

【0008】

３端子フォトディテクタ構造について以下に説明する。ある実施形態では、このようなフォトディテクタは、超低電圧において光生成されたキャリアの増倍を達成することが可能である。ある実施形態では、光生成されたキャリアのアバランシェ増倍は、１０Ｖ未満のバイアス電圧で、フォトディテクタによって達成される。本明細書に記載する実施例では、光生成されたキャリアのアバランシェ増倍を、６Ｖ未満のバイアス電圧で、より詳細には、４．５Ｖから５．５Ｖの間のバイアス電圧で達成する。当業者であれば、低電圧でのキャリア増倍は、本明細書に記載されるフォトディテクタ構造の一つの利点に過ぎず、以下に記載する実施形態で説明される技術的側面から実質的に逸脱することなく、オペレーションのその他のモードに適用してもよい（例えば、非アバランシェモード）ことは理解できる。

【0009】

実施形態では、第１ｐ−ｉ−ｎ半導体接合が第２ｐ−ｉ−ｎ半導体接合とモノリシックに集積されて、少なくとも３つの端子を有するモノリシックフォトディテクタを形成する。２つのｐ−ｉ−ｎ構造は、第１端子として、ｐ型領域又はｎ型領域の何れかを共有する。２つのｐ−ｉ−ｎ構造の、共有する端子と反対の極性でドープされた領域は、第２端子及び第３端子を形成し、第１ｐ−ｉ−ｎ構造及び第２ｐ−ｉ−ｎ構造は、直列ではなく、並列に動作可能である。第１ｐ−ｉ−ｎ構造の増倍領域はバイアスされて、第２ｐ−ｉ−ｎ構造の吸収領域内で光生成された電荷キャリアを増倍する。したがって、増倍領域は、吸収領域に近接及び分離して配置され、共有された第１端子と、第２端子及び第３端子それぞれとの間での電圧降下は、非累積的となり、場合によっては完全に独立してもよい。動作の間、第１逆バイアスが、第１端子と第３端子との間に印加されて、第２ｐ−ｉ−ｎ構造で光生成されたキャリアを、第１ｐ−ｉ−ｎ構造における増倍領域に向かって押し流す。そして、増幅された光電流が、第２逆バイアスによって、第２端子と第３端子との間に生成される。

【0010】

以下に説明するフォトディテクタの実施形態は、増倍領域の上に配置された吸収領域を有するトップダウンデバイス、増倍領域の下に配置された吸収領域を有するボトムアップデバイス、及び、トレンチ又は吸収領域の側壁に形成された増倍領域を有するサイドウォールデバイスを含む。デバイスは様々な方向で異なる照明特性（例えば、上側照明、背面照明、側方照明等）、及び、異なる製造の課題を有してもよく、トップダウンデバイスの方向は通常、当業者であれば、デバイスの様々な機能領域の相対的位置が維持されるような別の構成に、容易に適用可能である。したがって、ある実施形態例では、トップダウンデバイスとして説明及び図示がなされるが複数の機能領域の互いの相対的な位置が保持される（例えば、吸収領域に対する増倍領域の位置）任意の方向、反転又はその他のデバイスも、本発明の範囲に含まれる。

【0011】

図２Ａは、本発明の一実施形態に係る３端子フォトディテクタ２００の断面図である。図２Ｂは、図２Ａに示されたフォトディテクタ２００の等角図である。この実施形態では、フォトディテクタの吸収領域は、少なくとも、フォトディテクタの増倍領域が占める基板の面積を覆う。別のサイドウォール型のディテクタの実施形態では、２つのｐ−ｉ−ｎ構造が、基板の別の領域を占めてもよい。図２Ａに示すように、第１ｐ−ｉ−ｎ構造２０５が、基板２０１に形成されている。基板２０１は、半導体デバイス製造に適した任意の材料で形成されていてもよく、例えば、これに限定されないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、又は、ＩＩＩ−Ｖ化合物半導体材料（例えば、ＩｎＰ）を含む材料の単結晶で構成されたバルク基板であってもよい。別の実施形態では、基板２０１は、最上層にエピタキシャル層を有するバルク層を含む。より詳細な実施形態では、バルク層は、これに限定されないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ化合物半導体材料を含む材料の単結晶で構成され、最上層のエピタキシャル層は、これに限定されないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム又はＩＩＩ−Ｖ化合物半導体材料を含む単結晶層で構成される。バルク基板又は最上層のエピタキシャル層は、吸収領域又は増倍領域を基板半導体に形成するか否かに基づいて、選択される。図２Ａに図示された例では、基板２０１はシリコンである。

【0012】

第１ｐ−ｉ−ｎ構造２０５は、ｎ型領域２０６及びｐ型領域２０８を含む。図２Ｂに示すように、複数のｎ型領域２０６が、複数のｐ型領域２０８と交互にかみ合うように形成されて、基板２０１の一領域全体にわたってアレイを構成している。幾つかの実施形態では、複数のｐ型領域２０６の少なくとも一部は、第１端子２０９に電気的に接続される。同様に、複数のｐ型領域２０８の一部は、第２端子２１０に電気的に接続される。従来の製造技術を使用して、このような交互に配置された領域を形成することができる。シリコン基板の一例では、ｐ型領域及びｎ型領域は、従来のマスク及び注入工程を使用して形成される、ボロン及びリン不純物がドープされた領域であってもよい。一般的に、ドーピング濃度が高いほど、寄生抵抗低減の効果が大きくなる。また、周知の技術で容易にモデル化されるように、熱的活性の間のドーパント拡散を考慮して、注入のレシピを作成する。ドーピング濃度の範囲の一例は、１ｅ１９ｃｍ^−３から１ｅ２０ｃｍ^−３である。フォトディテクタ２００の帯域幅に影響を与える所望の抵抗と容量の積（ＲＣ）を達成するべく、ｐ型領域及びｎ形領域の鉛直方向の寸法（厚み）及び横方向の寸法（幅）を大幅に変更してもよい。シリコン基板２０１の例では、ドーピングされたｐ型領域２０６及びｎ型領域２０８はそれぞれ、シリコンであり、約０．５マイクロメータの厚み、及び、約０．１マイクロメータから約０．５マイクロメータの間の幅を有してもよい。

【0013】

増倍領域２０７は、ｎ型領域２０６とｐ型領域２０８の間に配置される。一実施形態では、増倍領域２０７は、第１のＩＶ族半導体を含む。このような実施形態では、増倍領域２０７は、不純物がドーピングされたｎ型領域とｐ型領域の間に配置された基板のｉ領域（例えば、真性シリコン）であり、基板２０１の領域は、第１端子２０９及び第２端子２１０に連結された第１ｐ−ｉ−ｎ構造２０５で覆われる。実施形態例では、このｐ−ｉ−ｎ構造が、横方向に向けられる。一般的に、第１端子２０９と第２端子２１０との間に電圧バイアスが印加されると、増倍領域２０７において、アバランシェ増倍が発生するような十分な電場を提供するような幅Ｗ_ｉを増倍領域２０７が有するように、ｎ型領域２０６とｐ型領域２０８とが間隔を空けて配置される。一般的に、増倍領域２０７が形成される半導体材料、所望の動作電圧及び所望の利得に応じて、Ｗ_ｉの値は、定義可能な最小寸法（例えば、フォトリソグラフィで現在可能な寸法は、約３０ｎｍ）から、最大１５０ｎｍの間の任意の寸法であってもよい。フォトディテクタ２００が、第１端子２０９と第２端子２１０との間で、５．５Ｖ未満のバイアスで、ゲインが１０であるようなＡＰＤとして動作するＳｉの実施形態では、約１００ｎｍのＷ_ｉに対して、従来の２４８ｎｍ又は１９３ｎｍのリソグラフィ機器でｎ型領域２０６及びｐ型領域２０８がパターニングされてもよい。

【0014】

ある実施形態では、第２ｐ−ｉ−ｎ構造は、第１ｐ−ｉ−ｎ構造に近接して形成される。図２Ａ及び図２Ｂに示される実施形態例では、第２ｐ−ｉ−ｎ構造２１５は、第１ｐ−ｉ−ｎ構造２０５に対して相対的に物理的に位置し、吸収領域２２０は、増倍領域２０７に十分近く配置されるため、光生成されたキャリアは、第１端子２０９と第２端子２１０との間に生成される電場へと一掃される。例えば、フォトディテクタ２００において、吸収領域２２０は、増倍領域２０７上に配置されるが、第１ｐ−ｉ−ｎ構造２０５及び第２ｐ−ｉ−ｎ構造２１５が、第１端子２０９を共有することから、吸収領域２２０で生成されたキャリアが、２つのほぼ直交する横断路に沿って移動する。例えば、吸収領域２２０で生成されたキャリアは、最初に、第１端子２０９と第３端子２３０との間の垂直方向に向く力線２６０に沿って主にドリフトし、第１端子２０９と第２端子２１０との間の高い電場領域に達するまで移動し、その後は、キャリアは水平方向の力線２６１に沿って主にドリフトする。ある実施形態では、キャリアは、水平方向の力線２６１に沿ってドリフトして、衝突イオン化が発生し（例えば、アバランシェ増倍）、信号が増幅される。

【0015】

一般的に、吸収領域２２０は、１以上の光の波長において、キャリアを光生成するのに適した任意の半導体材料で形成されていてもよい。ある特定の実施形態では、吸収領域２２０が、ＩＶ族の半導体である。このような実施形態では、近赤外の波長域（例えば、１３１０ｎｍ及び１５５０ｎｍを含む）で動作可能であり、吸収領域２２０はＧｅである。Ｓｉ基板を有する実施形態では、Ｇｅ吸収領域２２０が、Ｓｉ増倍領域の上に配置される。このような実施形態では、堆積した多結晶Ｇｅ膜の結晶化により、又は、Ｓｉ基板２０１の上にＧｅをテンプレートとして周知の技術を使用してエピタキシャル成長させることにより、Ｓｉ基板上にＧｅ吸収領域２２０を直接成長させる。これに替えて、ＩＶ族を使用する実施形態では、吸収領域２２０は、Ｓｉ_ｘＧｅ_ｙ合金又は単にＳｉであり、これら両方とも、Ｓｉ基板２０１に格子整合させるようにエピタキシャル成長させる、又は、堆積した多結晶膜から再結晶化させることにより形成されてもよい。これに替えて、ＩＩＩ−Ｖ族を使用する実施形態では、吸収領域２２０は、ＩｎＧａＡｓ三元合金等のＩＩＩ−Ｖ族半導体であってもよく、ＩＩＩ−Ｖ基板２０１上にエピタキシャル成長される。

【0016】

吸収領域２２０は、様々なレベルの不純物ドーピングを有してもよい。ある実施形態例では、吸収領域２２０は、最低限の不純物を有することから（すなわち、エピタキシャル成長の間に特に不純物添加を行わない）、"真性（intrinsic）"（ｉ層）であると称される。しかしながら、吸収領域２２０に存在する不純物は、当技術分野で機能的に等価なディテクタの任意のレベル及び形態であってもよい。処理を行わずに最低限の不純物レベルを維持する実施形態では、拡散障壁２１２は、吸収領域２２０の成長の前に形成されて、ｎ型領域２０６及び／又はｐ型領域２０８からの不純物拡散を阻害する。一実施形態では、拡散障壁２１２は、例えば、約１００ｎｍの厚みを有するドープされていない／元々ドープされているＳｉである。吸収領域２２０と同様、拡散障壁２１２を、当技術分野で周知の任意のバルク堆積／アニール工程を使用して、エピタキシャル成長させる又は形成してもよい。吸収領域２２０の厚みＴ_Ａは、当技術分野で一般的な範囲で変化させてもよく、吸収領域２２０の厚みは、反応速度及び帯域幅の性能指数に基づいて選択される。Ｇｅ吸収領域２２０の図示の例では、約０．４マイクロメータから約３マイクロメータの間の厚みを有する。

【0017】

吸収領域２２０の上には、高濃度ドープ領域２２５が配置されて、第２ｐ−ｉ−ｎ構造２１５が完成する。高濃度ドープ領域２２５は、第３端子２３０に連結される。電子衝突イオン化又はホール衝突イオン化の何れが増倍領域２０７で主流であるかによって、高濃度ドープ領域２２５がｐ型かｎ型かが決まる。増倍領域２０７がシリコンである一実施形態の場合、高濃度ドープ領域２２５は、ｐ型である。高濃度ドープ領域２２５を形成するべく、吸収半導体の上面は、高濃度ドーピングされてもよい。例えば、一実施形態では、Ｇｅ層の最上表面は、ｐ＋で５ｅ１９ｃｍ^−３から１ｅ２０ｃｍ^−３でドープされてもよい。

【0018】

フォトディテクタ２００の複数の層が形成されると、吸収領域２２０の横方向の寸法（幅）は、周知の技術（マスク及びエッチング）を使用してパターニングされてもよく、当技術分野で一般的な範囲内で、フォトディテクタの面積を変更してもよい。例えば、吸収領域２２０は、所与のアプリケーションが必要とするスポットサイズ（例えば、垂直入射照明２７４対エッジ照明２７６等）に基づいて、選択された面積になるように、リソグラフィによって画定される。

【0019】

したがって、特定のフォトディテクタの実施形態では、吸収領域は、４μｍ^２から２０μｍ^２の間の基板の面積を覆ってもよく、近赤外通信実装の多くは、１０μｍ^２が有用である。当技術分野で周知の技術を更に適用して、端子２０９、２１０及び２３０を金属化して、フォトディテクタ２００をモノリシックフォトディテクタ回路に組み込んでもよい。

【0020】

更なる実施形態では、フォトディテクタ２００は、光をフォトディテクタに連結させる導波構造２７７を含む半導体チップ上に集積された光素子の一部を構成する。一実施形態では、導波構造２７７が基板に又は被膜材料層に形成されて、エッジ照明２７６を採用するモノリシックアプリケーションにおける光モードを制限する。図示の実施形態では、導波構造２７７は、周知の製造技術を使用して（例えば、シリコン）基板２０１に形成されたリブである。

【0021】

エバネセント技術をフォトディテクタ２００に適用して、導波構造２７７からのエッジ照明２７６を、上を覆う吸収領域２２０に結合させてもよい。フォトディテクタ２００の上流の導波構造２７７の複数部分は、当技術分野で周知のパッシブな又はアクティブな格子構造、光学的デマルチプレクサ等を含んでもよい。

【0022】

図３は、本発明の一実施形態に係る、３端子フォトディテクタ回路３００の概略図である。回路３００は、第１端子２０９及び第２端子２１０に連結される第１ｐ−ｉ−ｎ構造２０５を含む。ある実施形態では、第１ｐ−ｉ−ｎ構造２０５は、複数のｐ型領域と交互に配置されてアレイを構成する複数のｎ型領域を含み、ｉ層がこれらの間に配置されている。複数のｎ型領域はそれぞれ、第１端子２０９に連結され、複数のｐ型領域はそれぞれ、第２端子２１０に連結される（例えば、図２Ａ〜図２Ｂ参照）。第２ｐ−ｉ−ｎ構造２１５は、第１端子２０９及び第３端子２３０に連結されている。一実施形態において、第２ｐ−ｉ−ｎ構造２１５は、ｐ型領域（例えば、図２Ａ〜図２Ｂ参照）と交互に配置されてアレイを構成する複数のｎ型領域のの上に配置された吸収ｉ層を含む。第２ｐ型層は、第３端子２３０に連結される。

【0023】

１以上の電圧源が、端子２０９、２１０及び２３０に連結されて、第１ｐ−ｉ−ｎ構造２０５及び第２ｐ−ｉ−ｎ構造２１５を逆バイアスする。第２ｐ−ｉ−ｎ構造２１５に印加される逆バイアスは、吸収領域で生成されたキャリアを増倍領域へと一掃するのに十分なバイアスであり、第１ｐ−ｉ−ｎ構造２０５に印加される逆バイアスは、増倍領域へと一掃されたキャリアの増倍が誘起されるのに十分なバイアスである。ある実施形態では、第１電圧源３４０は、第１電位で第１ｐ−ｉ−ｎ構造２０５を逆バイアスしてもよく、別の第２電圧源（図示せず）は、第１電位とは異なる第２電位で、第２ｐ−ｉ−ｎ構造２１５を逆バイアスしてもよい。この実施形態において、第２端子２１０及び第３端子２３０は、基準電圧（例えば、グランド）に保持されるノード３３０に連結される。上記のように、第１電源３４０は、第１ｐ−ｉ−ｎ構造２０５及び第２ｐ−ｉ−ｎ構造２１５に並列に接続される。

【0024】

回路３００が動作すると、例えば、５Ｖ〜５．５Ｖの間の逆バイアスが、第２ｐ−ｉ−ｎ構造２１５に印加されて、第２ｐ−ｉ−ｎ構造２１５の吸収領域において光生成された電荷キャリア電流（Ｉ_ｐｈ）が、第２ｐ−ｉ−ｎ構造２１５とモノリシックに集積された第１ｐ−ｉ−ｎ構造２０５に向かって一掃される。例えば、５Ｖ〜５．５Ｖの間の電圧で第１ｐ−ｉ−ｎ構造２０５も逆バイアスされると、電荷キャリアは、第１ｐ−ｉ−ｎ構造２０５の増倍層内において係数Ｍで増倍される（ＭＩ_ｐｈ）。第２ｐ−ｉ−ｎ構造２１５が、垂直入射照明又はエッジ照明で照らされると、典型的な検出回路により、第１ｐ−ｉ−ｎ構造にわたって増倍した光電流ＭＩ_ｐｈが検出される。したがって、従来のフォトディテクタ・ダイオードベースの回路とは異なり、吸収領域及び増倍領域における逆バイアス電圧低下は、直列ではなく、並列に存在する。この並列の構成により、光生成されたキャリアのアバランシェ増倍に必要となる総合的な動作電圧を低減させることができる。

【0025】

図４には、本発明の一実施形態に係る３端子フォトディテクタのＩ−Ｖ曲線が示されている。図４には、第１ｐ−ｉ−ｎ構造２０５及び第２ｐ−ｉ−ｎ構造２１５のそれぞれに印加される逆バイアス電圧（Ｖ_ｎ）の関数として、フォトディテクタ２００の第１端子、第２端子及び第３端子それぞれに対する光電流及び暗電流がプロットされている（ここでは、第２端子２１０及び第３端子２３０は、第１端子２０９に対して同じ基準電位に維持されている）。プロットに示すように、第１端子２０９における全光電流４１０は、Ｖ_ｎが増加するにつれ、第１端子２０９と第３端子２３０との間を流れる光電流４０５からそれ始め、第１端子２０９と第２端子２１０との間の光電流４１５は、関連する高い電場において増倍率が高くなり、増加する。このように、フォトディテクタ２００は、２つの別個の領域で動作可能である。第１領域（本実施形態では、Ｖ_ｎが約４Ｖ未満の領域）では、フォトディテクタ２００は、標準的なＧｅ ｐ−ｉ−ｎフォトダイオードとして動作する。第２領域（実施形態では、Ｖ_ｎが約５Ｖを超える領域）では、電流経路が変化して、フォトディテクタ２００は、ＡＰＤとして動作し、第２ｐ−ｉ−ｎ構造２１５は、第１ｐ−ｉ−ｎ構造２０５付近の位置で増倍される。更に、図３に示すように、約５．２ＶのＶ_ｎでは、約１０のＡＰＤゲインとなる。

【0026】

図５Ａ及び図５Ｂには、一実施形態に係る、３端子フォトディテクタデバイスパラメータの関数としての帯域幅曲線が示されている。図５Ａには、ＲＣ限定の帯域幅（ｆ_ＲＣ）曲線が、ｎ型領域２０６及びｐ型領域２０８両方の横方向の幅Ｗ_ｄの関数としてモデル化されている（それぞれの不純物ドーピングレベルは、９ｅ１９ｃｍ^−３、１００ｎｍＷ_ｉ、そしてデバイス面積は１０μｍ^２）である。図５Ｂには、Ｇｅ吸収領域２２０（１００ｎｍの厚みの拡散障壁２１２）の厚みの関数としてモデル化された、遷移時間限定帯域幅（ｆ_ＴＲ）曲線が示されている。ドーピング幅Ｗ_ｄ及び吸収領域の厚みＴ_ａ両方の関数として全帯域幅が決定される場合に、１０Ｇｂｐｓ、２５Ｇｂｐｓ及び４０Ｇｂｐｓオペレーションが、本明細書に記載されるフォトディテクタの実施形態で達成できる。
なお、本願発明は、下記の項目によっても実施され得る。
［項目１］
モノリシック３端子フォトディテクタであって、
第１端子に連結されている複数のｎ型半導体領域と、
基板の一領域に、前記複数のｎ型半導体領域と交互に配置され、第２端子と連結されている複数のｐ型半導体領域と、
前記複数のｎ型半導体領域及び前記複数のｐ型半導体領域に近接して配置され、第３端子並びに前記第１端子及び前記第２端子のうちの少なくとも１つに連結されている半導体吸収領域とを備えるフォトディテクタ。
［項目２］
前記第１端子と前記第２端子との間に、アバランシェ増倍領域を更に備える項目１に記載のフォトディテクタ。
［項目３］
前記アバランシェ増倍領域は、第１ＩＶ族半導体を含み、
前記吸収領域は、第２ＩＶ族半導体を含む項目２に記載のフォトディテクタ。
［項目４］
前記第１ＩＶ族半導体は、Ｓｉ、Ｇｅ又はＳｉ_ｘＧｅ_ｙ合金のうちの１つであり、
前記第２ＩＶ族半導体は、Ｓｉ、Ｇｅ又はＳｉ_ｘＧｅ_ｙ合金のうちの別の１つである項目３に記載のフォトディテクタ。
［項目５］
前記第１ＩＶ族半導体は、Ｓｉであり、
前記第２ＩＶ族半導体は、Ｇｅであり、
前記吸収領域は、ｐ型領域を介して前記第３端子に連結されている項目４に記載のフォトディテクタ。
［項目６］
前記吸収領域は、０．４μｍから３μｍの間の厚みを有する項目５に記載のフォトディテクタ。
［項目７］
前記アバランシェ増倍領域及び前記吸収領域は、予めドープされた領域である項目２から６の何れか一項に記載のフォトディテクタ。
［項目８］
前記アバランシェ増倍領域は、３０ｎｍから１５０ｎｍの幅を有する項目２から７の何れか一項に記載のフォトディテクタ。
［項目９］
前記吸収領域と前記アバランシェ増倍領域との間に、ドーパント拡散障壁を更に備える項目２から８の何れか一項に記載のフォトディテクタ。
［項目１０］
前記基板の前記一領域は、４μｍ^２から２０μｍ^２の大きさである項目１から９の何れか一項に記載のフォトディテクタ。
［項目１１］
第１端子及び第２端子に連結されている第１ｐ−ｉ−ｎ構造と、
前記第１端子及び第３端子に連結されている第２ｐ−ｉ−ｎ構造と、
前記第１ｐ−ｉ−ｎ構造及び前記第２ｐ−ｉ−ｎ構造とに並列に連結されている１以上の電圧源とを備えるフォトディテクタ回路。
［項目１２］
前記第２端子及び前記第３端子は共に、基準電圧の共通ノードに連結されている項目１１に記載のフォトディテクタ回路。
［項目１３］
前記第１端子は、前記第１ｐ−ｉ−ｎ構造及び前記第２ｐ−ｉ−ｎ構造のｎ型領域に連結され、
前記第２端子及び前記第３端子は、前記第１ｐ−ｉ−ｎ構造及び前記第２ｐ−ｉ−ｎ構造のｐ型領域に連結され、
前記１以上の電圧源は、６Ｖ未満の電圧を供給する項目１１及び１２に記載のフォトディテクタ回路。
［項目１４］
前記第１ｐ−ｉ−ｎ構造に印加される逆バイアスは、前記第１ｐ−ｉ−ｎ構造のｉ層内でキャリア増倍を誘起するのに十分であり、
前記第２ｐ−ｉ−ｎ構造に印加される逆バイアスは、前記第２ｐ−ｉ−ｎ構造のｉ層内でキャリアドリフトを誘起するのに十分である項目１３に記載のフォトディテクタ回路。
［項目１５］
前記第２ｐ−ｉ−ｎ構造は、導波管に光学的に連結されている項目１１から１４の何れか一項に記載のフォトディテクタ回路。
［項目１６］
前記第１ｐ−ｉ−ｎ構造は、複数のｐ型領域と交互に配置されてアレイを構成する複数のｎ型領域を含み、
ｉ層が前記複数のｐ型領域と前記複数のｎ型領域との間に配置され、
前記複数のｎ型領域はそれぞれ、前記第１端子に連結され、
前記複数のｐ型領域はそれぞれ、前記第２端子に連結されている項目１１から１５の何れか一項に記載のフォトディテクタ回路。
［項目１７］
前記第２ｐ−ｉ−ｎ構造は、
前記第１ｐ−ｉ−ｎ構造の上に配置された吸収ｉ層と、
前記第３端子に連結されたｐ型層とを含む項目１１から１６の何れか一項に記載のフォトディテクタ回路。
［項目１８］
第１ｐ−ｉ−ｎ構造の増倍ｉ層内に、電荷キャリア増倍を誘起するべく、前記第１ｐ−ｉ−ｎ構造を逆バイアスする段階と、
第２ｐ−ｉ−ｎ構造の吸収ｉ層で光生成された電荷キャリアを、前記第１ｐ−ｉ−ｎ構造に向かって一掃するべく、前記第１ｐ−ｉ−ｎ構造とモノリシックに集積された前記第２ｐ−ｉ−ｎ構造を逆バイアスする段階と、
前記第１ｐ−ｉ−ｎ構造における光電流を検出する段階とを備える光子検出方法。
［項目１９］
前記第１ｐ−ｉ−ｎ構造を逆バイアスする段階及び前記第２ｐ−ｉ−ｎ構造を逆バイアスする段階は、
６Ｖ未満の同じ電圧を、前記第１ｐ−ｉ−ｎ構造及び前記第２ｐ−ｉ−ｎ構造に印加することを含む項目１８に記載の光子検出方法。
［項目２０］
前記第２ｐ−ｉ−ｎ構造を垂直入射照明又はエッジ照明に露出させる段階を更に備える項目１８又は１９に記載の光子検出方法。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5A】

【図5B】