特許 5656360 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5656360

(24)【登録日】2014年12月5日

(45)【発行日】2015年1月21日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20141225BHJP

   H01L 29/78 20060101ALI20141225BHJP

   H01L 21/768 20060101ALI20141225BHJP

   H01L 23/532 20060101ALI20141225BHJP

   H01L 21/316 20060101ALI20141225BHJP

【ＦＩ】

   H01L29/78 301N

   H01L21/90 K

   H01L29/78 301D

   H01L21/316 P

【請求項の数】9

【全頁数】9

(21)【出願番号】特願2009-27590(P2009-27590)

(22)【出願日】2009年2月9日

(65)【公開番号】特開2010-183020(P2010-183020A)

(43)【公開日】2010年8月19日

【審査請求日】2012年2月8日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100085279

【弁理士】

【氏名又は名称】西元 勝一

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】冨永 哲美

(72)【発明者】

【氏名】米川 清隆

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００７−０９６２２５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３１６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板に、ソース領域及びドレイン領域を形成すると共に、ソース領域及びドレイン領域の間に高抵抗拡散領域及び前記高抵抗拡散領域上に第１絶縁膜としてフィールド酸化膜を形成する工程と、
前記半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、及び前記第１絶縁膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜が形成された前記半導体基板を、アニール炉に入れ６００℃以上のアニール処理を施した後、酸素ガスが２０％以上含まれるガス雰囲気下、６００℃以上で前記半導体基板を前記アニール炉から取り出す工程と、
前記第２絶縁膜上に、前記ゲート電極、前記ソース領域、及び前記ドレイン領域とそれぞれ電気的に接続する配線膜を形成する工程と、
少なくとも前記配線膜を覆うように、第３絶縁膜を形成する工程と、
を有する半導体装置の製造方法。

【請求項2】

前記酸素ガス及び不活性ガスが含まれるガス雰囲気下で、前記半導体基板を前記アニール炉から取り出す、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記酸素ガス及び窒素ガスが含まれるガス雰囲気下で、前記半導体基板を前記アニール炉から取り出す、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記酸素ガスが含まれるガスを前記半導体基板表面に吹き付けながら、前記半導体基板を前記アニール炉から取り出す、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記第１絶縁膜が、ＬＯＣＯＳ酸化膜である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。

【請求項6】

前記第２絶縁膜が、層間絶縁膜である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。

【請求項7】

前記層間絶縁膜が、シリコン酸化膜、シリコン窒化膜、又はリンが添加されたシリコン酸化膜である請求項６に記載の半導体装置の製造方法。

【請求項8】

前記第３絶縁膜が、パッシベーション膜である請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。

【請求項9】

前記パッシベーション膜が、プラズマシリコン窒化膜である請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関するものである。

【背景技術】

【0002】

従来、高耐圧の半導体装置を得るために、種々の開発・研究がなされている。
例えば、特許文献１には、ｐ型の半導体基板に素子拡散領域を備え、半導体基板表面の酸化膜中に電子線照射によるホールトラップ準位を形成した半導体装置が提案されている。また、特許文献２には、リサーフ層としてｐ−型層とシリコン酸化膜との界面に補正用の電荷を導入して、製造工程中に素子内に混入した固定電荷等の悪影響をキャンセルする半導体装置が提案されている。

【0003】

一方で、非特許文献１には、ウェハ温度及びウェハ雰囲気によって酸化膜とシリコン基板と界面に生じる固定電荷（ホール型）量が変わることが開示されております。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平０７−２２１１１５号公報

【特許文献2】特開平０８−２５５９１９号公報

【非特許文献】

【0005】

【非特許文献1】Characteristics of Surface-State Charge of Thermally Oxidized Silicon(J.Electrochem.Soc: SOLID STATE SCIENCE Vol.114,No.3 March 1967 p266~274)

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、例えば、Reduced Surface Field（ＲＥＳＵＲＦ）構造を用いたＬａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ等の半導体装置（図４参照）では、動作中にＯＮ抵抗が経時変化するという問題点があった。これは、Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴの動作中においてソース領域・ドレイン領域間に高電圧が加わるが、最表面に形成されたパッシベーション膜（例えばプラズマシリコン窒化膜）表層で表面リーク電流が流れ、電子がパッシベーション膜表層に徐々にトラップされていく過程においてフィールド酸化膜下領域（つまり、高抵抗拡散領域からなるドレインドリフト領域）の空乏化か徐々に進行することで、フィールド酸化膜下領域が高抵抗領域であるが故に、空乏化の影響が顕著に現れ、初期値に対しＯＮ抵抗の経時変化が生じていると考えられている。これは、フィールド酸化膜下領域が低抵抗領域では不純物濃度が高く抵抗が低いことから空乏化が生じても、初期値に対しＯＮ抵抗の経時変化が生じないと考えられる。
このため、フィールド酸化膜下領域に影響を及ぼさないよう、中間層（層間絶縁膜）ヘシールド膜の追加、フィールド酸化膜下にシールド効果を持たせるためボロン（Ｂｏｒｏｎ）等によるＰ型拡散層形成といった方法が挙げられるが、製造コストを満足できるものは得られなかった。

【0007】

そこで、本発明は、簡易に、動作中におけるＯＮ抵抗の経時変化を低減する半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0008】

上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置の製造方法は、
半導体基板に、ソース領域及びドレイン領域を形成すると共に、ソース領域及びドレイン領域の間に高抵抗拡散領域及び前記高抵抗拡散領域上に第１絶縁膜としてフィールド酸化膜を形成する工程と、
前記半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、及び前記第１絶縁膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜が形成された前記半導体基板を、アニール炉に入れ６００℃以上のアニール処理を施した後、酸素ガスが２０％以上含まれるガス雰囲気下、６００℃以上で前記半導体基板を前記アニール炉から取り出す工程と、
前記第２絶縁膜上に、前記ゲート電極、前記ソース領域、及び前記ドレイン領域とそれぞれ電気的に接続する配線膜を形成する工程と、
少なくとも前記配線膜を覆うように、第３絶縁膜を形成する工程と、
を有する半導体装置の製造方法である。

【発明の効果】

【0009】

本発明によれば、簡易に、動作中におけるＯＮ抵抗の経時変化を低減する半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【0010】

【図1】本実施形態に係る半導体装置の製造方法を示す工程図である。

【図2】本実施形態に係る半導体装置の製造方法を示す工程図である。

【図3】本実施形態に係る半導体装置の製造方法における、層間絶縁膜のアニール処理シーケンスの一例を示す模式図である。

【図4】本実施形態に係る半導体装置の製造方法の作用を説明するための模式図である。

【図5】本実施形態に係る半導体装置の製造方法により得られた半導体装置における、最表層（パッシベーション膜）にバイアス（電子がトラップ）されるマイナス電位と、ＯＮ抵抗変動と、の関係を示す図である。

【発明を実施するための形態】

【0011】

以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。

【0012】

図１及び図２は、本実施形態に係る半導体装置の製造方法を示す工程図である。なお、本実施形態に係る半導体装置の製造方法は、Reduced Surface Field（ＲＥＳＵＲＦ）構造を用いたＬａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴを製造する方法を説明するがこれに限られるものではない。

【0013】

本実施形態に係る半導体装置は、図１（Ａ）に示すように、Ｐ型の半導体基板１０（例えば、抵抗１３０Ωｃｍのシリコン基板等）を準備する。

【0014】

次に、図１（Ｂ）に示すように、不純物注入により、半導体基板１０の表層領域に、各ウェル及び不純物拡散領域を形成する。具体的には、例えば、まず、ｎ型不純物注入により、半導体基板１０にｎ型ウェル１２を形成する。
次に、Ｐ型不純物注入により、ｎ型ウェル１２内部に埋め込まれるように、埋め込みＰ⁻型拡散領域１４を形成する。
次に、ｎ型不純物注入により、Ｎ型ウェル１２の表層領域であって、埋め込みＰ⁻型拡散領域１４上方に例えば幅数十μｍ幅のｎ型の高抵抗拡散領域（例えば抵抗４．０〜６．０ｋｏｈｍ／ｓｑの領域）を形成し、これをドレインドリフト領域１６とする。
次に、Ｐ型不純物注入により、Ｎ型ウェル１２外の半導体基板１０表面にＰ型拡散領域１８（所謂Ｐ Ｂｏｄｙ）を形成する。
次に、Ｐ型不純物注入により、Ｐ型拡散領域１８の表層領域に、Ｐ^＋型拡散領域２０を形成する。

【0015】

次に、Ｎ型不純物注入により、半導体基板１０におけるドレインドリフト領域１６を挟むように、Ｎ型ウェル１２の表層領域にＮ^＋型拡散領域を形成し、これをドレイン領域２２Ｂとする。一方で、Ｐ型拡散領域１８表面（Ｐ^＋型拡散領域２０よりもＮ型ウェル１２側の表面）にＮ^＋型拡散領域を形成し、これをソース領域２２Ａとする。

【0016】

次に、図１（Ｃ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｎ型ウェル１２表面内であって、ドレインドリフト領域１６上にＬＯＣＯＳ酸化膜を形成し、これをフィールド酸化膜２４（第１絶縁膜）とする。これにより、ソース領域２２Ａ及びドレイン領域２２Ｂの間に、フィールド酸化膜２４が形成される。そして、フィールド酸化膜２４直下には、ｎ型の高抵抗拡散領域からなるドレインドリフト領域１６が形成された状態となる。

【0017】

次に、半導体基板１０上に、ソース領域２２Ａから、露出したｐ型拡散領域１８及び露出した半導体基板１０表面をまたいで露出したＮ型ウェル１２にかけて、これらの一部を覆ってゲート酸化膜２６Ａを形成すると共に、当該ゲート酸化膜２６Ａ表面上にゲート電極２８Ａを形成する。このゲート電極２８Ａは、その一部がフィールド酸化膜２４上に延在するように形成する。一方、半導体基板１０上に、ドレイン領域２２Ｂの一部を覆うようにゲート酸化膜２６Ｂを形成すると共に、当該ゲート酸化膜２６Ｂ表面上にゲート電極２８Ｂを形成する。このゲート電極２８Ｂは、その一部がフィールド酸化膜２４上に延在するように形成する。

【0018】

次に、図２（Ｄ）に示すように、プラズマＣＶＤ法、反応性スパッタリング法等により、ゲート電極２８Ａ，２８Ｂ、ソース領域２２Ａ、ドレイン領域２２Ｂ及びフィールド酸化膜２４を覆うように層間絶縁膜３０（第２絶縁膜：例えばシリコン酸化膜、シリコン窒化膜、リンが添加されたシリコン酸化膜（ＰＳＧ膜）等）を形成する。

【0019】

次に、層間絶縁膜３０が形成された半導体基板１０を、アニール炉に入れ、アニール処理を施す。このアニール処理は、例えば、層間絶縁膜３０のフロー性や緻密性を向上させる目的で行われ、例えば、不活性ガス（例えば窒素ガス）雰囲気下で、６００℃以上（望ましくは９００℃〜１０００℃）で行う。そして、アニール処理後、アニール炉から半導体基板１０を取り出す。このアニール炉から半導体基板１０を取り出す際、酸素ガスが含まれるガス雰囲気下で行う。この取り出し際の温度も、６００℃以上（望ましくは８００℃〜９００℃）である。ここで、アニール炉から取り出す、所謂アンロードとは、アニール処理終了後、半導体基板１０をアニール炉内部からアニール炉出入口を経てアニール炉外部へ搬送させる過程であり、この過程の操作を酸素ガスが含まれるガス雰囲気下で行うが、望ましくはアニール処理終了後、半導体基板１０の温度が６００℃未満になるまで酸素ガスが含まれるガス雰囲気下で行うことがよい。

【0020】

具体的には、例えば、図３に示すように、例えば、窒素ガス雰囲気下、９００℃で、層間絶縁膜３０が形成された半導体基板１０をアニール炉に入れる（Ｌｏａｄ）。半導体基板１０をアニール炉に入れた後、アニール炉内を窒素ガス雰囲気下（図中Ｎ_２）、９００℃から１０００℃へ２０分間かけて昇温する。次に、アニール炉内を窒素ガス雰囲気下、１０００℃で２０分間維持する。次に、アニール炉内を窒素ガス雰囲気下、１０００℃から９００℃へ４０分間かけて降温する。このようにして、半導体基板１０に形成された層間絶縁膜３０に対してアニール処理を施す。次に、酸素ガスが含まれるガス雰囲気下（図中Ｏ_２）、アニール処理を施した半導体基板１０をアニール炉から取り出す（Ｕｎｌｏａｄ）。そして、半導体基板１０の温度が６００℃未満となるまで、酸素ガスが含まれるガス雰囲気下で半導体基板１０の取り出し操作を行う。

【0021】

ここで、酸素ガスが含まれるガス雰囲気とは、酸素ガス濃度が２０％〜１００％の範囲のガス雰囲気を意味する。より具体的には、酸素ガスが含まれるガス雰囲気は、例えば、酸素ガス及び不活性ガス（望ましくは窒素ガス）を含むガス雰囲気とすることがよい。

【0022】

また、酸素ガスが含まれるガス雰囲気下にする手法としては、例えば、アニール炉外の環境を酸素ガスが含まれるガス環境下にする手法、酸素ガスが含まれるガスを半導体基板１０表面へ吹付ける手法が挙げられる。これらのうち、簡易に酸素ガスが含まれるガス雰囲気下にできる点から、酸素ガスが含まれるガスを半導体基板１０表面へ吹付ける手法が好適である。

【0023】

次に、図２（Ｅ）に示すように、アニール処理が施された層間絶縁膜３０に対して、例えば、フォトリソグラフィ及び反応性エッチング等により、ゲート電極２８Ａ，２８Ｂ、ソース領域２２Ａ及びドレイン領域２２Ｂとコンタクトを取るコンタクトホール（各部の一部を露出するための開口）を形成すると共に、フォトリソグラフィ及びスパッタリング等により、層間絶縁膜３０上に、ソース領域２２Ａ、ドレイン領域２２Ｂ及びゲート電極２８Ａ，２８Ｂとそれぞれ電気的に接続する配線膜３２を形成する。

【0024】

次に、例えば、プラズマＣＶＤ法により、配線膜３２を覆うように（本実施例では半導体基板１０表面全面を覆うように）、３００℃〜４００℃の温度下でプラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）を形成し、これをパッシベーション膜３４（第３絶縁膜）とする。

【0025】

上記工程を経て、半導体装置（Reduced Surface Field（ＥＳＵＲＦ）構造を用いたＬａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）が製造される。

【0026】

以上説明した半導体装置の製造方法では、半導体基板１０に層間絶縁膜３０を形成した後、当該半導体基板１０を、アニール炉に入れ、６００℃以上のアニール処理を施す。そして、アニール処理後、アニール炉から半導体基板１０を取り出す。このアニール炉から半導体基板１０を取り出す際、酸素ガスが含まれるガス雰囲気下で行う。本実施形態では、半導体基板１０を６００℃以上のアニール処理を施す工程のうち、最も最後に行うアニール処理に相当する。

【0027】

このフィールド酸化膜２４（第１絶縁膜）と半導体基板１０（例えばシリコン基板）との界面に発生する固定電荷が発生する固定電荷が変わることは「ディールの三角形」として知られている（上記非特許文献１）が、これに基づけば、６００℃以上の熱履歴を受けることで、固定電荷が増減することとなる。

【0028】

そこで、本実施形態に係る半導体装置の製造方法では、本実施形態では層間絶縁膜３０に対するアニール処理において、酸素ガスが含まれるガス雰囲気下で、アニール処理終了後、アニール炉から半導体基板１０を取り出す操作を行う。特に、アニール処理終了後、固定電荷が発生しなくなる半導体基板１０の温度が６００℃未満になるまで酸素ガスが含まれるガス雰囲気下で行う。これにより、フィールド酸化膜２４（第１絶縁膜）と半導体基板１０（例えばシリコン基板）との界面（フィールド酸化膜２４と高抵抗拡散層からなるドレインドリフト領域１６との界面）に固定電荷（例えばプラスの固定電荷）が発生すると共に、これが維持される（図４参照）。この発生する固定電荷量は、アニール炉からの半導体基板１０の取り出し時の温度にもよるが、例えば、温度９００℃の場合、約３×Ｅ＋１１個／ｃｍ^２である。

【0029】

そして、フィールド酸化膜２４と半導体基板１０との界面に発生させた固定電荷により、フィールド酸化膜２４下領域（高抵抗拡散層からなるドレインドリフト領域１６）は空乏化した状態となる。つまり、得られる半導体装置は、初期段階で、フィールド酸化膜２４下領域を空乏化した状態となっているため、例えば、装置の動作中においてソース領域２２Ａ・ドレイン領域２２Ｂ間に高電圧が加わり、最表面に形成されたパッシベーション膜３４表層で表面リーク電流が流れ、電子がパッシベーション膜表層に徐々にトラップされていく過程においても（図４参照）、フィールド酸化膜下領域（高抵抗拡散領域からなるドレインドリフト領域）の空乏化か生じること自体が抑制され、結果、初期値に対しＯＮ抵抗の経時変化も抑制されると考えられる。

【0030】

ここで、図５に、本実施形態に係る半導体装置の製造方法により得られた半導体装置における、最表層（パッシベーション膜３４）にバイアス（電子がトラップ）されるマイナス電位と、ＯＮ抵抗変動と、の関係を示す図を示す（図中、実施形態と表記）。比較のために、層間絶縁膜３０のアニール処理の際、酸素ガスを含むガス雰囲気下ではなく、窒素ガス雰囲気下でアニール炉から半導体基板１０を取り出して、得られた半導体装置における上記関係も図５に示す（図中、比較例と表記）。図５の関係から、本実施形態では、例えばパッシベーション膜３４表層に電子がトラップされ−５０Ｖのマイナス電位が発生した場合で見ると、比較例に比べＯＮ抵抗変動が約４０％軽減されることがわかる。

【0031】

このように、本実施形態に係る半導体装置の製造方法では、簡易に、動作中におけるＯＮ抵抗の経時変化が低減される。

【0032】

なお、上記説明した本実施形態に係る半導体装置の製造方法は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である

【符号の説明】

【0033】

１０ 半導体基板
１２ Ｎ型ウェル
１４ Ｐ⁻型拡散領域
１６ ドレインドリフト領域
１８ Ｐ型拡散領域
２０ Ｐ^＋型拡散領域
２２Ａ ソース領域
２２Ｂ ・ドレイン領域
２４ フィールド酸化膜
２６Ａ，２６Ｂ ゲート酸化膜
２８Ａ，２８Ｂ ゲート電極
３０ 層間絶縁膜
３２ 配線膜
３４ パッシベーション膜

【図1】

【図2】

【図3】

【図4】

【図5】