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特許5679970バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5679970
(24)【登録日】2015年1月16日
(45)【発行日】2015年3月4日
(54)【発明の名称】バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20150212BHJP
H01L 29/78 20060101ALI20150212BHJP
H01L 21/8234 20060101ALI20150212BHJP
H01L 27/088 20060101ALI20150212BHJP
H01L 21/8238 20060101ALI20150212BHJP
H01L 27/092 20060101ALI20150212BHJP
H01L 27/08 20060101ALI20150212BHJP
H01L 29/786 20060101ALI20150212BHJP
【ＦＩ】
H01L29/78 301X
H01L27/08 102B
H01L27/08 321C
H01L27/08 331E
H01L29/78 618C
H01L29/78 616L
H01L29/78 621
H01L29/78 617J
【請求項の数】10
【全頁数】23
(21)【出願番号】特願2011-516338(P2011-516338)
(86)(22)【出願日】2009年6月30日
(65)【公表番号】特表2011-527103(P2011-527103A)
(43)【公表日】2011年10月20日
(86)【国際出願番号】US2009003898
(87)【国際公開番号】WO2010005526
(87)【国際公開日】20100114
【審査請求日】2012年5月28日
(31)【優先権主張番号】102008030864.1
(32)【優先日】2008年6月30日
(33)【優先権主張国】DE
(31)【優先権主張番号】12/473,610
(32)【優先日】2009年5月28日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】アンディ ウェイ
(72)【発明者】
【氏名】ロバート ミュルフィンガー
(72)【発明者】
【氏名】シロー スケイパー
(72)【発明者】
【氏名】トルシュテン カムラー
【審査官】
岩本 勉
(56)【参考文献】
【文献】
特開２００６−１３５０６７（ＪＰ，Ａ）
【文献】
特開２００７−０３５９５７（ＪＰ，Ａ）
【文献】
特開２００８−１１７８３８（ＪＰ，Ａ）
【文献】
特開２００９−１０５１２２（ＪＰ，Ａ）
【文献】
特開２００１−２９８１９４（ＪＰ，Ａ）
【文献】
米国特許第０６９５１７８４（ＵＳ，Ｂ１）
【文献】
特開平０５−１９８８１７（ＪＰ，Ａ）
【文献】
特開２００５−２４３７０９（ＪＰ，Ａ）
【文献】
特開２００６−１９６６１７（ＪＰ，Ａ）
【文献】
特開２００６−１２１０７４（ＪＰ，Ａ）
【文献】
特開２００６−０１３５２１（ＪＰ，Ａ）
【文献】
特表２００７−５２５０１５（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６、２１／８２２９、
２１／８２３４−２１／８２４７、２１／８２４９、
２７／０６−２７／０８、２７／０８８−２７／０９２、
２７／１０−２７／１１５、２７／２８、
２９／７６、２９／７７２−２９／７８、５１／０５
(57)【特許請求の範囲】
【請求項1】
半導体デバイスの半導体層（２０３）の上方に形成されるエッチング停止層（２０４Ａ）及び前記エッチング停止層の上方に形成される第１のマスク層（２０４Ｂ）を備えている積層物（２０４）を前記半導体層（２０３）の上方に形成することと、
マスク形状（２０４Ｍ）を得るために前記第１のマスク層（２０４Ｂ）をパターニングすることと、
前記マスク形状（２０４Ｍ）の側壁上に側壁スペーサ要素（２０６）を形成することと、
前記マスク形状（２０４Ｍ）を前記側壁スペーサ要素（２０６）に対して選択的に除去することと、
チャネル区域とドレイン及びソース区域とをそれぞれ画定するように前記側壁スペーサ要素（２０６）の一部を露出させる第１の開口（２０７Ｎ）を有する第２のマスク層（２０７）を設けることと、
前記チャネル区域に対応するフィン（２１０）を前記半導体層（２０３）内に形成するために前記側壁スペーサ要素（２０６）及び前記第２のマスク層（２０７）をエッチングマスクとして用いることによって前記半導体層（２０３）内に溝を形成することと、
少なくとも前記フィン（２１０）の側壁上にゲート電極構造（２２０）を形成することと、
前記フィン（２１０）に接続するドレイン（２１１Ｄ）及びソース（２１１Ｓ）領域を前記ドレイン及びソース区域内に形成することとを備えた方法。
マスク形状（２０４Ｍ）を得るために前記第１のマスク層（２０４Ｂ）をパターニングすることと、
前記マスク形状（２０４Ｍ）の側壁上に側壁スペーサ要素（２０６）を形成することと、
前記マスク形状（２０４Ｍ）を前記側壁スペーサ要素（２０６）に対して選択的に除去することと、
チャネル区域とドレイン及びソース区域とをそれぞれ画定するように前記側壁スペーサ要素（２０６）の一部を露出させる第１の開口（２０７Ｎ）を有する第２のマスク層（２０７）を設けることと、
前記チャネル区域に対応するフィン（２１０）を前記半導体層（２０３）内に形成するために前記側壁スペーサ要素（２０６）及び前記第２のマスク層（２０７）をエッチングマスクとして用いることによって前記半導体層（２０３）内に溝を形成することと、
少なくとも前記フィン（２１０）の側壁上にゲート電極構造（２２０）を形成することと、
前記フィン（２１０）に接続するドレイン（２１１Ｄ）及びソース（２１１Ｓ）領域を前記ドレイン及びソース区域内に形成することとを備えた方法。
【請求項2】
請求項１の方法であって、前記第２のマスク層（２０７）を設けることは分離構造（２０８）の位置及び横方向の寸法を規定する第２の開口（２０７Ｍ）を設けることを備えている方法。
【請求項3】
請求項２の方法であって、前記溝を形成することは前記溝を前記第１及び第２の開口（２０７Ｎ，２０７Ｍ）に基いて形成することを備えている方法。
【請求項4】
請求項３の方法であって、前記溝並びに前記第１及び第２の開口（２０７Ｎ，２０７Ｍ）を誘電体材質で充填することを更に備えた方法。
【請求項5】
請求項４の方法であって、前記フィン（２１０）の実効高さを調整するために前記半導体層（２０３）の表面に対応する高さレベルより下まで前記開口内で前記誘電体材質を窪ませることを更に備えた方法。
【請求項6】
請求項５の方法であって、前記誘電体材質を窪ませた後に前記第２のマスク層に基きウエル注入プロセスを実行することを更に備えた方法。
【請求項7】
請求項６の方法であって、傾斜角を用いることによってカウンタドーピング注入を実行して前記半導体層の露出させられた側壁区域で前記ドレイン及びソース領域に対するカウンタドーピングドーパントを導入することを更に備えた方法。
【請求項8】
請求項１の方法であって、前記ゲート電極構造（２２０）を形成することは、前記第２のマスク層（２０７）の前記第１の開口（２０７Ｎ）内で前記フィン（２１０）の露出させられた側壁区域上に誘電体材質を形成することと、前記ドレイン及びソース領域を形成するのに先立ち前記第１の開口（２０７Ｎ）内にプレイスホルダ材質及びゲート電極材質の少なくとも一方を堆積させることとを備えている方法。
【請求項9】
請求項８の方法であって、前記第２のマスク層を除去することと、プレイスホルダ材質及びゲート電極材質の前記少なくとも一方を注入マスクとして用いながら前記ドレイン及びソース領域を形成することとを更に備えた方法。
【請求項10】
請求項１の方法であって、前記ドレイン及びソース領域を形成するのに先立ち前記ドレイン及びソース区域における前記半導体層（２０３）内に空洞を形成することと、前記空洞を歪誘起半導体材質で充填することとを更に備えた方法。
【発明の詳細な説明】
【技術分野】
【0001】
概して本開示は、ダブルゲート（ＦｉｎＦＥＴ）又はトリプルゲートアーキテクチャを有する高度に縮小化されたトランジスタ要素を含む極めて高性能な集積回路の製造に関する。
【背景技術】
【0002】
ＣＰＵ、記憶デバイス、ＡＳＩＣ（特定用途向け集積回路）等の高度な集積回路の製造は、特定の回路レイアウトに従い所与のチップ区域上への多数の回路要素の形成を必要とし、電界効果トランジスタは、集積回路の性能を実質的に決定する回路要素の１つの重要な種類の典型である。概して多くのプロセス技術が現在のところ実施されており、電界効果トランジスタを含め多くの種類の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いた複雑な集積回路の製造においては、何百万のトランジスタ、例えばＮチャネルトランジスタ及び／又はＰチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。電界効果トランジスタは、Ｎチャネルトランジスタ又はＰチャネルトランジスタのいずれが考慮されているかにかかわらず、典型的には複数の所謂ＰＮ接合を備えており、ＰＮ接合は、ドレイン及びソース領域と称される高濃度にドープされた領域とその高濃度にドープされた領域に隣接して配置される低濃度にドープされた又は非ドープの領域、例えばチャネル領域との界面によって形成されている。電界効果トランジスタにおいては、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加による伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてプレーナトランジスタアーキテクチャに対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。
【0003】
現在、実質的に無制限の入手可能性、シリコン並びに関連する材質及びプロセスの十分に理解された特性、並びにこの５０年で蓄積されてきた経験により、集積回路の大半はシリコンに基いている。従っておそらくシリコンは、大量生産品に対して設計される将来の回路世代のために選択される材質であり続けるであろう。半導体デバイスを製造する場合における主要な重要性に対する１つの理由は、互いに異なる領域の信頼性のある電気的絶縁を可能にするシリコン／二酸化シリコン界面の優れた特性にあった。シリコン／二酸化シリコン界面は高温で安定であり従って、例えば界面の電気的特性を犠牲にすることなくドーパントを活性化し且つ結晶損傷を取り除くための焼鈍サイクルに対して要求されるような後続の高温処理の実行を可能にする。
【0004】
上述した理由のため二酸化シリコンは、大抵は多結晶シリコン又は他の金属含有材質からなるゲート電極をシリコンチャネル領域から隔てるゲート絶縁層として、電界効果トランジスタにおいて好適に用いられる。電界効果トランジスタのデバイス性能を着実に向上させることにおいて、スイッチング速度及び駆動電流能力を改善するために、チャネル領域の長さが絶えず減少させられてきた。トランジスタの動作は、所与の供給電圧に対して望ましい駆動電流を供給するのに十分高い電荷密度にまでチャネル領域の表面を反転させるためにゲート電極に供給される電圧によって制御されるので、ゲート電極、チャネル領域及びそれらの間に配置される二酸化シリコンにより形成されるキャパシタによって提供されるある程度の容量性結合は維持される必要がある。プレーナトランジスタ構造に対してチャネル長を減少させることは、トランジスタ動作の間の所謂短チャネル挙動を避けるために大きな容量性結合を必要とすることが判明している。短チャネル挙動は、漏れ電流の増大とスレッショルド電圧のチャネル長への依存とをもたらす可能性がある。比較的低い供給電圧及びそれにより低下させられたスレッショルド電圧を有する積極的に縮小化されたトランジスタデバイスは、漏れ電流の指数関数的な増大に悩まされることがある一方で、ゲート電極のチャネル領域に対する強化された容量性結合を必要とする。このように二酸化シリコン層の厚みは、ゲートとチャネル領域の間で要求される容量を提供するためにこれに対応して減少させられる必要がある。例えば約０．０８μｍのチャネル長は、約１．２ｎｍの薄さの二酸化シリコンからなるゲート絶縁体を必要とする。一般的に極めて短いチャネルを有する高速トランジスタ要素が高速な応用のために好適に用いられるであろう一方で、長いチャネルを有するトランジスタ要素は記憶トランジスタ要素のようにより臨界的でない応用のために用いられるであろうが、極薄の二酸化シリコンゲート絶縁層を通っての電荷キャリアの直接的なトンネリングに起因する比較的大きな漏れ電流は、性能駆動回路(performance driven circuits)に対する要求に適合することがきない１〜２ｎｍの範囲の酸化物厚に対する値に達する可能性がある。
【0005】
そこで、特に極めて薄い二酸化シリコンゲート層に対して、二酸化シリコンに代わるゲート絶縁層のための材質が検討されてきた。有望な代替的材質は、対応して形成されるゲート絶縁層の物理的により大きな厚みが、極めて薄い二酸化シリコン層によって得られたであろう容量性結合を提供するように、顕著に高い誘電率を呈する材質を含む。一般に、二酸化シリコンとの特定の容量性結合を達成するために要求される厚みは、容量等価厚み(capacitance equivalent thickness)（ＣＥＴ）と称される。
【0006】
このように二酸化シリコンに代わる高誘電率材質として、ｋが約２５のタンタル酸化物（Ｔａ２Ｏ５）、ｋが約１５０のストロンチウム・チタン酸化物（ＳｒＴｉＯ３）、ハフニウム酸化物（ＨｆＯ２）、ＨｆＳｉＯ、ジルコニウム酸化物（ＺｒＯ２）等が提案されてきた。
【0007】
上で特定した戦略に基く洗練されたプレーナトランジスタアーキテクチャの性能及び可制御性について顕著な優位性が得られるであろうが、更なるデバイスの縮小化を考慮して、新規なトランジスタ構造が提案されてきており、その構造においては、所望のチャネル幅を得る一方で同時にチャネル領域を通る電流フローの良好な可制御性を維持する試みにおいて「三次元」アーキテクチャが提供され得る。この目的のために所謂ＦｉｎＦＥＴＳが提案されてきており、ＦｉｎＦＥＴＳにおいては絶縁体上シリコン（ＳＯＩ）基板の薄い活性層内にシリコンの薄い薄片(sliver)又はフィン(fin)が形成されてよく、両側壁上にはゲート誘電体材質及びゲート電極材質が設けられてよく、それによりダブルゲートトランジスタを実現することができ、ダブルゲートトランジスタのチャネル領域は完全に減損している(fully depleted)であろう。典型的には洗練された応用においては、シリコンフィンの幅は約１０ｎｍであり、その高さは約３０ｎｍである。基本ダブルゲートトランジスタアーキテクチャの修正バージョンにおいては、ゲート誘電体材質及びゲート電極はフィンの上面上にも形成されてよく、それによりトライゲートアーキテクチャが実現される。図１ａ及び１ｂを参照して、従来のＦｉｎＦＥＴＳの基本構成及び従来の製造技術に付随する特性を更に詳細に説明する。
【0008】
図１ａは従来のダブルゲート又はフィン電界効果トランジスタ（ＦｉｎＦＥＴ）１５０を備えた半導体デバイス１００の斜視図を模式的に示している。図示されるように、デバイス１００はシリコン基板のような基板１０１を備えていてよく、基板１０１上には埋め込み絶縁層１０２が例えば二酸化シリコン材質の形態で形成されている。また図１ａにおいては、フィン１１０は埋め込み酸化物層１０２上に形成されたシリコン層（図示せず）の残留部分を代表するように示されており、それによりＳＯＩ構造を画定している。フィン１１０はドレイン及びソース領域１１１の一部とチャネル領域（図示せず）とを備えていてよく、これらはフィン１１０のそれぞれの側壁１１０Ａ及び１１０Ｂ上に形成されてよいゲート電極構造１２０Ａ，１２０Ｂによって覆われていてよく、ゲート電極構造１２０Ａ，１２０Ｂは多結晶シリコン等の電極材質と組み合わされる二酸化シリコンのような適切なゲート誘電体材質を備えていてよい。フィン１１０の上面はキャップ層１１２によって覆われていてよく、キャップ層１１２はシリコン窒化物等から構成されていてよい。図示されるように、両電極構造１２０Ａ，１２０Ｂはキャップ層１１２上に形成される電極材質によって接続されていてよい。フィン１１０は全般的なデバイス要求に対応して高さ１１０Ｈ、幅１１０Ｗ及び長さ１１０Ｌを有していてよく、フィン１１０内の実効チャネル長は、フィン１１０によって規定される長さ方向に沿ったゲート電極構造１２０Ａ，１２０Ｂの延びによって実質的に決定されてよい。
【0009】
典型的にはＦｉｎＦＥＴ１５０を備えた半導体デバイス１００は、埋め込み絶縁層１０２上に形成された活性シリコン層をパターニングし、次いでゲート電極構造１２０Ａ，１２０Ｂを形成するために適切に設計された製造プロセスを実行し、ドレイン及びソース領域１１１並びにチャネル領域のための適切なドーパントプロファイルを画定し、そして適切なコンタクト層を形成することによって形成される。
【0010】
動作の間、適切な供給電圧及び適切な制御電圧をゲート電極１２０Ａ，１２０Ｂに印加することによって、ドレインからソースへの電流フローが確立される。従ってチャネル領域、即ちゲート電極構造１２０Ａ，１２０Ｂによって囲まれたフィン１１０の一部をフィン１１０の両側から制御することができ、強化されたチャネル制御を提供することが期待される完全に減損した構造が得られる。
【0011】
図１ｂはデバイス１００の上面図を概略的に示しており、３つのＦＥＴトランジスタ１５０が設けられている。図示されるように、トランジスタ１５０のドレイン領域とソース領域は、エピタキシャル再成長シリコン材質によって接続されていてよく、それによりドレイン側とソース側にそれぞれシリコン層１０３が形成される。典型的には、ドレイン側及びソース側でのシリコン材質は選択的エピタキシャル成長技術によって形成することができ、従って種々のダブルゲート構造１２０Ａ，１２０Ｂのゲート電極材質に必要なオフセットを設けるためのスペーサ要素１０４が要求される。個々のトランジスタセル１５０のドレイン及びソース領域として作用する半導体層１０３がドレイン側及びソース側に設けられてよいが、それにもかかわらず領域１１１（図１ａ参照）のようなドレイン及びソース領域の一部は、スペーサ要素１０４の存在を理由として設けられている必要があるであろうし、それによりフィン内の限定された量のシリコン体積に起因し且つ埋め込み酸化物中へのドーパントの外方拡散に起因する適度に高い直列抵抗が生じることがある。従って、これらのトランジスタは、チャネルの完全な減損に起因し且つ２つ又は３つのゲートからの制御に起因する優れた短チャネル挙動を示すのであるが、キャップ層１１２（図１ａ参照）が省略され且つゲート誘電体材質によって置換された場合、各個々のトランジスタ１５０内ではフィンにおけるドレイン及びソース領域１１１の高い直列抵抗によって駆動電流が制限され、現在のところこの技術は、バルク構造内又は部分的に減損したＳＯＩ構造内に提供され得る標準的なプレーナトランジスタアーキテクチャに対抗することはできない。
【発明の概要】
【発明が解決しようとする課題】
【0012】
本開示は、上に特定された問題の１つ以上の影響を回避し又は少なくとも低減することができる種々の方法及びデバイスに向けられている。
【課題を解決するための手段】
【0013】
本発明の幾つかの側面の基本的な理解をもたらすために、本発明の単純化された概要を以下に提示する。この概要は本発明の網羅的な概観ではない。本発明の鍵となる若しくは臨界的な要素を特定し又は本発明の範囲を表現することは意図されていない。その唯一の目的は、後で論じられる更なる詳細な説明への序として、単純化された形態での幾つかの概念を提示することである。
【0014】
概して本開示は半導体デバイス及びそれを形成するための技術に関し、本開示においては、シリコン材質内のトランジスタセルの対応するフィンを形成した後に十分に確立された標準的な「二次元」プロセス技術を用いることによって、ダブルゲート又はトライゲートのトランジスタがシリコンバルク上に形成されてよい。従って、増大されたシリコン体積をフィン内にもたらすことができる一方で、フィンを形成した後には十分に確立された二次元プロセス技術を採用することができ、それにより全体の直列抵抗を減少させるための効果的な手段の提供が可能になると同時に、顕著に低コストな基板材質から開始される高度に効率的な全体的製造フローの提供が可能になる。
【0015】
ここに開示される１つの例示的な方法は、半導体デバイスの半導体層の上方に積層物を形成することを備えており、積層物は半導体層の上方に形成されるエッチング停止層及びエッチング停止層の上方に形成される第１のマスク層を備えている。方法は更に、マスク形状を得るために第１のマスク層をパターニングすることと、マスク形状の側壁上にスペーサ要素を形成することとを備えている。また、マスク形状は側壁スペーサ要素に対して選択的に除去され、チャネル区域並びにドレイン及びソース区域を画定するように側壁スペーサ要素の一部を露出させる第１の開口を有する第２のマスク層が設けられる。方法は更に、フィンを半導体層内に形成するために側壁スペーサ要素及び第２のマスク層をエッチングマスクとして用いることによって半導体層内に溝を形成することを備えており、フィンはチャネル区域に対応している。更に、少なくともフィンの側壁上にゲート電極構造が形成され、ドレイン及びソース領域がドレイン及びソース区域内に形成され、ドレイン及びソース領域はフィンに接続する。
【0016】
ここに開示される更なる例示的な方法はトランジスタを形成することに関する。方法はマスク形状を半導体層の上方に形成することを備えており、マスク形状は半導体層内に形成されるべきフィンの横方向の寸法を規定する。方法は追加的に、第１の開口及び第２の開口を有するマスク層を形成することを備えており、第１の開口はフィンの長さを規定し、第２の開口は分離構造の横方向の寸法及び位置を規定する。また、マスク層をエッチングマスクとして用いることによって共通のエッチングプロセスにおいて半導体層内にフィン及び分離溝が形成される。方法は更に、フィンの第１の側壁の一部上に第１のゲート電極構造を形成すると共にフィンの第２の側壁の一部上に第２のゲート電極構造を形成することを備えている。最後に、方法はフィンの端部に隣接して半導体層内にドレイン及びソース領域を形成することを備えている。
【0017】
ここに開示される１つの例示的な半導体デバイスは、半導体層と、半導体層内に形成される第１の凹部及び第２の凹部とを備えており、第１及び第２の凹部はフィンを画定するように共通の境界を有しており、フィンの高さは半導体層の厚みより小さい。半導体デバイスは更に、フィンの第１の側壁上に形成される第１のゲート電極構造と、フィンの第２の側壁上に形成される第２のゲート電極構造とを備えている。最後に、半導体デバイスはフィンに接続するドレイン及びソース領域を備えている。
【図面の簡単な説明】
【0018】
本開示は添付図面と共に以下の記述を参照することによって理解することができ、図面において同様の参照番号は同様の要素を特定する。
【0019】
【図2a】図２ａはバルク基板内に形成されるフィンを含む「三次元」トランジスタ構造を模式的に示す斜視図であり、ドレイン及びソース領域並びにフィンは、例示的な実施形態に従いゲート電極構造に関する自己整合プロセス技術を提供することによって共通の製造プロセスにおいて形成することができる。
【0020】
ここに開示される主題が種々の修正及び代替的な形態を許容し得る一方で、その具体的な実施形態が例示の目的で図面に示されてきており、ここに更に詳細に説明される。しかしながら、具体的な実施形態のここでの説明は、開示された特定の形態に本発明を限定することを意図しているのではなく、むしろ添付の特許請求の範囲により画定されるような本発明の精神及び範囲内にある全ての改変、均等なもの及び代替案を網羅する意図であることが理解されるべきである。
【発明を実施するための形態】
【0021】
本発明の種々の例示的な実施形態が以下に説明される。明瞭のために、実際の実装の全ての特徴は本明細書において説明されていない。言うまでもなく、そのようないかなる実際の実施形態の開発においても、１つの実装と他とで異なるものになるであろうシステム関連及びビジネス関連の制約の遵守のような開発者の特定の目標を達成するために、多くの実装固有の決定がなされなければならないことは理解されるであろう。また、そのような開発努力は得てして複雑で且つ時間のかかるものになろうが、この開示の利益を享受する当業者にとっては経常的業務であろうことが理解されよう。
【0022】
添付図面を参照して本主題を以下に説明する。種々の構成、システム及びデバイスが、説明のみを目的とし且つ当業者に周知の詳細と相まって本開示を不明確にすることのないように、図面内に模式的に描かれている。それでもなお、本開示の例示的な実例を説明するために添付図面が含まれているものである。ここで用いられている語句(words and phrases)は、関連分野を含めた当業者によるそれらの語句の理解と矛盾しないような意味において理解され且つ解釈されるべきである。用語又は句(term or phrase)の特別な定義、即ち当業者によって理解されるようなありふれた且つ慣例的な意味とは異なる定義は、ここでの用語又は句の一貫した使用によって暗示されることを意図したものではない。用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別の定義は、用語又は句に対する特別な定義を直接的に且つ明白に提供する定義的な方法で明細書中に明示的に記載されるであろう。
【0023】
概して本開示は、ＦｉｎＦＥＴＳとも称されることがあるダブルゲートトランジスタ、又はトライゲートトランジスタがバルク基板上に形成されてよい方法及び半導体デバイスに関する。即ち、トランジスタのチャネル領域を収容するためのフィン要素が半導体層内に形成されてよく、フィンの高さは対応する半導体層の厚みよりも小さい。従ってこの意味において、任意の更なる埋め込み絶縁層がバルク半導体層の「深さ(depth)」において設けられてよいかにかかわらず、シリコン体積(silicon volume)のような付加的な半導体体積が実際のフィン要素の下方に設けられていてよい任意のトランジスタ構造が考えられてよい。幾つかの例示的な実施形態では、自己整合(self-aligned)製造シーケンスにおいて達成することができる低抵抗ドレイン及びソース区域と組み合わされたフィン及び２つ又は３つのゲート電極構造のための基本構造を完成させた後に、十分に確立されたプレーナ処理技術を用いて、ドレイン及びソースのドーパントプロファイルを調節し、例えば歪誘起メカニズム等を適用することによってチャネル領域の全体の直列抵抗を高めることができる。その結果、三次元トランジスタ構造の利点を維持することができる一方で、従来のＦｉｎＦＥＴＳ又はトライゲートトランジスタの駆動電流制限を著しく低減し、同時に高度に効率的な全体の製造処理フローを提供することができる。
【0024】
図２ａは半導体デバイス２００の斜視図を概略的に示し、半導体デバイス２００は、半導体層２０３をその上に形成するためのシリコン基板又は任意の他の適切なキャリア材質のような基板２０１を備えていてよく、半導体層２０３は場合によってはゲルマニウム、炭素等の付加的な成分を備えているシリコン層を代表してよく、一方他の場合には任意の他の適切な半導体成分が用いられてよい。１つの例示的な実施形態では、半導体層２０３は、少なくとも局部的にデバイス区域内にある基板２０１の実質的に結晶性の材質の一部をなすことができるシリコンベースの材質を代表してよく、デバイス区域内に複数のダブルゲート又はトライゲートのトランジスタ２５０が形成されることになる。半導体デバイス２００は全体の要求に応じて、他のデバイス区域内にあるＳＯＩ構造を有していてよいことが理解されるべきである。図示されるように、１つ以上のトランジスタ２５０は半導体層２０３内に形成される共通ドレイン領域２１１Ｄ及び共通ソース領域２１１Ｓを有していてよく、この場合ドレイン及びソース領域２１１Ｄ，２１１Ｓはそれぞれのフィン２１０によって接続されていてよく、各フィン２１０は１つのトランジスタ２５０のチャネル領域の役割を果たしてよい。従って、フィン２１０はまた、隣接するフィン２１０間にそれぞれの凹部２０３Ｒを設けることによって半導体層２０３内に形成されていてよく、それによりフィン２１０の三次元の寸法、例えばその高さ、幅及び長さが規定される。また凹部２０３Ｒは、フィン２１０の少なくとも側壁上に及び、幾つかの例示的実施形態においては加えてフィン２１０の上面上に形成されることになるそれぞれのゲート電極構造の位置をも規定してよい。後で更に詳細に説明されるように、ドレイン及びソース領域２１１Ｄ，２１１Ｓ、フィン２１０並びに凹部２０３Ｒ内及びフィン２１０の上方のそれぞれの電極構造は、自己整合の手法によってそれぞれの隔離構造（図示せず）と共に設けられてよく、隔離構造は１つ以上のトランジスタ２５０を包囲し且つ凹部内に形成されるべきゲート電極材質に関して凹部の絶縁を提供することができ、これについても後で更に詳細に説明する。
【0025】
図２ｂは初期の製造段階における半導体デバイス２００を模式的に示している。図示されるように、積層物(layer stack)２０４が半導体層２０３上に形成されてよく、積層物２０４は、半導体層２０３上に形成されるエッチング停止層２０４Ａと、エッチング停止層２０４Ａ上に形成されるマスク層２０４Ｂとから構成されていてよい。例えば、エッチング停止層２０４Ａは二酸化シリコン材質の形態で提供されてよい一方で、マスク層２０４Ｂはシリコンから構成されていてよい。またレジスト形状(resist features)２０５は、考慮されている技術標準に従う幅及び間隔を有する線状形状の形態で設けられていてよい。即ち、レジスト形状２０５によって規定される幅及び間隔は、対応する技術標準の限界寸法を表していてよく、対応するリソグラフィ技術に基いて確実に且つ再現性良くパターニングすることができる。
【0026】
図２ｂに示されるような半導体デバイス２００は以下のようなプロセスに基いて形成することができる。半導体層２０３を備えた基板２０１は、例えばシリコンバルク基板の形態で提供されてよい一方で、他の場合には前述したように基板２０１及び半導体層２０３のための異なる構造が採用されてよい。その後、例えば十分に確立された技術に基いて酸化物層を例えば約２〜５ｎｍの適切な厚みに成長させることによって、エッチング停止層２０４Ａが形成されてよい。次いで十分に確立されたプラズマ支援の又は熱的に活性化された堆積のレシピを用いて、例えばシリコン材質の形態にあるマスク層２０４Ｂが例えば約６０〜８０ｎｍの厚みで堆積させられてよい。積層物２０４内の二酸化シリコン材質及びシリコンを用いることによって、半導体層２０３内に形成されるべきフィンに対するマスク形状を提供するための適切なハードマスクを形成する場合に、積層物２０４をパターニングするための十分に確立されたレシピを用いることができる。更なるプロセスの間に要求されるエッチング停止能力を得ることができる限りにおいて、他の材質が積層物２０４のために用いられてよいことが理解されるべきである。エッチング停止層２０４Ａは、二酸化シリコンから構成される場合、層２０４Ａが例えばマスク層２０４Ｂで覆われている(capped)ときにフッ化水素酸（ＨＦ）のようなウエット化学エッチング薬品との接触に際しての横方向のエッチングを回避するような適切な厚みを有するように設けられていてよい。このようにして、それぞれのウエット化学エッチングプロセスの間におけるそれぞれの形状の任意の不所望なアンダーエッチングが抑制される。一方マスク層２０４Ｂはフィン２１０の望ましい最終的な幅に等しいかそれよりも大きい厚みを有するように設けられてよく、何故ならばこれらのフィンは、後の製造段階でマスク層２０４Ｂから形成されることになるマスク形状の側壁上に共形的な手法で形成されるべき側壁スペーサ要素に基いて形成されてよいからである。また積層物２０４を設けた後に、十分に確立されたリソグラフィ技術に基いてレジスト形状２０５が設けられてよい。
【0027】
図２ｃはマスク形状２０４Ｍを有する半導体デバイス２００を模式的に示しており、マスク形状２０４Ｍはそれらの横方向の寸法に関してはレジスト形状２０５（図２ｂ）に実質的に対応していてよいが、マスク形状２０４Ｍの高さはマスク層２０４Ｂ（図２ｂ）の最初の厚みによって規定される。形状２０４Ｍは適切に設計されたエッチングプロセスに基いて形成されてよく、幾つかの例示的な実施形態においては、層２０４Ｂ，２０４Ａがそれぞれシリコン及び二酸化シリコンから構成される場合には、多結晶ゲート電極をパターニングするための十分に確立されたエッチングレシピを基礎として用いることができる。その後、任意の適切な技術に基いてレジスト形状２０５が除去されてよい。
【0028】
図２ｄはマスク形状２０４Ｍの露出させられた側壁部分上に形成される側壁スペーサ要素２０６を有するデバイス２００を模式的に示している。例えば側壁スペーサ要素２０６はシリコン窒化物から構成されていてよく、所望の程度のエッチング選択性及び後続のプロセスとの両立性が確保することができる限りにおいて、シリコン炭化物、窒素含有シリコン炭化物等の他の適切な材質が用いられてよい。スペーサ２０６は、例えば熱的に活性化された化学的気相堆積（ＣＶＤ）技術によって、スペーサ要素２０６に基いて形成されることになるフィンの望ましい最終的な幅に実質的に対応してよい堆積厚みを制御しながら、シリコン窒化物材質を堆積させることによって形成することができる。スペーサ材質の堆積の後、エッチング停止層２０４Ａに関して選択的であってよい異方性エッチングプロセスが実行されてよい。幾つかの例示的な実施形態においては、マスク形状２０４Ｍに関して選択的であってよく周知のプロセス技術を用いて達成することができるエッチングレシピを使用可能である一方、他の場合には層２０４Ａの高度なエッチング停止能力が維持される限りにおいてスペーサ材質及びマスク形状２０４Ｍに対して非選択的なエッチングレシピも使用可能である。
【0029】
図２ｅはマスク形状２０４Ｍの選択的な除去の後のデバイス２００を模式的に示しており、選択的な除去は、エッチング停止層２０４Ａ及びスペーサ要素２０６に関して十分に高い選択性をもたらすことができる任意の適切な選択エッチング薬品によって達成され得る。例えば臭化水素（ＨＢｒ）に基く多くのプラズマ支援エッチングレシピが使用可能であり、他の場合において、二酸化シリコン、シリコン窒化物及びシリコンがエッチング停止層２０４Ａ、スペーサ２０６及びマスク形状２０４Ｍの材質として用いられてよいときには、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）に基くウエット化学的技術が採用されてよい。ＴＭＡＨは酸化物（２０００〜３０００：１）及び窒化物（約１００００：１）に対して極めて選択的であり従って、半導体層２０３内にフィンを形成するためのハードマスク要素としての役割をなすスペーサ２０６の材質を必要以上に消費することなしに、露出させられたマスク形状２０４Ｍを効果的に除去する。例えばＴＭＡＨに基くウエット化学的エッチングプロセスは、例えばマスク形状２０４Ｍの露出させられた表面部分上に形成されることのある生来の酸化物を除去するために、プラズマ支援プロセスと組み合わされてもよい。
【0030】
図２ｆは半導体層２０３内のチャネル区域にフィンを形成するための更なるマスクを形成する一方で同時にそれぞれのドレイン及びソース区域（図２ａ参照）を画定する更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、マスク層２０７はマスク要素２０７Ａ，２０７Ｂを備えていてよく、これらは図２ａに示されるドレイン及びソース領域２１１Ｄ，２１１Ｓのようなドレイン及びソース区域に対応していてよい。またマスク要素２０７Ｃは、チャネル区域及び、ダブルゲート又はトライゲートトランジスタのためのゲート電極構造がその内部に形成されることになる領域としての役割を果たしてよい一方で、マスク形状２０７Ｄは分離溝(isolation trenches)が半導体層２０３内おいてその内部に形成されることになるそれぞれの区域としての役割を果たしてよい。一方のマスク形状２０７Ａ，２０７Ｂ及び他方の形状２０７Ｃ，２０７Ｄは、後の製造段階におけるマスク要素２０７Ｃ，２０７Ｄの選択的な除去を可能にするために、異なる材質から構成されてよい。例えば、形状２０７Ａ，２０７Ｂはシリコン窒化物から構成されてよく、形状２０７Ｃ，２０７Ｄはシリコン材質から構成されてよい。
【0031】
マスク層２０７はシリコンのような適切な材質の層を堆積させることによって形成することができ、その厚みは、半導体層２０３内に更に形成されるべきフィンの上端からソース／ドレイン注入種(implantation species)を遮るのに必要な最終的なゲート高さ以上になるように選択されてよい。例えばマスク層２０７の厚みは約７０〜９０ｎｍであってよい。その後、層２０７がリソグラフィプロセスによってパターニングされてよく、そのプロセス内においてマスク形状２０７Ｃ，２０７Ｄの位置が同時に規定され、従ってドレイン及びソース区域、ゲート電極並びに分離構造の横方向の寸法及び位置が自己整合の手法によって与えられる。対応するリソグラフィプロセスを実行した後、十分に確立されたエッチングレシピ、例えば前述したような二酸化シリコンに対してシリコンを選択的にエッチングするためのレシピを用いて、マスク層２０７を異方的にエッチングすることができる。その後、マスク要素２０７Ａ，２０７Ｂを形成するための適切な充填材質が例えばシリコン窒化物の形態で堆積させられ、この場合、対応して現れる表面トポロジは、化学的機械的研磨（ＣＭＰ）のような平坦化プロセスを実行することによって平坦化されてよく、残りのマスク形状２０７Ｃ，２０７Ｄは、平坦化プロセスの高度な制御を提供するためのＣＭＰ停止層として用いられてよい。次いでゲート電極及びチャネル区域と分離構造とに対応するマスク要素２０７Ｃ，２０７Ｄは、例えば前述したのと同様なプロセスを用いることによって選択的に除去されてよい。例えば窒化物及び酸化物に対して選択的にシリコンを効率よく除去するためにＴＭＡＨが用いられてよい。
【0032】
図２ｇは上述したプロセスシーケンスの終了の後の半導体デバイス２００を模式的に示している。従ってそれぞれの開口２０７Ｎ，２０７Ｍがマスク層２０７内に形成され、それによりチャネル区域、即ちフィンがその内部に形成されるべき区域を画定すると共に分離溝区域をも画定する一方、残りのマスク要素２０７Ａ，２０７Ｂは更に形成されることになるドレイン及びソース区域となってよい。開口２０７Ｎ，２０７Ｍに基いて、分離溝を形成するための要求に応じて、最初にエッチング停止層２０４Ａを通り半導体層２０３内へ所望の深さまでエッチングするように、異方性エッチングプロセスが実行されてよい。例えば約２５０〜３５０ｎｍのエッチング深さが用いられてよく、この場合エッチングプロセスは十分に確立されたプラズマ支援レシピに基いて実行することができる。その後、半導体層２０３内に形成された対応する溝は、二酸化シリコンのような適切な誘電体材質によって充填されてよく、開口２０７Ｎ，２０７Ｍも充填されてよい。更に誘電体充填材質の密度を高めるために焼鈍プロセスが実行されてよく、また任意の過剰な材質はＣＭＰによって除去されてよく、それによりプレーナ表面トポロジが提供され、この場合マスク要素２０７Ａ，２０７ＢはＣＭＰ停止層として作用してよい。
【0033】
図２ｈは上述したプロセスシーケンスの終了の後の半導体デバイス２００を模式的に示している。図示されるように、開口２０７Ｍ（図２ｇ参照）に対応して半導体層２０３内に分離構造２０８が形成されてよく、この製造段階では、分離構造２０８の誘電体材質はマスク要素２０７Ａ，２０７Ｂによって画定される表面まで上方に延びていてよい。同様にして、マスク層２０７に基いて実行された先行する溝エッチングプロセスの間、スペーサ要素２０６（図２ｅ参照）もまた開口２０７Ｎ内のハードマスクとして作用することができ、「深い」フィン２１０Ｌをもたらすので、更に形成されるべきフィンのそれぞれの下部２１０Ｌに隣接して分離構造２０８Ａを形成することができる。
【0034】
図２ｉは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、分離構造２０８の上方並びに分離構造２０８Ａ及び深いフィン２１０Ｌ（図２ｈ参照）の上方に形成された誘電体材質は除去されてよい一方で、構造２０８，２０８Ａ内の誘電体材質の凹部形成の程度を規定することによってフィン２１０を実際に形成するために、分離構造２０８，２０８Ａ内に望ましい凹部２０８Ｒが形成されてよい。対応する制御された材質除去は高度に希釈されたＨＦ溶液を用いて達成することができ、所与のエッチングレートに対して凹部２０８Ｒの深さは、深いフィン２１０Ｌの上部を表すフィン２１０の高さ２１０Ｈを調節するために調節されてよい。また幾つかの例示的な実施形態では、フィン２１０の上面を露出させるために、例えば選択的異方性エッチングプロセスに基き、「キャップ層」、即ちスペーサ要素２０６（図２ｅ）が除去されてよい。この場合、フィン２１０はトライゲートトランジスタ要素のチャネル領域の役割をなす。
【0035】
図２ｊは開口２０７Ｃ（図２ｉ参照）に沿った断面図を模式的に示している。図示されるように、分離構造２０８（図２ｉ参照）に必要な特定の深さにまで及ぶように分離領域２０８Ａが半導体層２０３内に形成されており、深いフィン２１０Ａが分離領域２０８Ａを隔てている。また凹部２０８Ｒはフィン２１０の有効高さを規定し、幾つかの例示的な実施形態では、有効高さはデバイス全体の要求に応じて約２０〜３０ｎｍに選択されてよい。一方、フィン２１０の幅２１０Ｗはスペーサ要素２０６（図２ｉ参照）によって決定することができ、スペーサ要素２０６は凹部２０８Ｒの形成に際してエッチングマスクとして用いることができる。他方、フィン２１０の長さ、即ち図２ｊにおいて図面に垂直な方向の寸法は、開口２０７Ｃ（図２ｉ参照）の幅によって決定することができる。またこの製造段階においては、エッチング停止層２０４Ａの残りはフィン２１０の上面上に設けられたままでよい。その結果、トランジスタ要素の基本構造がフィン２１０の形態でもたらされてよく、この場合、図２ａに示されるような基本構造の他に、凹部２０８Ｒは半導体材質の層２０３内よりはむしろそれぞれの分離領域２０８Ａ内に設けられてよいことが理解されるべきである。
【0036】
図２ｋは適切に設計された「プレーナ」プロセス技術がトライゲートトランジスタ構造を完成させるために適用されてよい更に進んだ製造段階における半導体デバイス２００を模式的に示している。図２ｋにおいては、Ｎチャネルトランジスタ及びＰチャネルトランジスタのための基本的トランジスタ特性を画定するために注入シーケンス２０９が実行されてよい。Ｎチャネルトランジスタに対しては、パンチスルー(punch through)を防止するためにＰ型ドーパント種が導入されてよく、このことは０度の傾斜角で注入２０９を実行することによって達成することができ、この場合、他の種類のトランジスタは十分に確立されたリソグラフィ技術に従ってレジストマスクでマスクされていてよい。幾つかの例示的な実施形態では、注入シーケンス２０９は傾斜注入ステップ２０９Ａを含むことができ、傾斜注入ステップ２０９Ａでは、イオンビームはフィン２１０の幅方向と実質的に平行な回転軸に対応して傾斜させられていてよい。従って傾斜注入ステップ２０９Ａの間は、Ｎチャネルトランジスタに対してカウンタドーパントであるＰ型ドーパントが、ドレイン及びソース区域２１１Ｓ，２１１Ｄの露出させられた側壁２１１Ｆ内に取り込まれてよい。一方、５〜１０度の傾斜角を用いると共に適切な注入走査形態を用いることによって、フィン２１０へのドーパント種の顕著な取り込みを抑制することができる。同様に、対応するＮチャネルトランジスタをマスキングしながらＮ型ドーパント種をＰチャネルトランジスタ内に導入することができる。ドレイン及びソース区域２１１Ｓ，２１１Ｄの露出させられた側壁部分２１１Ｆでのカウンタドーパント種の取り込みは従って、後の製造段階において凹部２０８Ｒ内に形成されてよいゲート誘電体材質及びゲート電極材質に関して増大された「分離区域」を提供することができ、増大された分離区域は減少された寄生ゲート・ソース／ドレイン容量をもたらすことができる。従って、注入プロセス２０９及び２０９Ａの照射量(dose)及びエネルギは、後の製造段階において実行されるべき対応するソース／ドレイン注入プロセスに適切に適合させられてよい。
【0037】
図２ｌは注入プロセス２０９の後のデバイス２００の断面図を模式的に示している。図示されるように、２０９Ｗで示されるウエル(well)注入種をデバイス要求に従う所望の深さで深いフィン２１０Ｌ内に取り込むことができる。対応するウエル注入２０９Ｗは分離領域２０８Ａ内にも導入されてよいことが理解されるべきである。次いで、ゲート酸化物等のゲート誘電体材質の形成に対してデバイス２００を準備するために、十分に確立された洗浄プロセスが実行され、それに続き誘電体材質の堆積及び／又は酸化、例えばフィン２１０の露出された表面上への二酸化シリコンの成長がなされてよい。その後、十分に確立された「プレーナ」プロセスレシピに基き、ゲート電極材質が例えば多結晶シリコンの形態で堆積させられてよい。
【0038】
図２ｍは、上述したプロセスシーケンスの後であって且つ、結果として得られた表面トポロジを、例えばＣＭＰに基きマスク要素２０７Ａ，２０７ＢをＣＭＰ停止材質として用いて任意の過剰なゲート電極材質を除去することにより平坦化した後の半導体デバイス２００を模式的に示している。従って、複数の個々のゲート電極構造（図示せず）を備えていてよいゲート電極構造２２０がマスク要素２０７Ａ，２０７Ｂの間に形成されてよい一方で、それぞれの犠牲「ゲート電極構造」２２０Ｓが分離構造２０８の上方に形成されてよい。幾つかの例示的な実施形態では、ゲート電極構造２２０はゲート誘電体と組み合わせて実際のゲート電極の役割をなしてよく、従って誘電体材質等に関する適切なパラメータが選択されてよいことが理解されるべきである。他の場合には、図２ｍに示されるようなゲート電極構造２２０はプレイスホルダ(place holder)として用いられてよく、後の製造段階において金属含有電極材質及び高ｋ誘電体材質に基く高性能なゲート電極構造で置換されてよい。
【0039】
図２ｎは更に進んだ段階における半導体デバイス２００を模式的に示しており、その段階においてはマスク材質２３０がそれぞれの電極材質２２０，２２０Ｓの上端上に形成されてよく、例えば酸化物層の形態にあるマスク材質２３０は酸化プロセス等に基き生成することができる。またエッチングマスク２３１が、露出させられた部分を保護するためにデバイス２００の上方に形成されてよく、その内部にはゲート電極は形成されないことになる。即ち、エッチングマスク２３１は犠牲構造２２０Ｓに対応する部分を露出させてよく、また構造２２０を覆ってよい。その後、露出されたマスク材質２３０を除去するために例えばフッ化水素酸を用いることによって適切に設計されたエッチングシーケンスが実行され、次いで例えば窒化物及び酸化物に対して選択的な多結晶シリコンの形態にある構造２２０Ｓの材質を選択的に除去するために、選択的プラズマ支援エッチングプロセスが実行されてよい。この場合にも、プレーナトランジスタ構造において用いられる技術と同様なエッチング戦略が用いられてよい。他の場合には、前述したようにウエット化学的エッチング薬品が用いられてよい。
【0040】
図２ｏは上述したプロセスシーケンス及びエッチングマスク２３１の除去の後の半導体デバイス２００を模式的に示している。従って分離構造２０８は露出させられている一方で、マスク要素２０７Ａ，２０７Ｂはドレイン及びソース区域２１１Ｓ，２１１Ｄを依然として覆っていてよい。その後、マスク要素２０７Ａ，２０７Ｂはマスク材質２３０及び分離構造２０８に対して選択的に除去されてよい。この除去は、マスク要素２０７Ａ，２０７Ｂがシリコン窒化物から構成される場合、加熱したリン酸を用いることによって達成することができる。
【0041】
図２ｐはマスク要素２０７Ａ，２０７Ｂを除去した後におけるフィン２１０の幅方向に沿った断面図を模式的に示している。従って図示されるように、ゲート電極構造２２０が凹部２０８Ｒの内部及び上方並びにフィン２１０の周囲及び上方に形成される一方で、それぞれのゲート誘電体２２１Ａ，２２１Ｂ，２２１Ｃがフィン２１０の表面上に設けられる。即ち図示された実施形態においてはトライゲート構造がもたらされてよく、トライゲート構造においては、フィン２１０の両側壁上にゲート誘電体２２１Ａ，２２１Ｃが形成されてよい一方で、フィン２１０の上面上にもゲート誘電体材質２２１Ｂが形成されてよい。またゲート電極構造２２０、即ちそのゲート電極材質２２２、例えば多結晶シリコン材質上には、マスク材質２３０が依然として形成されていてよい。
【0042】
図２ｑは図２ｐに示されるようなデバイス２００の上面図を模式的に示している。従ってドレイン及びソース区域２１１Ｄ，２１１Ｓとフィン２１０の形態にあるそれぞれのチャネル領域とを備えたトライゲートトランジスタ２５０が、分離構造２０８によって横方向に包囲されている。図示されるように、チャネル、即ちフィン２１０、従ってゲート電極構造２２０の長さは、既に実行されたマスキング形態によって規定することができ、それによりドレイン及びソース区域２１１Ｄ，２１１Ｓ並びに分離構造２０８の自己整合のパターニング及び位置決めがここでも提供される。
【0043】
図２ｒはその左側に図２ｑのII左線(line II left)に沿った断面図を模式的に示しており、その右側には図２ｑのII右線(line II right)に沿った断面図が示されている。従って図２ｒの左側に示されるように、フィン２１０の上端上に形成されたゲート誘電体材質２２１Ｂを伴うゲート電極材質２２２とドレイン及びソース区域２１１Ｄ，２１１Ｓとの組み合わせは、プレーナトランジスタアーキテクチャと比較してよく似た構造を有していてよい。右側において、「ギャップ」区域、即ち図２ｑに示されるような隣接するフィン２１０間の区域の対応する断面図は、フィン２１０の高さ（図２ｒの左側を参照）が分離領域の凹部形成の程度によって規定されるという基本的概念を示している。従って図２ｒの左側に示されるようなトランジスタ２５０の構造は、十分に確立されたプレーナプロセス技術の採用を可能にし、それによりフィン２１０内の大きなシリコン体積の提供が可能になることに加えて、トランジスタ２５０の総合的な電気的特性を適切に調節するための高い効率性の提供が可能になる。この目的のために、十分に確立された注入技術、応力誘起メカニズム等を実施することができる。
【0044】
図２ｓ〜２ｖを参照して、Ｐチャネルトランジスタ及びＮチャネルトランジスタに対する所望のトランジスタ性能を得るための例示的な実施形態に従うそれぞれのプロセス技術を説明する。
【0045】
図２ｓは図２ｑに示される断面に沿った断面図を模式的に示しており、即ち図２ｓの左側にはフィン２１０の長さ方向における断面が示されており、右側にはギャップ区域内の対応する断面が示されている。図示されるように、トランジスタ構造２５０Ｎは、Ｎチャネルトランジスタを代表していてよく、またドレイン及びソース領域２１１を画定するドレイン及びソース区域２１１Ｓ，２１１Ｄ（図２ｒ参照）内でフィン２１０に隣接する高度なドーパントプロファイルを備えていてよい。例えば、フィン２１０によって代表され得るチャネル領域２１３と共に適切なＰＮ接合を形成するために、プレーナトランジスタ構成におけるのと同様に、拡張領域２１１Ｅが設けられてよい。またドレイン及びソース領域２１１内のドーパント濃度を適切に規定するために、スペーサ構造２２３がゲート電極材質２２２の側壁上に形成されてよい。
【0046】
図２ｓの右側にはギャップ区域内で対応する構造が示されている。ここでは、前述したように分離領域２０８Ａ内の凹部内にまでゲート電極材質２２２が延在している一方で、幾つかの例示的な実施形態では、ゲート電極材質２２２に対してのドレイン及びソース領域２１１のオフセットの増大が、注入プロセス２０９（図２ｋ参照）の間のカウンタドーピング(counter-doping)によって達成されてよく、その場合、半導体層２０３の露出させられた側壁部分がウエルドーパント種に対応するドーパント種を受け取ることができ、それによりドレイン及びソース領域２１１に関して「撤回された(withdrawn)」ＰＮ接合がもたらされ、ドレイン及びソース領域２１１とゲート電極材質２２２の間での寄生容量がオフセットの増大に起因して低減される。
【0047】
図２ｓに示されるようなトランジスタ構造２５０Ｎは、Ｐチャネルトランジスタをマスキングしながら適切な注入プロセスを実行することによって、例えば、フィン２１０とドレイン及びソース領域２１１との間の区域におけるウエルドーパント濃度を適切に高めるために、十分に確立されたレシピに従ってハロー(halo)注入プロセスを用いることによって、完成することができる。その後、拡張領域２１１Ｅが例えば適切に設計されたオフセットスペーサの構造２２３を用いることによって形成されてよく、次いでスペーサ構造２２３は、所望の濃度プロファイルを確立するための後続の深いドレイン及びソース区域の注入に際して注入マスクとして作用するように、適切な幅に形成される。スペーサ構造２２３は、対応する注入プロセスの後に形成されるであろう複数の個々のスペーサ要素を備えていてよいことが理解されるべきである。
【0048】
図２ｔは幾つかの例示的な実施形態に従うＰチャネルトランジスタのための対応するトランジスタ構造２５０Ｐを模式的に示している。図示されるように、トランジスタ２５０Ｐは例えばシリコン／ゲルマニウム合金等の形態にある歪誘起材質２１４を備えていてよく、歪誘起材質２１４は、フィン２１０内の電流フロー方向に沿った圧縮歪成分を確立してその内部でのホール移動度を高めるように、フィン２１０の近傍の材質２０３内にまで組み込まれていてよい。歪誘起材質２１４は、例えばスペーサ構造２２３又は任意の他の適切なマスク材質に基き半導体層２０３内へ空洞(cavity)をエッチングすることと、その後に所望の半導体合金２１４を成長させるための選択的エピタキシャル成長プロセスとによって形成することができ、半導体合金２１４はまた高濃度にドープされた材質の形態でもたらされてよいので、場合によっては深いドレイン及びソース領域を形成するための１つの注入プロセスを回避することができる。図示されるように歪誘起材質２１４は、適切と考えられる場合には、ある程度過剰な高さを有するように設けられてよい。また、それぞれの拡張領域２１１Ｅはチャネル領域、即ちフィン２１０に接続されるように形成されてよい。
【0049】
図２ｔの右側には、ギャップ領域に対応する構造が示されている。図示されるようにこの場合にも、ゲート電極材質２２２とドレイン及びソース領域２１１との間で、傾斜注入２０９Ａ（図２ｋ参照）を含む注入プロセス２０９の間に形成されたであろうカウンタドープ領域２０３Ｃに起因して、増大したオフセットを得ることができる。
【0050】
それぞれの歪誘起メカニズムは、例えばシリコン／炭素のような適切な半導体合金の形態で、又はドレイン及びソース領域２１１の形成の間にそれぞれの応力記憶技術を適用することによって、Ｎチャネルトランジスタ２５０Ｎ内にも設けられてよいことが理解されるべきである。即ち、ドレイン及びソース領域２１１の少なくとも一部が、シリコン窒化物層のような覆っている硬い材質層に基いて実質的に非晶質状態で再成長させられて、歪んだ状態にあるドレイン及びソース領域の再成長部分が生成されてよい。他の例示的な実施形態においては、ドレイン及びソース領域２１１を形成した後に、これらの領域は、後続のシリサイド化プロセスに関する利益を提供するために、場合によっては引張応力コンタクト材質等の応力誘起材質と一緒に窪ませられてよい。
【0051】
トランジスタ２５０Ｎ，２５０Ｐのドレイン及びソース領域２１１を形成するためのドーパント種の組み込みの後、ドーパントを活性化させると共に注入誘起損傷を再結晶化させるために、最終的な焼鈍プロセスが実行されてよく、それにより最終的な所望のドーパントプロファイルも調整される。
【0052】
図２ｕは更に進んだ製造段階におけるトランジスタ構造２５０Ｎを模式的に示している。図示されるようにコンタクト構造２４０が設けられてよく、コンタクト構造２４０は二酸化シリコン等のような層間誘電体材質２４１を備えていてよく、その内部には１つ以上のコンタクト要素２４２が組み込まれていてよい。コンタクト要素２４２はタングステン、銅、アルミニウム等のような任意の適切な金属から構成されていてよく、場合によっては全体のプロセス及びデバイス要求に応じて適切な導電性バリア材質と組み合わされていてよい。幾つかの例示的実施形態では、コンタクト要素２４２は高い内部引張応力レベルを有する金属含有材質を備えていてよく、金属含有材質は例えば、タングステン材質を形成するための十分に確立された堆積レシピに基いて完成されてよく、それによりチャネル又はフィン２１０内に所望の引張応力レベルがもたらされる。
【0053】
図２ｕの右側はギャップ区域におけるコンタクトレベル２４０の構造を模式的に示している。図示されるようにこの区域においても、１つ以上のコンタクト要素２４２又は連続的に拡がるコンタクト要素が設けられてよく、ドレイン及びソース領域２１１に対する全体的な接触抵抗が低減されている。
【0054】
典型的にはコンタクトレベル２４０は、十分に確立された「プレーナ」プロセス技術に基いて、例えば耐熱性金属を堆積させると共に後続の二酸化シリコン等の適切な誘電体材質の堆積を伴う熱処理の間における化学反応を開始することによって、形成することができ、誘電体材質はＣＭＰ等によって平坦化されてよい。その後、それぞれのコンタクト開口を得るために誘電体材質がリソグラフィ及び異方性エッチング技術によってパターニングされてよく、コンタクト開口は次いでタングステン等のような所望のコンタクト金属で充填されてよい。
【0055】
図２ｖは上述したのと同様な構造を有していてよいＰチャネルトランジスタ２５０Ｐのコンタクト構造２４０を模式的に示している。
【0056】
次いで、例えば低ｋ誘電体材質の形態にある誘電体材質を設けると共にその内部に第１のメタライゼーション(metallization)層の金属線と接続してよいビアを形成することによって、メタライゼーションシステムが形成されてよい。
【0057】
幾つかの実施形態では、ゲート電極構造２２０は、高ｋ誘電体材質と組み合わされた金属含有電極材質を含む高性能な構造で置換されてよい。この目的のため、誘電体材質２４１内にコンタクト電極２４２を形成するのに先立ち、ゲート電極材質２２２が例えばＴＭＡＨに基いて選択的に除去されてよく、ＴＭＡＨによってシリコンを二酸化シリコン及びシリコン窒化物に対して選択的に効率よく除去することができる。他の場合にはＨＢｒに基くプラズマ支援プロセスのような他の選択的エッチングレシピが用いられてよい一方で、他の例示的な実施形態では、ゲート電極構造２２０及び周囲の誘電体材質の材料組成に応じて任意の選択的エッチングプロセスが用いられてよい。その後、誘電体材質２２１Ｂのようなゲート誘電体がフィン２１０の露出させられた側壁部分から除去されてよい。この除去は、ゲート誘電体が二酸化シリコンから実質的に構成されていてよい場合には、ＨＦを用いることによって達成することができる。
【0058】
図２ｗは上述したプロセスシーケンスの後の更に進んだ製造段階におけるフィン幅方向に沿った断面図を模式的に示している。図示されるように、デバイス２００は置換ゲート電極構造２２０Ｒを備えていてよく、置換ゲート電極構造２２０Ｒは、チタン窒化物等のような金属含有材質２２２Ｒと高ｋ誘電体材質２２１Ｒの組み合わせを備えていてよく、高ｋ誘電体材質２２１Ｒはフィン２１０の側壁部分及び上面を覆っていてよい。このように、フィン２１０の側壁上に形成されたそれぞれのゲート電極構造２２０Ａ，２２０Ｃとフィン２１０の上端上に形成されたゲート電極構造２２０Ｂとを含むトライゲート構造が提供されてよく、それにより複数のトランジスタセル２５０Ａ，…，２５０Ｄもまた提供されてよい。その結果、トランジスタセル２５０Ａ，…，２５０Ｄの各々又はそれらの組み合わせは、適切に選択された金属材質２２２Ｒ並びに対応するドレイン及びソース領域を形成するための製造シーケンスに基いて各導電性タイプ対する特定のスレッショルド電圧を提供するトライゲートトランジスタの役割をなす。より大きなスレッショルド電圧が要求される場合には、スレッショルド電圧における適度に大きいシフトを生成するために、異なる仕事関数を有する多重化ゲート金属が集積化されてよく、他の場合には、スレッショルド電圧の僅かなシフトを生成するために、適切に設計されたハロー注入が実行されてよい。
【0059】
従って、低い直列抵抗に起因する高いトランジスタ性能を有し且つプレーナトランジスタ構造に対して十分に確立されているような安定し且つ効率的な製造技術の使用を伴う効果的な三次元トランジスタ構造を得ることができる。また、ドレイン及びソース領域、チャネル領域、即ちフィン２１０、並びにそれぞれの分離構造の自己整合配置を前述したマスキング形態に基き達成することができる。更に、従来の戦略と比較して、複数のトランジスタに対する連続的なドレイン及びソース領域を提供するための複雑なエピタキシャル成長プロセスを回避することができ、それにより全体的なプロセス効率を高めるのにも寄与する。
【0060】
図３ａ〜３ｃを参照して、ダブルゲート、即ちＦｉｎＦＥＴトランジスタ構造を形成するための対応するプロセスシーケンスを更に詳細に説明する。一般的に、トライゲートトランジスタ構造２５０に対して前述したのと極めて類似したプロセスシーケンスが用いられてよいが、適度に厚いキャップ層がフィンの上端上に設けられてよく、このことは半導体材質内におけるフィンのパターニングに用いられる対応するハードマスクを除去しないことによって達成され得る。従って、対応するゲート電極材質は厚い絶縁体(insulator)によってフィンの上端から絶縁されてよく、電流フローはフィンの側面でのみ生じる。一般にトライゲート構造と比較して同等の実効トランジスタ幅に対して、ＦｉｎＦＥＴは増大した高さのフィンを必要とする一方で、上面の上方に設けられたゲート電極はフィン内における減損に対して実質的に効果を及ぼさないであろうから、フィンの幅は減少させられる必要があるであろう。
【0061】
図３ａは図２ｊに示されるような半導体デバイス２００と比較して極めて類似した構造を有していてよい半導体デバイス３００の断面図を模式的に示している。この理由により、同様の要素は最初の桁の数字が「２」の代わりに「３」であることを除き同一の参照番号によって示されている。従ってデバイス３００は、それぞれの深いフィン３１０Ｌによって隔てられた分離領域３０８Ａを含む半導体層３０３を備えていてよく、深いフィン３１０Ｌ上にはフィン３１０が設けられ、フィン３１０は、シリコン窒化物要素のようなキャップ要素３０６と例えば二酸化シリコンの形態にあるエッチング停止材質３０４Ａの組み合わせによって上面を覆われている。上述したようにフィン２１０と比較して、フィン３１０は約３０〜４０ｎｍの増大された高さを有していてよく、その幅は約１０〜１５ｎｍの範囲に減少させられていてよい。
【0062】
半導体デバイス３００は、図２ｂ〜２ｊに対応する説明に従うデバイス２００を参照して前述したのと同一の製造技術に基いて形成することができる。従って対応する説明は省略する。しかし、図２ｂ〜２ｊを参照して説明したプロセス形態とは対照的に、キャップ要素３０６は、スペーサ要素２０６（例えば図２ｇ参照）を参照して説明されてもいるような、フィン３１０をパターニングするためのハードマスクとして前もって形成されている対応するスペーサ要素であってよいことが理解されるべきである。またキャップ要素３０６は、フィン３１０に対する要求に適合するように、減少させられた幅で形成されてよいことも理解されるべきである。同様に、半導体デバイス２００を参照しながら図２ｉを参照して説明されてもいるような、分離領域３０８Ａ内において凹部３０８Ｒを形成するためのプロセスは、所望の増大された高さのフィン３１０を得るために適切に適合させられてよい。
【0063】
図３ｂは基本ウエル注入種３０９Ｗを伴うデバイス３００の断面図を模式的に示しており、基本ウエル注入種３０９Ｗは、半導体デバイス２００を参照しながら図２ｋ，２ｌを参照して前述したように注入されてよい。その後、デバイス２００を参照して説明したように、更なる処理が続いてよい。即ち、適切な誘電体材質を設けると共にゲート電極材質を堆積させることによって、それぞれのゲート電極構造又はダミーゲート電極構造が形成されてよい。その後、ドレイン及びソース区域が露出させられてよく、基本トランジスタ構造を完成させるために対応する「プレーナ」製造プロセスが適用されてよい。また、必要に応じて、前述したようにゲート電極構造が高ｋ誘電体材質と金属含有電極材質の組み合わせに置換されてよい。
【0064】
図３ｃは進行した製造段階における半導体デバイス３００を模式的に示しており、その製造段階においては、フィン３１０の周囲に置換ゲート電極構造３２０Ｒが高ｋ誘電体材質３２１との組み合わせにおいて設けられてよい。その結果、トランジスタセル３５０Ａ，…，３５０Ｄの各々に対してダブルゲート構造が確立されてよく、即ち第１のゲート電極構造３２０Ａがフィン３１０の一方の側壁上に設けられてよく、第２のゲート電極構造３２０Ｃが反対側の側壁上に設けられてよい。一方、フィン３１０の上面はキャップ３０６とエッチング停止層３０４Ａ（図３ｂ参照）の組み合わせによって覆われたままであってよい。
【0065】
結果として、本開示は強化された三次元トランジスタ構造、即ちダブルゲート及びトライゲートトランジスタ構造を提供し、三次元トランジスタ構造内ではバルク半導体材質に基きトランジスタのフィンを提供することができ、それにより増大されたトランジスタ体積がもたらされる一方で、同時に従来のＦｉｎＦＥＴ及びトライゲートトランジスタアーキテクチャの場合には典型的であった高抵抗なドレイン及びソース部分として作用する可能性のある中間フィン部分を必要とすることなしに、連続的なドレイン及びソース区域がフィンのチャネル領域と接続することができる。また、チャネル区域、即ちフィン並びにこれに伴いゲート電極構造、ドレイン及びソース領域並びに分離構造は、自己整合プロセスシーケンスを可能にするマスキング形態に基いて設けることができる一方で、連続的なドレイン及びソース区域を提供するための複雑な選択的エピタキシャル成長プロセスを回避することができる。更に、フィンを形成した後に、二次元又はプレーナトランジスタ製造プロセスからの十分に確立され且つ効果的なプロセス技術が場合によっては効果的な歪誘起メカニズムを含んで適用されてよく、増大された半導体体積をフィン内に提供すると共にフィン内の高抵抗なドレイン及びソース部分を回避することに加えて、更なる性能向上メカニズムが有利に適用され得る。
【0066】
以上開示された特定の実施形態は例示にすぎず、本発明は改変されてよく、また、ここでの教示の利益を享受する当業者に明らかな、均等であるが異なるやり方で実施されてよい。例えば、上述したプロセスステップは異なる順序で実行されてよい。また、以下の特許請求の範囲に記載されていることを除き、ここで示されている構成又は設計の詳細に限定することは意図されていない。従って、以上開示された特定の実施形態が変更され又は修正されてよく、そのような全ての変形が本発明の精神及び範囲内にあるものとみなされることは明らかである。従って、ここでの保護の対象は以下の特許請求の範囲に記載された通りである。