特許第5695015号(P5695015)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5695015
(24)【登録日】2015年2月13日
(45)【発行日】2015年4月1日
(54)【発明の名称】バッファ回路
(51)【国際特許分類】
   H03F 3/45 20060101AFI20150312BHJP
【FI】
   H03F3/45 Z
【請求項の数】5
【全頁数】12
(21)【出願番号】特願2012-251643(P2012-251643)
(22)【出願日】2012年11月15日
(65)【公開番号】特開2014-99809(P2014-99809A)
(43)【公開日】2014年5月29日
【審査請求日】2014年5月15日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】野木 昭彦
(72)【発明者】
【氏名】小楠 寛貴
【審査官】 緒方 寿彦
(56)【参考文献】
【文献】 特開平06−216772(JP,A)
【文献】 特開平06−244656(JP,A)
【文献】 特開昭57−042216(JP,A)
【文献】 実開平04−038120(JP,U)
【文献】 特開平01−041308(JP,A)
【文献】 米国特許第04827221(US,A)
【文献】 実開平07−029924(JP,U)
(58)【調査した分野】(Int.Cl.,DB名)
H03F 1/00 − 3/45
(57)【特許請求の範囲】
【請求項1】
差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力するバッファ回路であって、
第1の入力端子と、
前記第1の入力端子に前記シングル入力信号が入力される場合に基準電位が入力される第2の入力端子と、
第1の出力端子および第2の出力端子と、
前記第1の入力端子および前記第1の出力端子に接続される第1の増幅部と、
前記第2の入力端子および前記第2の出力端子に接続される第2の増幅部と、
前記第2の増幅部の入力端子に、前記第1の入力端子に入力された信号に応じた信号を入力するか否かを切り替える第1のスイッチ部と
を備え、
前記第2の増幅部は、
増幅器と、
前記増幅器の入出力間に設けられる帰還抵抗素子と、
前記帰還抵抗素子に並列に接続され、前記帰還抵抗素子の両端を接続するか否かを切り替える第2のスイッチ部と
を有し、
前記差動入力信号が入力される場合に、前記第1のスイッチ部を切断状態に制御し、且つ、前記第2のスイッチ部を接続状態に制御し、前記シングル入力信号が入力される場合に、前記第1のスイッチ部を接続状態に制御し、且つ、前記第2のスイッチ部を切断状態に制御するスイッチ制御部を更に備えるバッファ回路。
【請求項2】
前記第1のスイッチ部は、前記第1の増幅部の出力と、前記第2の増幅部の入力とを接続するか、または、切断するかを切り替える
請求項1に記載のバッファ回路。
【請求項3】
前記第1のスイッチ部は、前記第1の入力端子と、前記第2の増幅部の入力とを接続するか、または、切断するかを切り替える
請求項1に記載のバッファ回路。
【請求項4】
前記第1の増幅部は、
増幅器と、
前記増幅器の入出力間に設けられるインピーダンス素子と、
前記インピーダンス素子に並列に接続され、前記インピーダンス素子の両端を接続するか否かを切り替える第3のスイッチ部と
を有する請求項1から3のいずれか一項に記載のバッファ回路。
【請求項5】
前記スイッチ制御部は、前記差動入力信号が入力される場合に前記第3のスイッチ部を接続状態に制御し、前記シングル入力信号が入力される場合に前記第3のスイッチ部を開放状態に制御する
請求項に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、バッファ回路に関する。特に本発明は、差動信号およびシングル信号をバッファして差動信号を出力するバッファ回路に関する。
【背景技術】
【0002】
図1は、従来のバッファ回路500を示した回路図である。バッファ回路500は、オペアンプ700、バッファ入力端子810、およびバッファ出力端子830を備える。オペアンプ700は、反転入力端子、正転入力端子、および出力端子を有する。
【0003】
オペアンプ700の正転入力端子は、バッファ入力端子810に接続される。オペアンプ700の出力端子は、反転入力端子に接続される。また、オペアンプ700の出力端子はバッファ出力端子830に接続される。このようなバッファ回路500の構成を一般にボルテージフォロワと呼ぶ。
【0004】
ここで、オペアンプ700が理想的であると仮定する。バッファ回路500への入力信号Vinはオペアンプ700の正転入力であるから、バッファ回路500の入力インピーダンスはHi−Zとなる。また、オペアンプの出力インピーダンスが、バッファ回路500の出力インピーダンスとなるので、バッファ回路500の出力インピーダンスは零となる。このため、バッファ回路500は、バッファ回路500前後における回路間のインピーダンス変換、又は、バッファ回路500前後の回路間のアイソレーションとして利用できる。
【0005】
ところで、同一半導体基板にアナログ回路とデジタル回路が存在する場合、デジタル回路動作で生じる突入電流により電源電圧変動が生じる。また、トランジスタ動作時の電荷の移動により半導体基板上にノイズが発生する。これらの現象によりアナログ回路のS/N等、アナログ特性が劣化する事が知られている。
【0006】
ここで、アナログ特性の劣化に対する対策として、アナログ信号を差動化する方法がある。電源電圧変動によるアナログ信号の変動、および、半導体基板を通したノイズの周り込み等がアナログ差動信号の同相ノイズとして生じる。しかし、アナログ信号を差動化すると、差動信号は最終的に加算して使用されるので、同相ノイズがキャンセルされる。したがって、差動化されたアナログ信号は、アナログ特性の劣化が生じない。
【0007】
また、アナログ信号を取り扱うLSIでは、差動入力およびシングル入力の両方の入力に対応した製品がある。LSIに設けられたバッファ回路には、差動入力信号およびシングル入力信号のそれぞれが入力される。
【0008】
当該バッファ回路は、シングル信号が入力された場合、先に述べたノイズの問題を解消すべく、シングル入力を差動信号に変換する。一方、バッファ回路に差動信号が入力された場合は、バッファ回路は、そのまま、差動信号をバッファする。
【0009】
図2は、差動入力信号とシングル入力信号を入力できるバッファ回路1000を示した回路図である。バッファ回路1000は、第1の入力端子510、第2の入力端子520、第1の出力端子530、第2の出力端子540、第1の増幅部550、第2の増幅部560、第1のスイッチ部570、および第1の抵抗素子930を備える。
【0010】
第1の増幅部550は、オペアンプ710を備える。第1の入力端子510に入力された入力信号Pinはオペアンプ710の正転入力端子に入力される。また、オペアンプ710の出力端子は、オペアンプ710の反転入力端子に接続される。そして、オペアンプ710の出力端子は、第1の出力端子530に接続され、出力信号Poutを出力する。
【0011】
第2の増幅部560は、オペアンプ715および帰還抵抗素子920を備える。第2の入力端子520に入力された入力信号Ninはオペアンプ715の正転入力端子に入力される。また、オペアンプ715の反転入力端子は、帰還抵抗素子920を介してオペアンプ715の出力端子に接続される。そして、オペアンプ715の出力端子は、第2の出力端子540に接続され、出力信号Noutを出力する。
【0012】
第1のスイッチ部570および第1の抵抗素子930は、オペアンプ710の出力端子およびオペアンプ715の反転入力端子との間に、この順番で直列に設けられる。オペアンプ715の反転入力端子には、第1の抵抗素子930および帰還抵抗素子920の接続点における電圧Vが入力される。
【0013】
図2に示された回路構成により、バッファ回路1000は、差動入力信号とシングル入力信号のいずれの信号が入力された場合であっても、差動信号を出力することができる。例えば、バッファ回路1000に差動信号が入力される場合、第1のスイッチ部570を切断状態にする。これにより、第2の増幅部560もボルテージフォロワとして機能する。従って、第1の出力端子530には、第1の入力端子510に入力された入力信号Pinが、ボルテージフォロワにより出力信号Poutとして出力される。また、第2の出力端子540には、第2の入力端子520に入力された入力信号Ninが、ボルテージフォロワにより出力信号Noutとして出力される。
【0014】
一方、バッファ回路1000にシングル信号が入力される場合、第1のスイッチ部570を接続状態とする。第1の入力端子510にはシングル信号が入力され、第2の入力端子520は、アナログコモン等の基準電位に接続される。これにより、第2の増幅部560は、オペアンプ715の反転入力端子に入力された信号を増幅する反転増幅回路として機能する。
【0015】
また、第1の入力端子510にはシングルの入力信号Pinが入力される。第1の増幅部550はボルテージフォロワとして動作して、出力信号Poutを出力する。
【0016】
また、第1のスイッチ部570が接続状態なので、第1の増幅部550の出力端子は、第1の抵抗素子930を介してオペアンプ715の反転入力端子に接続される。第2の増幅部560は反転増幅回路として機能するので、第2の増幅部560は、第1の増幅部550が出力する出力信号Poutを反転した出力信号Noutを出力する。これにより、第1の出力端子530および第2の出力端子540は、第1の入力端子510に入力されたシングルの入力信号Pinを、出力信号Poutおよび出力信号Noutの差動信号として出力する。
【0017】
上記のとおり、バッファ回路1000に入力される信号が、差動信号かシングル信号かによって、第1のスイッチ部570の状態を切り替えることにより、バッファ回路1000は、いずれの入力信号の場合においても差動信号を出力する。
【0018】
図3は、同相信号除去比と呼ばれるCMRR(Commmon Mode Rejection Ratio)について説明する差動増幅回路150を示した回路図である。差動増幅回路150は、オペアンプ720、オペアンプ720の差動入力に接続される第1の入力端子610および第2の入力端子620、並びに、オペアンプ720の差動出力に接続される第1の出力端子630および第2の出力端子640を備える。
【0019】
第1の入力端子610および第2の入力端子620に入力される信号を、それぞれ入力信号Pinおよび入力信号Ninとする。また、第1の入力端子610および第2の入力端子620に印加される電圧の差分をVとする。
【0020】
第1の出力端子630および第2の出力端子640から出力される信号を、出力信号Poutおよび出力信号Noutとする。また、第1の出力端子630および第2の出力端子640が出力する電圧の差分をVとする。
【0021】
第1の入力端子610および第2の入力端子620に同相信号を加えたときの差動増幅回路150の利得をAcommとし、差動信号を加えたときの差動増幅回路150の利得をAdiffとする。このときCMRRは、AcommとAdiffの比であり、次式で定義される。
CMRR=Adiff/Acomm=Adiff[dB]−Acomm[dB]
なお、AcommおよびAdiffは次式のように定義される。
diff=V/V=(Pout−Nout)/(Pin−Nin
comm=(Pout+Nout)/(Pin+Nin
【0022】
ここで、差動増幅回路は、理想的には差成分を増幅できればよい。つまり、差動増幅回路のCMRRを大きくする事が求められる。言い換えれば、同相利得Acommを小さくすることが求められる。また、Acomm=0とすれば、差動増幅回路のCMRRが無限大となり、理想的な差動増幅回路となる。
【0023】
図4は、図2のバッファ回路1000における、オペアンプの反転入力端子の寄生容量Cを示した回路図である。一般的に、オペアンプの入力端子には配線寄生容量が存在する。また、CMOSオペアンプであれば配線寄生容量に加えゲート容量等の寄生容量が存在する。
【0024】
なお、オペアンプの入力端子のすべてに寄生容量Cが発生するが、後述する特性劣化の要因とならない寄生容量は図4に記載していない。この寄生容量Cの影響により、差動信号入力時に、寄生容量Cと帰還抵抗素子920により振幅、位相が変化してCMRR特性が劣化する。
【0025】
バッファ回路1000に差動信号が入力される場合、第1のスイッチ部570が切断状態であるので第1の増幅部550はボルテージフォロワとなる。従って、第1の出力端子530からは、第1の入力端子510に入力された入力信号Pinと同じ振幅および位相で出力信号Poutが出力される。したがって、第1の増幅部550の入出力特性は下記の伝達関数で表される。
(数1) Pout/Pin(s)=1
【0026】
帰還抵抗素子920の抵抗値Rと、オペアンプ715の反転入力端子の寄生容量Cによってできる零点により、第2の増幅部560の入出力特性は下記の伝達関数で表される。本来、出力信号Noutは入力信号Ninと同じ振幅および位相が期待されるが、零点により高周波では入力信号Ninと異なる値となる。
(数2) Nout/Nin(s)=1+R×C×s
【0027】
ここで、第1の入力端子610および第2の入力端子620に同相信号を加えたときの利得は、Acomm=(Pout+Nout)/(Pin+Nin)と表される。
したがって、
comm=(Pout(s)+Nout(s))/(Pin(s)+Nin(s))
に、数1および2を代入すると、
comm=(Pin(s)+Nin(s)×(1+R×Ci×s)/(Pin(s)+Nin(s))
=1+Nin(s)×(R×C×s)/(Pin(s)+Nin(s))
となる。
また、同相信号入力時はNin(s)=Pin(s)なので、
comm=1+ R×C×s/2
となる。
ここで、バッファ回路1000に入力される信号が高周波の場合、R×C×s/2≫1より、
comm≒R×C×s/2となる。
つまり、バッファ回路1000に入力される信号が高周波になるとAcommの値が大きくなり、CMRR特性が劣化することがわかる。
【0028】
以下の特許文献は、差動入力信号とシングル入力信号を入力できるバッファ回路であり、上記の問題点を有する。本発明とは、バッファ回路の回路構成が異なり、且つ、CMRR特性を改善するという目的に関して述べていない点で相違する。
[特許文献1] 特開平6−216772号公報
[特許文献2] 特開平6−244656号公報
【発明の概要】
【発明が解決しようとする課題】
【0029】
上記の通り、差動信号およびシングル信号が入力されるバッファ回路においては、CMRRが大きいことが好ましい。しかし、従来のバッファ回路では、寄生容量の影響により高域でCMRRが劣化してしまう。
【課題を解決するための手段】
【0030】
本発明のひとつの態様においては、差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力するバッファ回路であって、第1の入力端子と、第1の入力端子にシングル入力信号が入力される場合に基準電位が入力される第2の入力端子と、第1の出力端子および第2の出力端子と、第1の入力端子および第1の出力端子に接続される第1の増幅部と、第2の入力端子および第2の出力端子に接続される第2の増幅部と、第2の増幅部の入力端子に、第1の入力端子に入力された信号に応じた信号を入力するか否かを切り替える第1のスイッチ部とを備え、第2の増幅部は、増幅器と、増幅器の入出力間に設けられる帰還抵抗素子と、帰還抵抗素子に並列に接続され、帰還抵抗素子の両端を接続するか否かを切り替える第2のスイッチ部とを有するバッファ回路を提供する。
【0031】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0032】
図1】従来のバッファ回路500を示した回路図である。
図2】差動入力信号とシングル入力信号が入力されるバッファ回路1000を示した回路図である。
図3】同相信号除去比と呼ばれるCMRR(Commmon Mode Rejection Ratio)について説明するための差動増幅回路150を示した回路図である。
図4】バッファ回路1000が有するオペアンプの反転入力端子の寄生容量を示した回路図である。
図5】本発明の一つの実施形態に係るバッファ回路100において、差動信号を入力する場合のスイッチ部の動作を示す回路図である。
図6】バッファ回路100において、シングル信号を入力する場合のスイッチ部の動作を示す回路図である。
図7】バッファ回路100の構成の他の例を示す回路図である。
図8】バッファ回路100の構成の他の例を示す回路図である。
図9】バッファ回路100の構成の他の例を示す回路図である。
【発明を実施するための形態】
【0033】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0034】
図5および6は、本発明の一つの実施形態に係るバッファ回路100の構成の一例を示す図である。図5および6の回路構成はいずれも、差動信号およびシングル信号をバッファ可能なバッファ回路100を示す。ただし、図5は、バッファ回路100に差動信号を入力する場合のスイッチング動作を示す。一方、図6は、バッファ回路100にシングル信号を入力する場合のスイッチング動作を示す。
【0035】
本実施形態のバッファ回路100は、差動入力信号およびシングル入力信号のいずれかが入力され、差動出力信号を出力する。また、バッファ回路100は、第1の入力端子10、第2の入力端子20、第1の出力端子30、第2の出力端子40、第1の増幅部50、第2の増幅部60、第1のスイッチ部70、第2のスイッチ部80、帰還抵抗素子120、第1の抵抗素子130、およびスイッチ制御部160を備える。図5および6のバッファ回路100と、図2に示された従来のバッファ回路1000との違いは、CMRR特性の劣化を改善するために、帰還抵抗素子120と並列に第2のスイッチ部80を追加している点と、スイッチ制御部160を明示している点である。スイッチ制御部160および第2のスイッチ部80以外の構成の機能および動作は、図2に示したバッファ回路1000と同様であるので適宜説明を省略する。
【0036】
第1の増幅部50は、第1の入力端子10および第1の出力端子30に接続される。具体的な接続は、図2に示した第1の増幅部550と同様である。第2の増幅部60は、第2の入力端子20および第2の出力端子40に接続される。具体的な接続は、図2に示した第2の増幅部560と同様である。
【0037】
第1のスイッチ部70は、第2の増幅部60の入力端子に、第1の入力端子10に入力された入力信号Pinに応じた信号を入力するか否かを切り替える。ここで、第1の入力端子10に入力された入力信号Pinに応じた信号とは、入力信号Pinそのものであってよく、入力信号Pinに基づいて生成され、または、入力信号Pinに対して所定の処理を行った信号であってもよい。本例の第1のスイッチ部70は、第1の増幅部50が第1の入力信号Pinに応じて出力する出力信号Poutを、第2の増幅部60の入力端子に入力するか否かを切り替える。
【0038】
帰還抵抗素子120は、増幅器の一例としての第2のオペアンプ115の入出力間に設けられる。また、第2のスイッチ部80は、帰還抵抗素子120に並列に接続され、帰還抵抗素子120の両端を接続するか否かを切り替える。第2のスイッチ部80が接続状態になると、第2のオペアンプ115の入出力間が第2のオペアンプ115の外部でショートされ、帰還抵抗素子120の抵抗値を零としたのと等価になる。
【0039】
バッファ回路100に差動信号を入力する場合、スイッチ制御部160は、図5に示した通り、第1のスイッチ部70を切断状態にし、第2のスイッチ部80を接続状態にする。この場合、第1の増幅部50は、第1の入力端子10において入力された入力信号Pinの振幅、位相を変化させずに出力信号Poutとして出力する。
【0040】
さらに、第2のスイッチ部80が接続状態になると、帰還抵抗素子120の両端がショートされる。したがって、第2のスイッチ部80が理想スイッチであれば、第2の出力端子40と第2のオペアンプ115の反転入力端子が抵抗値零でショートする。したがって、帰還抵抗素子120の抵抗値Rが零としたのと等価となる。つまり、第1の入力端子10および第2の入力端子20に同相信号を加えたときの利得Acomm=R×Ci×S/2=0となり、CMRR特性は理想値である無限大となる。
【0041】
一方、バッファ回路100にシングル信号が入力される場合、スイッチ制御部160は、図6に示した通り、第1のスイッチ部70を接続状態として、第2のスイッチ部80を切断状態とする。このときのバッファ回路100の動作は、図2に示したバッファ回路1000と同様である。以上の通り、図5および6に示したバッファ回路100によれば、差動信号が入力された場合におけるCMRRを改善することができる。
【0042】
図7は、バッファ回路100の構成の他の例を示す回路図である。第1のスイッチ部70と第1の抵抗素子130の位置がそれぞれ入れ替わっている点で、図7の構成は図5および6の構成と異なる。その他の構成はすべて図5および6に示されたバッファ回路100と同様であるので、その他の構成に関する説明は省略する。
【0043】
なお、図7では、差動信号が入力される場合における各スイッチ部の状態を示す。このような構成によっても、差動信号が入力された場合におけるCMRRを改善することができる。
【0044】
図8は、バッファ回路100の構成の他の例を示す回路図である。本例のバッファ回路100は、第1のスイッチ部70が、第1の入力端子10に入力された入力信号Pinそのものを、第2の増幅部60に入力するか否かを切り替える点で、図5および6に示したバッファ回路100の構成と異なる。その他の構成および機能は図5と同様である。その他の実施形態として、バッファ回路100は、第1のスイッチ部70および第1の抵抗素子130の位置を入れ替えることができる。
【0045】
なお、図8では、差動信号が入力される場合における各スイッチ部の状態を示す。このような構成によっても、差動信号が入力された場合におけるCMRRを改善することができる。
【0046】
図9は、バッファ回路100の構成の他の例を示す回路図である。本例のバッファ回路100は、図5から8において説明したいずれかのバッファ回路100の構成に加え、第1のインピーダンス素子140、第2のインピーダンス素子145、および第3のスイッチ部90が新たな構成として加えられている。他の構成は、図5から8において説明したいずれかのバッファ回路100と同様である。図9においては、図5および6に示したバッファ回路100に新たな構成を加えた例を示す。
【0047】
図5および6に示したバッファ回路100において、シングル信号が入力される場合、第1のスイッチ部70が接続状態となる。ここで、先に述べた様に、出力信号Poutと出力信号Noutの位相は、第2のオペアンプ115の反転入力端子に生じる寄生容量によって変化する。したがって、それぞれの出力信号Pout、Noutが高周波で異なる挙動を示して、CMRR特性が劣化する。
【0048】
そこで、図9に示す通り、第1のオペアンプ110の出力端子と第1のオペアンプ110の反転入力端子との間に任意のインピーダンス特性をもつ第2のインピーダンス素子145を挿入する。また、第2のオペアンプ115の出力端子と第2のオペアンプ115の反転入力端子との間にも任意のインピーダンス特性をもつ第1のインピーダンス素子140を挿入する。第1のインピーダンス素子140は、帰還抵抗素子120および第2のスイッチ部80と並列に接続される。ここで、インピーダンス特性を持つ素子として、例えば抵抗素子若しくは容量素子がある。
【0049】
第3のスイッチ部90は、第2のインピーダンス素子145と並列に接続されている。また、第3のスイッチ部90は、第2のインピーダンス素子145に並列に接続され、第2のインピーダンス素子145の両端を接続するか否かを切り替える。
【0050】
ここで、バッファ回路100にシングル信号が入力される場合、スイッチ制御部160は、第1のスイッチ部70を接続状態とし、第2のスイッチ部80および第3のスイッチ部90を切断状態とする。これにより、各オペアンプの入出力間にインピーダンス素子が挿入され、出力信号PoutおよびNoutの高周波での位相特性差を改善できる。これによりCMRR特性が改善する。第1のインピーダンス素子140および第2のインピーダンス素子145のインピーダンスZa、Zbは、シングル信号入力時の出力信号PoutおよびNoutの高周波での位相特性を同一にするインピーダンスであることが好ましい。また、第1のインピーダンス素子140および第2のインピーダンス素子145のインピーダンスZa、Zbは同一であってもよい。
【0051】
また、バッファ回路100に差動信号が入力される場合に、スイッチ制御部160は、第1のスイッチ部70を切断状態とし、第2のスイッチ部80および第3のスイッチ部90を接続状態とする。第2のスイッチ部80および第3のスイッチ部90が抵抗値のない理想的なスイッチの場合、第2のスイッチ部80および第3のスイッチ部90が接続状態になると、各オペアンプの入出力間が抵抗値零でショートする。よって、各オペアンプの入出力間の抵抗値がなければ第1のインピーダンス素子140、第2のインピーダンス素子145および寄生容量による位相変化が生じない。したがって、バッファ回路100に差動信号が入力された場合のCMRR特性は、理論値である無限大となる。図9に示す構成により、シングル入力時および差動入力時のいずれにおいてもCMRR特性を改善することができる。
【0052】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【0053】
10、510、610・・・第1の入力端子、20、520、620・・・第2の入力端子、30、530、630・・・第1の出力端子、40、540、640・・・第2の出力端子、50、550・・・第1の増幅部、60、560・・・第2の増幅部、70、570・・・第1のスイッチ部、80・・・第2のスイッチ部、90・・・第3のスイッチ部、100、500、1000・・・バッファ回路、110・・・第1のオペアンプ、115・・・第2のオペアンプ、120、920・・・帰還抵抗素子、130、930・・・第1の抵抗素子、140・・・第1のインピーダンス素子、145・・・第2のインピーダンス素子、150・・・差動増幅回路、160・・・スイッチ制御部、700、710、715、720・・・オペアンプ、810・・・バッファ入力端子、830・・・バッファ出力端子
図1
図2
図3
図4
図5
図6
図7
図8
図9