特許第5695207号(P5695207)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5695207
(24)【登録日】2015年2月13日
(45)【発行日】2015年4月1日
(54)【発明の名称】電源接続回路
(51)【国際特許分類】
   H03K 17/687 20060101AFI20150312BHJP
   H03K 17/08 20060101ALI20150312BHJP
【FI】
   H03K17/687 A
   H03K17/08 C
【請求項の数】8
【全頁数】21
(21)【出願番号】特願2013-537713(P2013-537713)
(86)(22)【出願日】2013年2月22日
(86)【国際出願番号】JP2013001007
(87)【国際公開番号】WO2013128859
(87)【国際公開日】20130906
【審査請求日】2013年8月15日
(31)【優先権主張番号】特願2012-45624(P2012-45624)
(32)【優先日】2012年3月1日
(33)【優先権主張国】JP
【前置審査】
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110001243
【氏名又は名称】特許業務法人 谷・阿部特許事務所
(74)【復代理人】
【識別番号】100115624
【弁理士】
【氏名又は名称】濱中 淳宏
(74)【復代理人】
【識別番号】100161908
【弁理士】
【氏名又は名称】藤木 依子
(72)【発明者】
【氏名】早坂 直人
【審査官】 栗栖 正和
(56)【参考文献】
【文献】 特開平06−244693(JP,A)
【文献】 特開2006−086507(JP,A)
【文献】 特開2007−017262(JP,A)
【文献】 特開平07−066701(JP,A)
【文献】 特開平05−021787(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 17/00−17/70
(57)【特許請求の範囲】
【請求項1】
入力端子にドレインが接続され、出力端子にソースが接続されたMOSスイッチと、
前記MOSスイッチのゲートに電荷を供給する昇圧回路と、
前記ゲートとグラウンド端子との間に接続された電荷放電部と、
前記出力端子の電圧と基準電圧とを比較するコンパレータと、
を備え、
前記電荷放電部は、
前記ゲートと前記グラウンド端子との間に接続されたスイッチと、
前記コンパレータの出力信号に応じて、クロック信号を前記スイッチの制御端子に供給するクロック信号供給部と、
を備えることを特徴とする電源接続回路。
【請求項2】
前記クロック信号供給部は、
前記コンパレータの出力信号に応じて、イネーブルして前記クロック信号を生成する発振回路を備えることを特徴とする請求項に記載の電源接続回路。
【請求項3】
前記クロック信号供給部は、
前記コンパレータの出力信号に応じて、前記昇圧回路の内部のクロック信号を前記スイッチの制御端子に供給することを特徴とする請求項に記載の電源接続回路。
【請求項4】
第1の端子より入力電圧を入力し、第2の端子に出力電圧を出力するMOSスイッチと、
前記MOSスイッチのゲートに電荷を供給する昇圧回路と、
前記出力電圧が基準電圧よりも低いときに、前記ゲートから第3の端子へ電流パスを形成し、前記出力電圧が前記基準電圧よりも高いときに、前記電流パスを遮断する電荷放電部と、
を備え、
前記電荷放電部は、
前記出力電圧が前記基準電圧よりも低いときに、前記電流パスを形成し、前記出力電圧が前記基準電圧よりも高いときに、前記電流パスを遮断する、MOSトランジスタで構成されたスイッチ部と、前記出力電圧が前記基準電圧よりも低いときに、クロック信号を前記スイッチ部の制御端子に供給し、前記出力電圧が前記基準電圧よりも高いときに、前記クロック信号の供給を止めるクロック信号供給部を備えることを特徴とする電源接続回路。
【請求項5】
前記クロック信号供給部は、
前記出力電圧が前記基準電圧よりも低いときに、前記クロック信号を生成し、前記出力電圧が前記基準電圧よりも高いときに、前記クロック信号の生成を止める発振回路を備えることを特徴とする請求項に記載の電源接続回路。
【請求項6】
前記クロック信号供給部は、
前記出力電圧が前記基準電圧よりも低いときに、前記昇圧回路の内部のクロック信号を前記スイッチ部の制御端子に供給し、前記出力電圧が前記基準電圧よりも高いときに、前記昇圧回路の内部のクロック信号の供給を止めることを特徴とする請求項に記載の電源接続回路。
【請求項7】
前記出力電圧が前記基準電圧よりも低くなったときに、前記出力端子がショートしたことを示す検出信号を出力するショート検出部をさらに備え、
前記電荷放電部は、前記検出信号に応じて、前記MOSスイッチのゲートに溜まった電荷を前記第3の端子に放電することを特徴とする請求項ないしのいずれか1項に記載の電源接続回路。
【請求項8】
前記ショート検出部は、
前記出力電圧と前記基準電圧とを比較して前記検出信号を出力するコンパレータを備えることを特徴とする請求項に記載の電源接続回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源接続回路に関し、より詳細には、ツェナーダイオードを備え、スイッチのゲートに溜まった電荷を放電することができる電源接続回路に関する。
【背景技術】
【0002】
現在、我々の生活環境の中には、パーソナルコンピュータ、DVDプレイヤー、ビデオカメラ等の様々な電子機器が普及している。これらの電子機器には、USBデバイス等の接続機器を用いて、バッテリーやコンセント等の電源と接続して動作するものがある。このとき用いる接続機器は、電子機器と電源とを接続する電源接続回路を備えている。
【0003】
電源接続回路は、電源が接続される入力端子と電子機器が接続される出力端子との間にスイッチが設けられており、入力電圧が過電圧である場合やスイッチに流れる電流が過電流である場合に、スイッチをオフして、過電圧や過電流が出力端子に伝わらないようにしている。
【0004】
また、電源接続回路は、出力端子とグラウンドとの間に埃などがついてショートしたとき、スイッチのゲートソース間電圧が過電圧となり、スイッチが破壊される場合があるため、スイッチのゲートに溜まった電荷を放電する必要がある。
【0005】
図1に、従来の電源接続回路1の回路図を示す。電源接続回路1は、電源と接続する入力端子3と、電子機器が接続される出力端子5と、両端が入力端子3及び出力端子5に接続されるスイッチSW1とを備えている。スイッチSW1のドレインD1は入力端子3に接続され、ソースS1は出力端子5に接続されている。スイッチSW1のゲートG1は、スイッチSW1に電荷を供給する昇圧回路CPと接続されている。また、スイッチSW1のゲートG1とスイッチSW1のソースS1間には、ゲートG1に溜まった電荷を放電するツェナーダイオードT1が接続されている。すなわち、スイッチSW1のゲートG1は、ツェナーダイオードT1のカソードK1に接続され、ツェナーダイオードT1のアノードA1は、スイッチSW1のソースS1に接続されている。
【0006】
この電源接続回路1の動作について説明する。まず、昇圧回路CPがスイッチSW1のゲートG1に電荷を供給して、スイッチSW1のゲート電圧を昇圧してスイッチSW1をオンする。そして、入力端子3から入力された入力電圧VINが、スイッチSW1を通って、出力電圧VOUTとして出力端子5から電子機器へ出力される。ここで、出力端子5とグラウンドとがショートして、スイッチSW1のゲートソース間電圧VGSがツェナーダイオードT1の降伏電圧VDを超えたとき、ツェナーダイオードT1がオンしてゲートG1に溜まった電荷を放電する。このような電源接続回路1は、例えば特許文献1に記載されている。
【0007】
図2に、従来の他の電源接続回路21の回路図を示す。電源接続回路21が電源接続回路1と相違する点は、スイッチSW1のゲートソース間に、ツェナーダイオードT1、T2が互いに逆方向に直列接続されている点である。すなわち、スイッチSW1のソースS1は、ツェナーダイオードT1のアノードA1に接続され、ツェナーダイオードT1のカソードK1とツェナーダイオードT2のカソードK2が接続され、ツェナーダイオードT2のアノードA2がスイッチSW1のゲートG1に接続されている。
【0008】
この電源接続回路21の動作について説明する。まず、昇圧回路CPがスイッチSW1のゲートG1に電荷を供給して、スイッチSW1のゲート電圧を昇圧してスイッチSW1をオンする。そして、入力端子3から入力された入力電圧VINが、スイッチSW1を通って、出力電圧VOUTとして出力端子5から電子機器へ出力される。ここで、出力端子5とグラウンドとがショートして、スイッチSW1のゲートソース間電圧VGSが、ツェナーダイオードT1の降伏電圧VD及びツェナーダイオードT2の閾値電圧Vf(順方向電圧Vf)の合計電圧を超えたときに、ツェナーダイオードT1及びT2がオンしてゲートG1に溜まった電荷を放電する。このような電源接続回路21は、例えば特許文献2に記載されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−76865号公報
【特許文献2】特開2004−173292号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
ここで、図1の電源接続回路1は、スイッチSW1が許容する最大のゲートソース間電圧VGSMAXが降伏電圧VDより大きければゲートG1に溜まった電荷を放電することができる。しかしながら、VOUTがショートしていない通常動作時にスイッチSW1がオフすると、ゲート電圧がグラウンド電圧になる。これにより、電子機器の電源を安定化するための出力コンデンサが接続される出力端子5からツェナーダイオードT1を通ってゲートG1に電流が流れて、余分な電力消費が生じるという問題がある。
【0011】
また、図2の電源接続回路21は、スイッチSW1がオフしているとき、出力端子5からゲートG1に電流は流れない。しかしながら、最大のゲートソース間電圧VGSMAXがツェナーダイオードT1の降伏電圧VD及びツェナーダイオードT2の閾値電圧Vfの合計電圧より大きくなければゲートG1に溜まった電荷を放電することができないので、耐電圧が小さいスイッチSW1を使用することができないという問題がある。
【0012】
本発明は、上記した点に鑑みて行われたものであり、耐電圧の低いスイッチであっても、入力端子と出力端子との間のスイッチがオフしたときの余分な電力消費を防止し、スイッチのゲートに溜まった電荷を放電することができる電源接続回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明の電源接続回路は、このような目的を達成するために、本発明の電源接続回路は、入力端子にドレインが接続され、出力端子にソースが接続されたMOSスイッチと、MOSスイッチのゲートに電荷を供給する昇圧回路と、ゲートとグラウンド端子との間に接続された電荷放電部と、出力端子の電圧と基準電圧とを比較するコンパレータを備え、電荷放電部は、ゲートとグラウンド端子との間に接続された整流素子部と、ゲートとグラウンド端子との間に整流素子部と直列接続され、コンパレータの出力信号を制御端子に入力するスイッチを備えることを特徴とする。
【0014】
また、他の実施態様として、本発明の電源接続回路は、入力端子にドレインが接続され、出力端子にソースが接続されたMOSスイッチと、MOSスイッチのゲートに電荷を供給する昇圧回路と、ゲートとグラウンド端子との間に接続された電荷放電部と、出力端子の電圧と基準電圧とを比較するコンパレータを備え、電荷放電部は、ゲートとグラウンド端子との間に接続されたスイッチと、コンパレータの出力信号に応じて、クロック信号をスイッチの制御端子に供給するクロック信号供給部を備えることを特徴とする。
【発明の効果】
【0015】
以上説明したように、本発明の電源接続回路によれば、耐電圧の低いスイッチであっても、入力端子と出力端子の間のスイッチがオフしたときの余分な電力消費を防止し、スイッチのゲートに溜まった電荷を放電することができる。
【図面の簡単な説明】
【0016】
図1】従来の電源接続回路の回路図である。
図2】従来の他の電源接続回路の回路図である。
図3】本発明の電源接続回路の概念図である。
図4】本発明の電源接続回路をより具体化した概念図である。
図5A】本発明の電源接続回路をより具体化した概念図である。
図5B】本発明の電源接続回路をより具体化した概念図である。
図6】本発明の実施形態1の電源接続回路の回路図である。
図7】本発明の実施形態2の電源接続回路の回路図である。
図8】本発明の実施形態3の電源接続回路の回路図である。
図9】本発明の実施形態4の電源接続回路の回路図である。
図10】本発明の実施形態5の電源接続回路の回路図である。
図11】本発明の実施形態6の電源接続回路の回路図である。
図12】本発明の実施形態7の電源接続回路の回路図である。
【発明を実施するための形態】
【0017】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本発明の電源接続回路は、USBデバイス等の電子機器と電源とを接続する接続機器に用いることができる。
【0018】
(概念)
図3は、本発明の電源接続回路31の概念図である。図3において、電源接続回路31は、入力端子3(第1の端子)より入力電圧VINを入力し、出力端子5に出力電圧VOUTを出力するMOSスイッチSW1と、MOSスイッチSW1のゲートに電荷を供給する昇圧回路CPと、出力電圧VOUTが基準電圧よりも低いときに、ゲートG1から出力端子5(第2の端子)と異なるグラウンド端子GND(第3の端子)へ電流パスを形成して、ゲートG1に溜まった電荷をグラウンド端子GNDへ放電し、出力電圧VOUTが基準電圧よりも高いときに、この電流パスを遮断する電荷放電部33とを備えている。MOSスイッチSW1は、NチャネルMOSトランジスタで構成されている。
【0019】
電源接続回路31は、昇圧回路CPがMOSスイッチSW1のゲートG1に電荷を供給して、ゲート電圧を昇圧してMOSスイッチSW1がオンする。MOSスイッチSW1がオンすると、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達される。出力端子5がショートしていないとき、出力電圧VOUTは基準電圧よりも大きい。出力電圧VOUTが基準電圧よりも大きいため、ゲートG1からグラウンド端子GNDへの電流パスは成形されない。ここで、基準電圧とは、出力端子5がグラウンドとショートしていることを示す電圧である。また、グラウンド端子は、出力端子5と異なる端子であり、ゲートG1に溜まった電荷を放電できるような電圧を有する端子である。すなわち、グラウンド端子は、例えば、アース端子や、電源電圧を分圧した電圧を有するアナロググラウンド端子や、バンドギャップ回路等の基準電圧生成回路が生成する電圧を有する端子のことである。
【0020】
電荷放電部33は、出力端子5と異なるグラウンド端子GNDとゲートG1との間に接続されており、出力端子5とゲートG1との間に電流パスが存在しない。
【0021】
このため、電源接続回路31は、出力端子5がグラウンドとショートしていない通常動作時(ショートが解除されているとき)にMOSスイッチSW1をオフしても、出力端子5からMOSスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0022】
次に、昇圧回路CPによりMOSスイッチSW1がオンしているとき、出力端子5がショートすると、出力電圧VOUTは基準電圧よりも低くなる。
【0023】
出力端子5がショートすると、電荷放電部33は、ゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成して、ゲートG1に溜まった電荷をグラウンド端子GNDへ放電する。そして、出力端子5のショートが解除されたときに、この電流パスを遮断する。電流パスが遮断されることで、ゲートG1には再び電荷が蓄えられる。ここで、出力端子5のショートが解除されていれば、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達され、出力電圧VOUTは基準電圧よりも高くなる。出力端子5がショートしたままであれば、電荷放電部33がゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成して、ゲートG1に溜まった電荷をグラウンド端子GNDへ放電する。
【0024】
このように、電源接続回路31は、出力端子5がショートしているときに、ゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
【0025】
以上のように、本発明の電源接続回路31は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0026】
図4は、本発明の電源接続回路をより具体化した概念図である。
【0027】
電源接続回路41は、電荷放電部43において、出力電圧VOUTが基準電圧よりも低いときに、ゲートG1からグラウンド端子GNDへ電流パスを形成し、出力電圧VOUTが基準電圧よりも高いときに、この電流パスを遮断するスイッチ部SW2を備えた構成となっている。スイッチ部SW2は、一方の端子がゲートG1に接続され、他方の端子がグラウンド端子に接続されている。
【0028】
スイッチ部SW2は、出力端子5がショートしているときに、つまり出力電圧VOUTが基準電圧よりも低くなったときに、オンしてゲートG1とグラウンド端子GNDとの間に電流パスを形成する。そして、ゲートG1に溜まった電荷をグラウンドに放電する。スイッチ部SW2は、出力端子5がショートしていないときに、つまり出力電圧VOUTが基準電圧よりも高くなったときに、オフしてゲートG1とグラウンド端子GNDとの間の接続を解除する。つまり、スイッチ部SW2は、オフして電流パスを解除する。そして、昇圧回路CPが再びMOSスイッチSW1のゲートG1に電荷を供給する。
【0029】
このように、電源接続回路41は、出力端子5がショートしているとき、つまり出力電圧VOUTが基準電圧よりも低いときに、ゲートG1からグラウンド端子GNDへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。また、電源接続回路41は、電荷放電部43がグラウンド端子GNDとゲートG1との間に接続されており、出力端子5とゲートG1との間に電流パスが存在しない。このため、出力端子5がグラウンドとショートしていない通常動作時にMOSスイッチSW1をオフしても、出力端子5からMOSスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0030】
以上のように、本発明の電源接続回路41は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0031】
なお、電荷放電部43は、電流パスを形成するときに、閾値電圧がツェナーダイオードの降伏電圧以下でありスイッチSW1の閾値電圧以上である整流素子部を備え、整流素子部をゲートG1とグラウンド端子GNDとの間に接続して、電流パスを形成するとよい。
【0032】
図5Aは、本発明の電源接続回路をより具体化した概念図である。
【0033】
電源接続回路51は、電荷放電部53において、整流素子部55とスイッチ部SW2とを備えた構成となっている。整流素子部55の閾値電圧は、ツェナーダイオードの降伏電圧以下でありMOSスイッチSW1の閾値電圧以上である。
【0034】
スイッチ部SW2は、出力端子5がショートしているときに、つまり出力電圧VOUTが基準電圧よりも低くなったときに、ゲートG1とグラウンド端子GNDとの間に電流パスが形成されるように整流素子部55をゲートG1とグラウンド端子GNDとの間に接続し、出力端子5がショートしていないときに、つまり出力電圧VOUTが基準電圧よりも高くなったときに、整流素子部55のゲートG1とグラウンド端子GNDとの間の接続を解除する。整流素子部55は、一方の端子K5がゲートG1に接続され、他方の端子A5がスイッチ部SW2の一方の端子に接続されている。そして、スイッチ部SW2の他方の端子は、グラウンド端子GNDに接続されている。
【0035】
出力端子5がショートして、出力電圧VOUTが基準電圧よりも低くなると、スイッチ部SW2は、オンして整流素子部55をゲートG1とグラウンド端子GNDとの間に接続し、ゲートG1とグラウンド端子GNDとの間に電流パスを形成する。このとき、ゲートG1の電圧は、整流素子部55の閾値電圧にクランプされる。そして、電荷放電部53は、ゲートG1に溜まった電荷をグラウンド端子GNDに放電する。この後、出力端子5のショートが解除されていれば、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達され、出力電圧VOUTは基準電圧よりも高くなる。出力端子5がショートしたままであれば、出力電圧VOUTは基準電圧よりも低くなるため、スイッチ部SW2は、オンして整流素子部55をゲートG1とグラウンド端子GNDとの間に接続し、ゲートG1から出力端子5と異なるグラウンド端子GNDへの電流パスを形成して、ゲートG1に溜まった電荷をグラウンド端子GNDへ放電する。
【0036】
このように、電源接続回路51は、出力端子5がショートしているときに、ゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成するようにしたため、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。また、電源接続回路51は、電荷放電部53が出力端子5と異なるグラウンド端子GNDとゲートG1との間に接続されており、出力端子5とゲートG1との間に電流パスが存在しない。このため、出力端子5がグラウンドとショートしていない通常動作時にMOSスイッチSW1をオフしても、出力端子5からMOSスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0037】
以上のように、本発明の電源接続回路51は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0038】
図5Bは、本発明の電源接続回路をより具体化した概念図である。
【0039】
電源接続回路51は、図5Aの電源接続回路51と同様に、整流素子部59とスイッチ部がゲートG1とグラウンド端子GNDとの間に互いに直列接続されている。図5Aとの違いは、電荷放電部57において、整流素子部59とスイッチ部の位置が逆になっている点である。具体的に、電源接続回路51は、スイッチ部SW3の一方の端子がゲートG1に接続され、スイッチ部SW3の他方の端子が整流素子部59の一方の端子K5に接続され、整流素子部の他方の端子A5がグラウンド端子GNDに接続されている。
【0040】
電源接続回路51は、電源接続回路41と同じ動作を行い、電源接続回路41と同じ効果を奏する。以下、本発明の電源接続回路の具体的な実施形態について説明する。
【0041】
(実施形態1)
図6は、本発明の実施形態1の電源接続回路61の回路図である。
【0042】
図6において、電源接続回路61は、入力端子3より入力される入力電圧VINを出力電圧VOUTとして出力端子5に伝達するMOSスイッチSW1と、MOSスイッチSW1のゲートG1に電荷を供給する昇圧回路CPとを備えている。また、ゲートG1に溜まった電荷をグラウンド端子GNDに放電するための整流素子部63と、出力電圧VOUTと基準電圧VREFを比較するコンパレータCMPとを備えている。さらに、コンパレータCMPの出力に応じてゲートG1からグラウンド端子GNDに電荷を流すスイッチSW2を備えている。
【0043】
MOSスイッチSW1のドレインD1は、入力端子3に接続され、MOSスイッチSW1のソースS1は出力端子5に接続され、MOSスイッチSW1のゲートG1は、昇圧回路CPと接続されている。また、ゲートG1は、整流素子部63の一方の端子K6に接続され、整流素子部63の他方の端子A6は、スイッチSW2のドレインD2に接続され、スイッチSW2のソースS2は、グラウンド端子GNDに接続されている。ここで、MOSスイッチSW1,スイッチSW2は、NチャネルMOSトランジスタで構成されている。そして、スイッチSW2のゲートG2は、コンパレータCMPの出力端子に接続され、コンパレータCMPの+入力端子及び−入力端子は、それぞれ基準電圧VREF及び出力端子5に接続されている。ここで、コンパレータCMPは、出力電圧VOUTが基準電圧VREFよりも小さくなったときに、出力端子5がショートしたことを示す検出信号をゲートG2に出力する。この検出信号は、スイッチSW2がオンできるレベルの信号である。また、基準電圧VREFは、出力端子5がショートしたときに対応した電圧であり、スイッチSW2は、検出信号に応じてオンオフする。
【0044】
ここで、スイッチSW2は、ゲートG1にドレインD2が接続され、整流素子部63の一方の端子K6にソースS2が接続されてもよい。要は、出力電圧VOUTが基準電圧VREFよりも低くなったときに、整流素子部63をゲートG1とグラウンド端子GNDとの間に接続して、ゲートG1とグラウンド端子との間に電流パスが形成されるような位置に配置されていればよい。
【0045】
次に、図6を用いて電源接続回路61の動作を、通常動作時とショート時に分けて以下に説明する。
【0046】
(通常動作時)
昇圧回路CPがMOSスイッチSW1のゲートG1に電荷を供給して、ゲート電圧を昇圧してMOSスイッチSW1はオンする。MOSスイッチSW1がオンすると、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達される。出力端子5はショートしていないため、出力電圧VOUTは基準電圧VREFよりも大きい。出力電圧VOUTが基準電圧VREFよりも大きいため、コンパレータCMPは検出信号としてLOWをスイッチSW2のゲートG2に出力する。検出信号はLOWであるため、MOSスイッチSW2はオフする。このとき、整流素子部63はフローティングになり、ゲートG1とグラウンド端子GNDとの間は遮断される。ここで、昇圧回路CPがゲートG1に電荷を供給するのをやめて、MOSスイッチSW1をオフすると、入力電圧VINは出力端子5に伝達されなくなる。また、MOSスイッチSW1のゲートG1と出力端子5との間に電流が流れるパスがないため、出力端子5からゲートG1に電流は流れない。
【0047】
このように、電源接続回路61の通常動作時にMOSスイッチSW1をオフしても、MOSスイッチSW1のゲートG1と出力端子5との間にパスがないため、出力端子5からMOSスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0048】
(ショート時)
昇圧回路CPによりMOSスイッチSW1がオンしているとき、出力端子5がグラウンドにショートすると、出力電圧VOUTは基準電圧VREFよりも小さくなる。すると、コンパレータCMPは、ショートしたことを示す検出信号としてHIをスイッチSW2のゲートG2に出力する。検出信号がHIであるため、スイッチSW2はオンする。
【0049】
スイッチSW2がオンすると、整流素子部63にはMOSスイッチSW1のゲートソース間電圧VGSと同じ電圧がかかる。MOSスイッチSW1のゲートソース間電圧VGSが整流素子部63の閾値電圧よりも大きくなると、整流素子部63はオンしてMOSスイッチSW1のゲートG1に溜まった電荷をグラウンドGNDに放電する。
【0050】
このように、電源接続回路61は、ゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成するようにすることで、ゲート電圧が大きな閾値電圧を超えることが不要なため、MOSスイッチSW1が耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
【0051】
以上のように、本実施形態の電源接続回路61は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0052】
(実施形態2)
図7は、本発明の実施形態2の電源接続回路71の回路図である。図7において、電源接続回路71は、入力端子3より入力される入力電圧VINを出力電圧VOUTとして出力端子5に伝達するスイッチSW1と、スイッチSW1のゲートG1に電荷を供給する昇圧回路CPとを備えている。また、ゲートG1に溜まった電荷をグラウンド端子GNDに放電するためのツェナーダイオードT7と、出力電圧VOUTと基準電圧VREFを比較するコンパレータCMPとを備えている。さらに、コンパレータCMPの出力に応じてゲートG1からグラウンド端子GNDに電荷を流すスイッチSW2を備えている。実施形態2の電源接続回路71は、実施形態1の整流素子部63が1つのツェナーダイオードT7で構成されたものである。ツェナーダイオードT7は、一方の端子K7がカソードであり、他方の端子A7がアノードである。スイッチSW1は、NチャネルMOSトランジスタで構成されたMOSスイッチである。
【0053】
スイッチSW1のドレインD1は、入力端子3に接続され、スイッチSW1のソースS1は出力端子5に接続され、スイッチSW1のゲートG1は、昇圧回路CPと接続されている。また、ゲートG1は、ツェナーダイオードT7のカソードK7に接続され、ツェナーダイオードT7のアノードA7は、スイッチSW2のドレインD2に接続され、スイッチSW2のソースS2は、グラウンド端子GNDに接続されている。ここで、スイッチSW1,SW2は、NチャネルMOSトランジスタで構成されている。そして、スイッチSW2のゲートG2は、コンパレータCMPの出力端子に接続され、コンパレータCMPの+入力端子及び−入力端子は、それぞれ基準電圧VREF及び出力端子5に接続されている。ここで、コンパレータCMPは、出力電圧VOUTが基準電圧VREFよりも小さくなったときに、出力端子5がショートしたことを示す検出信号をゲートG2に出力する。この検出信号は、スイッチSW2がオンできるレベルの信号である。また、基準電圧VREFは、出力端子5がショートしたときに対応した電圧であり、スイッチSW2は、検出信号に応じてオンオフする。
【0054】
ここで、スイッチSW2は、ゲートG1にドレインD2が接続され、ツェナーダイオードT7のカソードK7にソースS2が接続されてもよい。要は、出力電圧VOUTが基準電圧VREFよりも低くなったときに、ツェナーダイオードT7がその順方向がグラウンド端子GNDからゲートG1への方向となるようにグラウンド端子GNDとゲートG1との間に接続され、スイッチSW1のゲートG1に溜まった電荷をグラウンド端子GNDに放電できるように、グラウンド端子GNDとゲートG1との間にスイッチSW2が配置されていればよい。さらに、出力電圧VOUTが基準電圧VREFよりも高いときに、ツェナーダイオードT7のグラウンド端子GNDとゲートG1との間の接続が解除されるように、グラウンド端子GNDとゲートG1との間にスイッチSW2が配置されていればよい。
【0055】
次に、図7を用いて電源接続回路71の動作を、通常動作時とショート時に分けて以下に説明する。
【0056】
(通常動作時)
昇圧回路CPがスイッチSW1のゲートG1に電荷を供給して、ゲート電圧を昇圧してスイッチSW1はオンする。スイッチSW1がオンすると、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達される。出力端子5はショートしていないため、出力電圧VOUTは基準電圧VREFよりも大きい。出力電圧VOUTが基準電圧VREFよりも大きいため、コンパレータCMPは検出信号としてLOWをスイッチSW2のゲートG2に出力する。検出信号はLOWであるため、スイッチSW2はオフする。このとき、ツェナーダイオードT7はフローティングになり、ゲートG1とグラウンド端子GNDとの間は遮断される。ここで、昇圧回路CPがゲートG1に電荷を供給するのをやめて、スイッチSW1をオフすると、入力電圧VINは出力端子5に伝達されなくなる。また、スイッチSW1のゲートG1と出力端子5との間に電流が流れるパスがないため、出力端子5からゲートG1に電流は流れない。
【0057】
このように、電源接続回路71の通常動作時にスイッチSW1をオフしても、スイッチSW1のゲートG1と出力端子5との間にパスがないため、出力端子5からスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0058】
(ショート時)
昇圧回路CPによりスイッチSW1がオンしているとき、出力端子5がグラウンドにショートすると、出力電圧VOUTは基準電圧VREFよりも小さくなる。すると、コンパレータCMPは、ショートしたことを示す検出信号としてHIをスイッチSW2のゲートG2に出力する。検出信号がHIであるため、スイッチSW2はオンする。
【0059】
スイッチSW2がオンすると、ツェナーダイオードT7にはスイッチSW1のゲートソース間電圧VGSと同じ電圧がかかる。スイッチSW1のゲートソース間電圧VGSが降伏電圧VDよりも大きくなると、ツェナーダイオードT7はオンしてスイッチSW1のゲートG1に溜まった電荷をグラウンドGNDに放電する。
【0060】
このように、電源接続回路71は、1個のツェナーダイオードT7で構成されているため、スイッチSW1が許容する最大のゲートソース間電圧VGSMAXが降伏電圧VDより大きければゲートG1に溜まった電荷を放電することができる。つまり、順方向の閾値電圧Vf(順方向電圧Vf)を考慮する必要がない。これにより、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
【0061】
以上のように、本実施形態の電源接続回路71は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0062】
また、本実施形態の電源接続回路71は、整流素子部を1つのツェナーダイオードで構成しているため、ゲートG1とグラウンド端子GNDとの間に電流パスを形成するための閾値電圧のバラツキが少ないという効果も奏する。
【0063】
さらに、本実施形態の電源接続回路71は、降伏電圧における逆方向電流電圧特性を利用しているため、ゲートG1の電圧を極めて短時間で降伏電圧にクランプさせて、ゲートG1に溜まった電荷を放電することができる。つまり、ツェナーダイオードの逆方向電流電圧特性は、降伏電圧において、ほぼ垂直であるため、順方向閾値電圧における順方向電流電圧特性を利用するよりも非常に大きな電流を引くことができる。
【0064】
上述した本実施形態の電源接続回路は、入力端子より入力される入力電圧を出力電圧として出力端子に伝達するスイッチと、前記スイッチのゲートに電荷を供給する昇圧回路と、前記出力電圧が基準電圧よりも低くなったときに、順方向がグラウンド端子から前記ゲートへの方向となるように前記グラウンド端子と前記ゲートとの間に接続され、前記ゲートに溜まった電荷を前記グラウンド端子に放電する1つのツェナーダイオードを有する電荷放電部とを備え、前記電荷放電部は、前記出力電圧が基準電圧よりも高いときに、前記ツェナーダイオードの前記グラウンドと前記ゲートとの間の接続を解除することを特徴とする電源接続回路である。
【0065】
また、本実施形態の電源接続回路は、上記電源接続回路において、前記出力電圧が前記基準電圧よりも低くなったときに、前記出力端子がショートしたことを示す検出信号を出力するショート検出部をさらに備え、前記電荷放電部は、前記検出信号に応じて、前記スイッチのゲートに溜まった電荷をグラウンド端子に放電することを特徴とする電源接続回路である。
【0066】
(実施形態3)
図8は、本発明の実施形態2の電源接続回路81の回路図である。図8において、電源接続回路81は、入力端子3より入力される入力電圧VINを出力電圧VOUTとして出力端子5に伝達するスイッチSW1と、スイッチSW1のゲートG1に電荷を供給する昇圧回路CPとを備えている。また、ゲートG1に溜まった電荷をグラウンド端子GNDに放電するためのダイオードDI1〜DI3と、出力電圧VOUTと基準電圧VREFを比較するコンパレータCMPとを備えている。さらに、コンパレータCMPの出力に応じてゲートG1からグラウンドGNDに電荷を流すスイッチSW2を備えている。実施形態2の電源接続回路81は、実施形態1の整流素子部63が、順方向が前記ゲートから前記グラウンド端子への方向となるように直列接続された1以上のダイオードDI1〜DI3で構成されたものである。ダイオードDI1〜DI3は、一方の端子A8が直列端のアノードであり、他方の端子K8が直列端のカソードである。ダイオードDI1〜DI3の各々の順方向閾値電圧Vfの総和は、ツェナーダイオードTの降伏電圧VDと同じかそれよりも低い電圧値である。
【0067】
スイッチSW1のドレインD1は、入力端子3に接続され、スイッチSW1のソースS1は出力端子5に接続され、スイッチSW1のゲートG1は、昇圧回路CPと接続されている。また、ゲートG1は、ダイオードDI1のアノードA8に接続され、ダイオードDI1のカソードは、ダイオードDI2のアノードに接続され、ダイオードDI2のカソードは、ダイオードDI3のアノードに接続され、ダイオードDI3のカソードは、スイッチSW2のドレインD2に接続され、スイッチSW2のソースS2は、グラウンド端子GNDに接続されている。ここで、スイッチSW1,SW2は、NチャネルMOSトランジスタで構成されている。そして、スイッチSW2のゲートG2は、コンパレータCMPの出力端子に接続され、コンパレータCMPの+入力端子及び−入力端子は、それぞれ基準電圧VREF及び出力端子5に接続されている。ここで、コンパレータCMPは、出力電圧VOUTが基準電圧VREFよりも小さくなったときに、出力端子5がショートしたことを示す検出信号をゲートG2に出力する。この検出信号は、スイッチSW2がオンできるレベルの信号である。また、基準電圧VREFは、出力端子5がショートしたときに対応した電圧であり、スイッチSW2は、検出信号に応じてオンオフする。
【0068】
ここで、スイッチSW2は、ゲートG1にドレインD2が接続され、ダイオードDI1のアノードにソースS2が接続されてもよい。要は、出力電圧VOUTが基準電圧VREFよりも低くなったときに、ダイオードDI1〜DI3がその順方向がゲートG1からグラウンド端子GNDへの方向となるようにゲートG1とグラウンド端子GNDとの間に接続され、スイッチSW1のゲートG1に溜まった電荷をグラウンド端子GNDに放電できるように、グラウンド端子GNDとゲートG1との間にスイッチSW2が配置されていればよい。さらに、出力電圧VOUTが基準電圧VREFよりも高いときに、ダイオードDI1〜DI3のグラウンド端子GNDとゲートG1との間の接続が解除されるように、グラウンド端子GNDとゲートG1との間にスイッチSW2が配置されていればよい。
【0069】
次に、図8を用いて電源接続回路81の動作を、通常動作時とショート時に分けて以下に説明する。
【0070】
(通常動作時)
昇圧回路CPがスイッチSW1のゲートG1に電荷を供給して、ゲート電圧を昇圧してスイッチSW1はオンする。スイッチSW1がオンすると、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達される。出力端子5はショートしていないため、出力電圧VOUTは基準電圧VREFよりも大きい。出力電圧VOUTが基準電圧VREFよりも大きいため、コンパレータCMPは検出信号としてLOWをスイッチSW2のゲートG2に出力する。検出信号はLOWであるため、スイッチSW2はオフする。このとき、ダイオードDI1〜DI3はフローティングになり、ゲートG1とグラウンド端子GNDとの間は遮断される。ここで、昇圧回路CPがゲートG1に電荷を供給するのをやめて、スイッチSW1をオフすると、入力電圧VINは出力端子5に伝達されなくなる。また、スイッチSW1のゲートG1と出力端子5との間に電流が流れるパスがないため、出力端子5からゲートG1に電流は流れない。
【0071】
このように、電源接続回路81の通常動作時にスイッチSW1をオフしても、スイッチSW1のゲートG1と出力端子5との間にパスがないため、出力端子5からスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0072】
(ショート時)
昇圧回路CPによりスイッチSW1がオンしているとき、出力端子5がグラウンドにショートすると、出力電圧VOUTは基準電圧VREFよりも小さくなる。すると、コンパレータCMPは、ショートしたことを示す検出信号としてHIをスイッチSW2のゲートG2に出力する。検出信号がHIであるため、スイッチSW2はオンする。
【0073】
スイッチSW2がオンすると、ダイオードDI1〜DI3にはスイッチSW1のゲートソース間電圧VGSと同じ電圧がかかる。スイッチSW1のゲートソース間電圧VGSが閾値電圧よりも大きくなると、ダイオードDI1〜DI3はそれぞれオンしてスイッチSW1のゲートG1に溜まった電荷をグラウンド端子GNDに放電する。本実施形態では、閾値電圧は、ツェナーダイオードの降伏電圧VD以下でありスイッチSW1の閾値電圧Vth以上の電圧値である。なお、ダイオードの数は、閾値電圧がツェナーダイオードの降伏電圧VD以下でありスイッチSW1の閾値電圧Vth以上であれば、3個に限らずn個(nは自然数)でよい。
【0074】
このように、電源接続回路81は、スイッチSW1が許容する最大のゲートソース間電圧VGSMAXが閾値電圧より大きければゲートG1に溜まった電荷を放電することができる。これにより、耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
【0075】
以上のように、本実施形態の電源接続回路81は、上述した構成及び動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0076】
(実施形態4)
図9は、実施形態4の電源接続回路の回路図である。
【0077】
本実施形態の電源接続回路91は、実施形態3の電源接続回路81におけるダイオードDI1〜DI3を、ダイオード接続されたMOSトランジスタM1〜M3で置き換えたものである。MOSトランジスタM1〜M3は、NチャネルMOSトランジスタであり、それぞれのゲートとドレインが接続されている。そして、MOSトランジスタM1は、ドレインA9がゲートG1と同じ接点に接続され、ソースがMOSトランジスタM2のドレインに接続されている。MOSトランジスタM2のソースは、MOSトランジスタM3のドレインに接続され、MOSトランジスタM3のソースK9は、スイッチSW2のドレインD2に接続されている。
【0078】
なお、電源接続回路91は、NチャネルMOSトランジスタに限らず、ダイオード接続されたPチャネルMOSトランジスタでも構成できる。さらに、実施形態3と同様に、MOSトランジスタの数は、3個に限らずn個(nは自然数)でよい。
【0079】
本実施形態の電源接続回路91の動作及び効果は、実施形態3の電源接続回路81と同じであるため、説明を省略する。
【0080】
(実施形態5)
図10は、実施形態5の電源接続回路の回路図である。
【0081】
本実施形態の電源接続回路101は、実施形態3の電源接続回路81におけるダイオードDI1〜DI3を、ダイオード接続されたバイポーラトランジスタB1〜B3で置き換えたものである。バイポーラトランジスタB1〜B3は、NPN型トランジスタであり、それぞれのコレクタとベースが接続されている。そして、バイポーラトランジスタB1は、コレクタA10がゲートG1と同じ接点に接続され、エミッタがバイポーラトランジスタB2のコレクタに接続されている。バイポーラトランジスタB2のエミッタは、バイポーラトランジスタB3のコレクタに接続され、バイポーラトランジスタB3のエミッタK10は、スイッチSW2のドレインD2に接続されている。
【0082】
なお、電源接続回路101は、NPN型トランジスタに限らず、ダイオード接続されたPNP型トランジスタでも構成できる。さらに、実施形態3と同様に、バイポーラトランジスタの数は、3個に限らずn個(nは自然数)でよい。
【0083】
本実施形態の電源接続回路101の動作及び効果は、実施形態3の電源接続回路81と同じであるため、説明を省略する。
【0084】
(実施形態6)
図11は、実施形態6の電源接続回路の回路図である。
【0085】
図11において、電源接続回路111は、入力端子3より入力される入力電圧VINを出力電圧VOUTとして出力端子5に伝達するMOSスイッチSW1と、MOSスイッチSW1のゲートG1に電荷を供給する昇圧回路CPとを備えている。また、ゲートG1とグラウンド端子GNDとの間に接続され、ゲートG1に溜まった電荷をグラウンド端子GNDに放電するためのスイッチSW2と、スイッチSW2のゲートにクロック信号を供給する発振回路OSCと、出力電圧VOUTと基準電圧VREFを比較して、その比較結果に応じて発振回路OSCをイネーブルにするコンパレータCMPとを備えている。コンパレータCMPの出力端子は、発振回路OSCのイネーブル端子に接続され、発振回路OSCの出力端子は、スイッチSW2のゲートG2に接続されている。スイッチSW2は、NチャネルMOSトランジスタで構成されている。また、発振回路OSCは、HIがイネーブル端子に入力されるとイネーブルとなり、所定の周波数のクロック信号を出力する。発振回路OSCは、LOWがイネーブル端子に入力されるとディスエーブルとなり、動作が停止してLOWが出力される。
【0086】
本実施形態の電源接続回路111は、電荷放電部がスイッチSW2とクロック信号供給部である発振回路OSCとで構成されている。
【0087】
次に、図11を用いて電源接続回路111の動作を、通常動作時とショート時に分けて以下に説明する。
【0088】
(通常動作時)
昇圧回路CPがスイッチSW1のゲートG1に電荷を供給して、ゲート電圧を昇圧してスイッチSW1はオンする。スイッチSW1がオンすると、入力端子3より入力電圧VINが出力電圧VOUTとして出力端子5に伝達される。出力端子5はショートしていないため、出力電圧VOUTは基準電圧VREFよりも大きい。出力電圧VOUTが基準電圧VREFよりも大きいため、コンパレータCMPは検出信号としてLOWを発振回路OSCのイネーブル端子に出力する。すると、発振回路OSCは、ディスエーブルとなり、LOWをゲートG2に出力する。そして、スイッチSW2は、オフする。つまり、ゲートG1からグラウンド端子GNDへの電流パスが遮断される。ここで、昇圧回路CPがゲートG1に電荷を供給するのをやめて、スイッチSW1をオフすると、入力電圧VINは出力端子5に伝達されなくなる。また、スイッチSW1のゲートG1と出力端子5との間に電流が流れるパスがないため、出力端子5からゲートG1に電流は流れない。
【0089】
このように、電源接続回路111の通常動作時にスイッチSW1をオフしても、スイッチSW1のゲートG1と出力端子5との間にパスがないため、出力端子5からスイッチSW1のゲートG1に電流が流れるのを防止することができる。これにより、余分な電力消費を防止することができる。
【0090】
(ショート時)
昇圧回路CPによりスイッチSW1がオンしているとき、出力端子5がグラウンドにショートすると、出力電圧VOUTは基準電圧VREFよりも小さくなる。すると、コンパレータCMPは、ショートしたことを示す検出信号としてHIを発振回路OSCのイネーブル端子に出力する。すると、発振回路OSCは、イネーブルとなり、クロック信号をゲートG2に出力する。
【0091】
クロック信号がHIの区間において、スイッチSW2はオンして、ゲートG1とグラウンド端子GNDとの間に電流パスを形成して、ゲートG1に溜まった電荷を放電する。
【0092】
クロック信号がLOWの区間において、スイッチSW2はオフして、ゲートG1とグラウンド端子GNDとの間の電流パスは遮断される。電流パスが遮断されると、昇圧回路CPより再び電荷がゲートG1に供給され、スイッチSW1はオンする。ここで、出力端子5のショートが解除されていれば、出力電圧VOUTが基準電圧VREFよりも大きくなるため、コンパレータCMPはLOWを発振回路OSCのイネーブル端子に出力する。すると、発振回路OSCは、ディスエーブルとなり、動作が停止する。また、LOWがゲートG2に出力され、スイッチSW2はオフする。ここで、出力端子5がショートしたままだと、出力電圧VOUTが基準電圧VREFよりも小さくなるため、コンパレータCMPはHIを発振回路OSCのイネーブル端子に出力する。そして、発振回路OSCは、クロック信号をスイッチSW2のゲートに出力し、クロック信号がHIの区間でスイッチSW2がオンして、ゲートG1に溜まった電荷がグラウンド端子に放電される。
【0093】
このように、電源接続回路111は、ゲートG1から出力端子5と異なるグラウンド端子GNDへ電流パスを形成するようにすることで、ゲート電圧が大きな閾値電圧を超えることが不要なため、MOSスイッチSW1が耐電圧の低いスイッチであっても、スイッチのゲートに溜まった電荷を放電することができる。すなわち、スイッチの耐電圧を低くすることができ、耐電圧の高いスイッチが不要である。
【0094】
さらに、本実施形態の電源接続回路111は、整流素子を用いない構成であるため、整流素子を用いた形態と比べて、整流素子の閾値電圧の分だけMOSスイッチSW1の耐電圧を低くすることができる。
【0095】
本実施形態の電源接続回路111は、上述のように、出力電圧VOUTが基準電圧VREFよりも低いときに、クロック信号をスイッチSW2の制御端子、つまりゲートG2に供給し、出力電圧VOUTが基準電圧VREFよりも高いときに、クロック信号の供給を止めるという動作により、耐電圧の低いスイッチSW1であっても、入力端子3と出力端子5との間のスイッチSW1がオフしたときの余分な電力消費を防止し、スイッチSW1のゲートG1に溜まった電荷を放電することができる。
【0096】
なお、発振回路OSCが出力するクロック信号は、HIとLOWを周期的に繰り返すパルス信号に限らず、所定の時間だけHIとなってその後LOWとなるワンショットパルス信号、所定の時間HIとなりその後LOWとなり再び所定の時間HIとなりその後LOWとなるツーショットパルス信号、所定の時間だけHIとなってその後LOWとなることを複数回繰り返すパルス信号であってもよい。
【0097】
(実施形態7)
図12は、実施形態7の電源接続回路の回路図である。
【0098】
本実施形態の電源接続回路121は、実施形態6において、クロック信号供給部が、出力電圧VOUTが基準電圧VREFよりも低いときに、昇圧回路CPの内部のクロック信号CLKをスイッチSW2のゲートG2に供給し、出力電圧VOUTが基準電圧VREFよりも高いときに、昇圧回路CPの内部のクロック信号の供給を止めるようにしたものである。
【0099】
具体的には、クロック信号供給部が、昇圧回路CPでゲートG1への昇圧電圧を生成するために用いられている内部のクロック信号CLKとコンパレータCMPの検出信号との論理和をとり、その結果をスイッチSW2に出力するアンド回路ANDで構成されている。アンド回路ANDの一方の端子は、昇圧回路の内部のクロック信号CLKのノードに接続され、クロック信号CLKが昇圧回路CPの外部に出力されている。そして、アンド回路ANDの他方の端子がコンパレータCMPの出力端子に接続されている。さらに、アンド回路ANDの出力端子は、スイッチSW2のゲートG2に接続されている。
【0100】
コンパレータCMPがLOWを出力しているとき、アンド回路ANDは、クロック信号CLKの論理値に関わらず、LOWを出力してスイッチSW2をオフする。つまり、このとき、アンド回路ANDは、クロック信号CLKをスイッチSW2に供給することを止めている。
【0101】
コンパレータCMPがHIを出力しているとき、アンド回路ANDは、一方の端子がイネーブルとなり、クロック信号CLKをスイッチSW2のゲートG2に供給する。
【0102】
本実施形態の電源接続回路121は、昇圧回路CPの内部のクロック信号CLKをそのまま利用し、1個の論理ゲート(アンド回路AND)で、コンパレータCMPの出力によるクロック信号CLKのイネーブル及びディスエーブルを行うようにしたため、回路規模を極めて小さくすることができる。
【0103】
本実施形態の電源接続回路121のその他の動作及び効果は、実施形態6の電源接続回路111と同じであるため、説明を省略する。
【符号の説明】
【0104】
1、21、31、41、51、61、71、81、91、101、111、121
電源接続回路
3 入力端子
5 出力端子
33、43、53、57 電荷放電部
55、59、63 整流素子部
IN 入力電圧
OUT 出力電圧
GS ゲートソース間電圧
D 降伏電圧
Vf 閾値電圧
REF 基準電圧
SW1 スイッチ
SW2 スイッチ部
D1、D2 ドレイン
S1、S2 ソース
G1、G2 ゲート
CP 昇圧回路
T1、T2、T ツェナーダイオード
DI1、DI2、DI3 ダイオード
M1、M2、M3 MOSトランジスタ
B1、B2、B3 バイポーラトランジスタ
A1、A2、A6、A7、A8、A9、A10 アノード
K1、K2、K6、K7、K8、K9、K10 カソード
CMP コンパレータ
GND グラウンド端子
OSC 発振回路
AND アンド回路
図1
図2
図3
図4
図5A
図5B
図6
図7
図8
図9
図10
図11
図12