特許第5695629号(P5695629)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許5695629逐次比較型A/D変換器及びそれを用いたマルチビットデルタシグマ変調器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5695629
(24)【登録日】2015年2月13日
(45)【発行日】2015年4月8日
(54)【発明の名称】逐次比較型A/D変換器及びそれを用いたマルチビットデルタシグマ変調器
(51)【国際特許分類】
   H03M 1/38 20060101AFI20150319BHJP
   H03M 3/02 20060101ALI20150319BHJP
【FI】
   H03M1/38
   H03M3/02
【請求項の数】2
【全頁数】16
(21)【出願番号】特願2012-238986(P2012-238986)
(22)【出願日】2012年10月30日
(65)【公開番号】特開2014-90308(P2014-90308A)
(43)【公開日】2014年5月15日
【審査請求日】2014年4月24日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100109380
【弁理士】
【氏名又は名称】小西 恵
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】中西 純弥
【審査官】 栗栖 正和
(56)【参考文献】
【文献】 特開平09−266446(JP,A)
【文献】 特開2007−116337(JP,A)
【文献】 特開2011−114577(JP,A)
【文献】 特開2012−023540(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 1/00−1/88
H03M 3/02
(57)【特許請求の範囲】
【請求項1】
第1及び第2の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をnビット(nは3以上の自然数)のデジタル出力信号に変換する電荷比較方式の逐次比較型A/D変換器であって、
出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第1のキャパシタと、該基準容量を2の累乗値の逆数で段階的に重み付けした容量に設定された第2乃至第(n−1)のキャパシタと、合成容量が所定の容量値に設定された第nのキャパシタとのn個のキャパシタと、
該第1乃至第(n−1)のキャパシタの他端にそれぞれ接続され、前記第1乃至第(n−1)のキャパシタと前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第1乃至第(n−1)のスイッチ群と、
前記n個のキャパシタの保持電位に基づく入力電位と前記第1及び第2の基準電位とを比較して、その比較結果に応じた判定信号を出力する比較器と、
所定ビットから順に前記比較判定動作が逐次実行されるように、前記第1乃至第(n−1)のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部と
を備え
前記第1及び第2の基準電位がVRP,VRNに設定され、前記参照電位がVCに設定されたときに、VRP−VC=VC−VRN=VRを満たす電位VRで表されるアナログ入力信号(1/k)×VR×Ain(kは2以上の自然数)をnビットのデジタル出力信号に変換し、
前記キャパシタが、前記出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量(1/k)×Cに設定された第1のキャパシタと、該基準容量(1/k)×Cを2の累乗値の逆数で段階的に重み付けした容量(1/k)×C/2,・・・,(1/k)×C/2(n−2)に設定された第2乃至第(n−1)のキャパシタと、合成容量が2Cとなるように(1/k)×C/2(n−2)+((k−1)/k)×2Cである容量に設定された第nのキャパシタとからなることを特徴とする逐次比較型A/D変換器。
【請求項2】
アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器であって、前記アナログ信号が入力されるアナログ積分器と、該アナログ積分器に接続され、前記デジタル信号を出力するマルチビット量子化器としての請求項1に記載の逐次比較型A/D変換器と、該逐次比較型A/D変換器に接続されたDAコンバータと、該DAコンバータに接続されているとともに、前記アナログ積分器に接続された加算器とを備えていることを特徴とするマルチビットデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、逐次比較型A/D変換器及びそれを用いたマルチビットデルタシグマ変調器に関し、より詳細には、消費電力を下げるために量子化器に入力される信号振幅を下げ、量子化器の増加を抑制するために量子化器を逐次比較型A/D変換器で実現することを可能としたマルチビットデルタシグマ変調器に関する。
【背景技術】
【0002】
従来から、狭帯域のアナログ・デジタル変換を実現する代表的な手法として、デルタシグマ(ΔΣ)変調器がある。このデルタシグマ変調器内の量子化器について、変換後のデジタル信号のダイナミックレンジを向上させるため、複数ビットにより量子化するデルタシグマ変調器を、特に、マルチビットデルタシグマ変調器という。
図3は、従来のマルチビットデルタシグマ変調器の回路構成図で、特許文献2の図15に記載されている回路構成図である。図3に示すように、従来のマルチビットデルタシグマ変調器200は、アナログ信号X’からデジタル信号Y’を得るために、アナログ積分器101とマルチビット量子化器102とDAコンバータ103と加算器104とを備えている。マルチビット量子化器102の分解能は、2値ではなくマルチレベルとなっており、図4に示すように(特許文献2の図16参照)、各々の閾値(すなわち、比較電圧)Vth’1〜Vth’7は、互いの間隔が等電位(すなわち、等間隔の電位差)となるように設定されていた。
【0003】
このようなデルタシグマ変調器200において、その構成を変えることなく、ADコンバータとしての変換精度を向上させる(すなわち、高いダイナミックレンジを得る)ためには、変換速度(すなわち、オーバーサンプリング比)を増加させるか、或いは、量子化器やコンパレータの数を増やしてマルチビット量子化器102の変換ビット数を増加させる必要があった。
【0004】
一方、例えば、非特許文献1においては、量子化器として一般的なflash ADCを用いる代わりに逐次比較型A/D変換器(successive approximation register analog/digital converter;SAR−ADC)を用いることが提案され、量子化器の増加を抑制している。
図5は、一般的な逐次比較型A/D変換器の回路構成図である。この逐次比較型A/D変換器は、アナログ入力信号Ainを、nビット(nは3以上の自然数)のデジタル出力信号VoutへとA/D変換する。
【0005】
図5に示すように、逐次比較型A/D変換器には、静電容量の値が所定の基準容量Cに設定された1個のキャパシタ506_1が設けられている。また、上述した基準容量Cを2の累乗の逆数で段階的に重み付けした各静電容量C/2,・・・,C/2(n−2)を持つようにそれぞれ設定された(n−2)個のキャパシタ506_2,・・・,506_(n−1)が設けられている。更に、静電容量が上述のキャパシタ506_(n−1)と同じく基準容量Cを1/2(n−2)で重み付けしたC/2(n−2)であるように設定された1個のキャパシタ506_nが設けられている。
【0006】
以上の複数のキャパシタ506_1〜506_nによってキャパシタアレイ506が構成され、このキャパシタアレイ506におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ainと参照電圧との逐次比較が行われる。
また、キャパシタ506_1〜506_(n−1)と、キャパシタ506_nとの右端が、電荷を保存できるストレージノード(図5中のSN)に接続されている。
【0007】
キャパシタ506_1〜506_(n−1)の左端は、それぞれスイッチ群505_1,505_2,・・・,505_(n−1)の端子Oに接続されている。
スイッチ群505_1,505_2,・・・,505_(n−1)は、各スイッチ群毎に共通の端子Oとこれに対応する各別の端子C、P、Nとを有し、制御部501からの切替信号CTRLによってスイッチ503d_k(kは1〜(n−1)の自然数)がオンした場合は端子Cと端子Oとが短絡される。
【0008】
また、スイッチ503e_kがオンした場合は、端子Pと端子Oとが短絡され、スイッチ503f_kがオンした場合は、端子Nと端子Oとが短絡される。また、スイッチ503d_kと、スイッチ503e_kと、スイッチ503f_kは、2つ以上が同時にオンすることはない。
スイッチ群505_1〜505_(n−1)の端子Cと、キャパシタ506_nの左端とは、スイッチ503bとスイッチ503cに接続されている。そして、スイッチ503cがオンした場合は、スイッチ505_1〜505_(n−1)の端子Cと、キャパシタ506_nの左端とは、入力ノード(図5中のAin)に接続されている。
【0009】
また、スイッチ503bがオンした場合は、スイッチ505_1〜505_(n−1)の端子Cと、キャパシタ506_nの左端とは、後述する参照電位であるアナログコモン電圧VCの電位点に接続されている。
スイッチ群505_1〜505_(n−1)の端子Pは、アナログコモン電圧VCを基準にした正極側のフルスケール基準電位VRPの電位点に接続され、スイッチ群505_1〜505_(n−1)の端子Nは、VCを基準にした負極側のフルスケール基準電位VRNの電位点に接続されている。
【0010】
キャパシタ506_1〜506_(n−1)の右端と、キャパシタ506_nの右端とは、ストレージノードSNを介してスイッチ503a及びコンパレータ504の反転入力端子に接続されている。スイッチ503aがオンした場合、ストレージノードSNは、VCの電位点に接続される。また、コンパレータ504の出力DOは、制御部501及び出力レジスタ502に入力される。
【0011】
制御部501は、組み合わせ回路(論理回路)などで構成され、スイッチ群505_1〜505_(n−1)及びスイッチ503a〜503cの切替を制御する制御信号CTRLを出力する。
すなわち、制御部501は、判定信号DOに基づいて制御信号CTRLを生成してスイッチ群505_1〜505_(n−1)を順次切り替え、アナログ入力電圧Ainに対応する内部電圧(ストレージノードSNの電位)を得る制御信号CTRLを生成し出力する。
【0012】
また、制御部501が生成するトリガクロックCLKがコンパレータ504に供給される。コンパレータ504ではこのトリガクロックCLKに同期してストレージノードSNの電位と入力ノード電圧VC(参照電位)との大小を判定し、SN<VCの場合はDO=H(1)を出力し、SN>VCの場合はDO=L(0)を出力する。
更に、制御部501からのトリガクロックCLKが出力レジスタ502に供給され、かつ、コンパレータ504からは判定信号DOがこの出力レジスタ502に供給される。
【0013】
出力レジスタ502では、トリガクロックCLKに同期して、コンパレータ504からの判定信号DO=1のときDN=1(N:Nは「1〜n」の自然数)を保持し、また、判定信号DO=0のときDN=0を保持する。
そして、出力レジスタ502からは、コンパレータ504からn個の出力値である判定信号D1〜Dnが受信された後に、上述したように、保持されたD1〜Dnがデジタル出力信号Voutとして出力されるように構成されている。
【0014】
次に、ビット数6(n=6)の場合の回路動作について説明する。
図6(a)乃至(d)は、一般的な逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
図6(a)は、被判定電圧であるストレージノードSNの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。また、図6(b)は、制御部501から出力されるトリガクロックCLKの変化の一例を示す図で、コンパレータ504の一定間隔の判定タイミングを表している。更に、図6(c)は、コンパレータ504の判定出力信号DOの値の一例を示す図である。
【0015】
また、図6(a)乃至(d)では、一例としてVRP−VC=VC−VRN=VRとし、この条件の下に、Ain=(10.8/16)×VRの入力電圧Ainがサンプリングされた場合について表している。
初期状態として、キャパシタ506_1〜506_nの電圧がアナログ入力電圧Ainに追従している場合、スイッチ503a及びスイッチ503cがオンになり、スイッチ503bがオフになる。また、スイッチ群スイッチ503d_1〜503d_(n−1)がオンになり、スイッチ503e_1〜503e_(n−1)及びスイッチ503f_1〜503f_(n−1)がオフになる。
【0016】
アナログ入力電圧Ainをキャパシタ506_1〜506_nによってサンプリング(離散化)する時刻において、制御部501からの制御信号CTRLによってスイッチ503aがオフし、ただちにスイッチ503cがオフする。その後にスイッチ503bがオンになることにより、サンプリングされたAinの極性が反転して−Ain[V]としてストレージノードSNに現れる。ここで、スイッチ503bとスイッチ503cとは同時にオンしないノンオーバーラップの関係が成り立っている。
【0017】
上述したようなスイッチスイッチ503a、503b、及び、503cの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードSNの電位が−Ainに十分に収束した時刻に、図6(b)における第1判定立ち上がりクロック(図6(a)中、「1st Judge」のタイミング)が、コンパレータ504に入力される。この第1判定立ち上がりクロックの入力に応答して、コンパレータ504において、ストレージノードSNの電位と参照電圧VCとが比較される。
【0018】
コンパレータ504におけるこの比較は、直接的にはストレージノードSNの電位と参照電圧VCとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードSNの電位を実質的に一義に決する−Ain(従って、Ain)と参照電圧VCとの比較であると見做すことができる。
従って、コンパレータ504からは、−Ain<VC、すなわち、Ain>VCである場合には、DO=1が出力され、−Ain>VC、すなわち、Ain<VCの場合にDO=0が第1判定結果として出力される。
【0019】
上述における第1判定結果がDO=1である場合、制御部501によってスイッチ群505_1が制御され、スイッチ503d_1がオフし、スイッチ503e_1がオンする。その結果、既述の正極側のフルスケール基準電位VRPが端子Oに、すなわち、キャパシタ506_1の左端に印加される。このため、ストレージノードSNの電位は電荷再分配により−(Ain−VR/2)[V]になる。
【0020】
一方、第1判定結果がDO=0である場合、制御部501によってスイッチ群505_1が制御され、スイッチ503d_1がオフし、スイッチ503f_1がオンする。その結果、負極側のフルスケール基準電位VRNが端子Oに、すなわち、キャパシタ506_1の左端に印加される。このため、ストレージノードSNの電位は、電荷再分配により−(Ain+VR/2)[V]になる。
【0021】
同様に、第y番目(yは2〜(n−1)の自然数)の判定立ち上がりクロックである第y判定立ち上がりクロックが入力された時刻において、ストレージノードSNの電位と参照電圧VCとを比較し、この判定結果に応じてスイッチ群505_yを制御する。
そして、第(n−1)判定立ち上がりクロックが入力された時刻においてストレージノードSNの電位と参照電圧VCとを比較し、その結果に応じてスイッチ群505_(n−1)を制御した後に、第n判定立ち上がりクロックが入力された時刻においてストレージノードSNの電位と参照電圧VCとが比較される。
以上のようなコンパレータ504における漸次の比較動作により、1〜nビットの逐次比較動作が完了し、出力レジスタ502からはnビットの出力データVoutが出力される。
【0022】
図6(a)に、一例として、ストレージノードSNの電位VSN=−(10.8/16)×VRがサンプリングされた場合の被判定信号の変遷が表わされている。第1判定立ち上がりクロックにおいて−(10.8/16)×VR<VCであるため、図6(c)に示すように、D1=1が出力される。その結果、スイッチ群505_1が制御され、ストレージノードSNの電位が、VSN=−(10.8/16)×VR+VR/2=−(2.8/16)×VRとなる。
【0023】
次いで、図6(b)における第2判定立ち上がりクロック(図6(a)中、「2nd Judge」のタイミング)において、−(2.8/16)×VR<VCであるため、図6(c)に示すように、D2=1が出力される。その結果、スイッチ群505_2が制御され、ストレージノードSNの電位が、VSN=−(2.8/16)×VR+VR/4=(1.2/16)×VRとなる。
【0024】
以降、同様の処理が(n−1)回まで繰り返され、第n判定立ち上がりクロックによってDnが決定されnビットの逐次比較動作が完了すると、出力レジスタ502は、格納されたD1〜Dnに基づき、nビットの出力データVoutを出力する。
図6(d)は、上位6ビットの判定結果D1〜D6に基づき出力されるVoutの一例を示す図である。図6(c)に示すように、上位6ビットの判定結果は、D1=「1」、D2=「1」、D3=「0」、D4=「1」、D5=「0」、D6=「1」となる。出力レジスタ502は、図6(d)に示すように、これらを上位ビットから順番に並べ、Voutの上位6ビット「110101」を出力する。ここで、出力レジスタ502は、例えば、シフトレジスタなどで構成されている。
【0025】
また、オペアンプの消費電力は出力振幅に比例することはよく知られており、ΔΣADコンバータにおいては量子化器に入力される信号振幅(図3において量子化器102の入力ノードの信号振幅)を故意に小さくする方法がしばしば取られる。
図7は、一般的な他の逐次比較A/D変換器において、入力信号振幅を1/k(k>1)に圧縮した場合の逐次比較A/D変換器の回路構成図である。図7において、VRP’=VC+(1/k)・(VRP−VC)、VRP’=VC−(1/k)・(VC−VRN)である。
【0026】
図7は、図5と同一の回路構成を具備し、基準電位VRPが基準電位VRP’となり、基準電位VRNが基準電位VRN’となっている。基準電位が図5に対し、1/k倍に圧縮されているため、同一回路構成にて入力信号振幅が1/k倍されているA/D変換が実現できる。
次に、図8(a)乃至(d)を参照してビット数6(n=6)、k=2の場合の回路動作について説明する。
【0027】
図8(a)乃至(d)は、図7の逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
ここで、図8(a)は、被判定電圧であるストレージノードSNの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。図8(a)乃至(c)の縦軸は、図6(a)乃至(c)の縦軸に対して1/2倍に圧縮されて表現されている。
【0028】
また、図8(b)は、制御部501から出力されるトリガクロックCLKの変化の一例を示す図で、コンパレータ504の一定間隔の判定タイミングを表している。更に、図8(c)は、コンパレータ504の判定出力信号DOの値の一例を示す図である。
また、図8(a)乃至(d)では、一例としてVRP−VC=VC−VRN=VRとし、この条件の下に、Ain=(10.8/16)×(1/2)VRの入力電圧Ainがサンプリングされた場合について表している。図8(a)乃至(d)のAinは、図6(a)乃至(d)のAinに対し1/2に圧縮されている。基準電位が図6(a)乃至(d)に対し、1/k倍に圧縮されているため、図6(a)乃至(d)と比較し入力信号振幅が1/k倍されているA/D変換が実現できる。
【0029】
このように、上述したデルタシグマ変調器200において、消費電力を下げるために量子化器102に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器102をSAR−ADCで実現した場合、SAR−ADCのリファレンス電圧も、量子化器102に入力される信号振幅を下げ率と同様に下げていた。
【先行技術文献】
【特許文献】
【0030】
【特許文献1】特開平11−027145号公報
【特許文献2】特開2012−023540号公報
【非特許文献】
【0031】
【非特許文献1】『A Low−Power 1.92MHz CT ΔΣ Modulator With 5−bit Successive Approximation Quantizer』(IEEE 2009 Custom Intergrated Circuits Conference (CICC))
【発明の概要】
【発明が解決しようとする課題】
【0032】
しかしながら、上述したデルタシグマ変調器200において、消費電力を下げるために量子化器102に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器102をSAR−ADCで実現した場合、SAR−ADCのリファレンス電圧も、量子化器102に入力される信号振幅を下げ率と同様に下げる必要があったので、下げ率を伴った新たな電圧値を生成する回路が余分に必要となり、回路面積・消費電力の増大を避けて通れないという問題がある。
【0033】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器を逐次比較型A/D変換器で実現することを可能としたマルチビットデルタシグマ変調器を提供することにある。
【課題を解決するための手段】
【0034】
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、第1及び第2の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をnビット(nは3以上の自然数)のデジタル出力信号に変換する電荷比較方式の逐次比較型A/D変換器(102)であって、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第1のキャパシタ(806_1)と、該基準容量を2の累乗値の逆数で段階的に重み付けした容量に設定された第2乃至第(n−1)のキャパシタ(806_2,・・・,806_n−1)と、合成容量が所定の容量値に設定された第nのキャパシタ(806_n)とのn個のキャパシタ(806_1,・・・,806_n)と、該第1乃至第(n−1)のキャパシタ(806_1,・・・,806_n−1)の他端にそれぞれ接続され、前記第1乃至第(n−1)のキャパシタと前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第1乃至第(n−1)のスイッチ群(505_1,・・・,505_(n−1))と、前記n個のキャパシタの保持電位に基づく入力電位と前記第1及び第2の基準電位とを比較して、その比較結果に応じた判定信号を出力する比較器(504)と、所定ビットから順に前記比較判定動作が逐次実行されるように、前記第1乃至第(n−1)のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部(501)とを備え、前記第1及び第2の基準電位がVRP,VRNに設定され、前記参照電位がVCに設定されたときに、VRP−VC=VC−VRN=VRを満たす電位VRで表されるアナログ入力信号(1/k)×VR×Ain(kは2以上の自然数)をnビットのデジタル出力信号に変換し、前記キャパシタが、前記出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量(1/k)×Cに設定された第1のキャパシタと、該基準容量(1/k)×Cを2の累乗値の逆数で段階的に重み付けした容量(1/k)×C/2,・・・,(1/k)×C/2(n−2)に設定された第2乃至第(n−1)のキャパシタと、合成容量が2Cとなるように(1/k)×C/2(n−2)+((k−1)/k)×2Cである容量に設定された第nのキャパシタとからなることを特徴とする。
【0037】
また、請求項に記載の発明は、アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器(200)であって、前記アナログ信号が入力されるアナログ積分器(101)と、該アナログ積分器(101)に接続され、前記デジタル信号を出力するマルチビット量子化器としての請求項1に記載の逐次比較型A/D変換器(102)と、該逐次比較型A/D変換器(102)に接続されたDAコンバータ(103)と、該DAコンバータ(103)に接続されているとともに、前記アナログ積分器(101)に接続された加算器(104)とを備えていることを特徴とする。
【発明の効果】
【0038】
本発明によれば、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器をSAR−ADCで実現することを可能としたマルチビットデルタシグマ変調器を実現することができる。
【図面の簡単な説明】
【0039】
図1】本発明に係る逐次比較A/D変換器の実施例1を説明するための回路構成図である。
図2】(a)乃至(d)は、本発明に係る逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
図3】従来のマルチビットデルタシグマ変調器の回路構成図である。
図4】従来のマルチビット量子化器の複数の閾値の設定例を示す図である。
図5】一般的な逐次比較型A/D変換器の回路構成図である。
図6】(a)乃至(d)は、一般的な逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
図7】一般的な他の逐次比較A/D変換器において、入力信号振幅を1/k(k>1)に圧縮した場合の逐次比較A/D変換器の回路構成図である。
図8】(a)乃至(d)は、図7の逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
【発明を実施するための形態】
【0040】
以下、図面を参照して本発明の各実施例について説明する。
【実施例1】
【0041】
図1は、本発明に係る逐次比較A/D変換器の実施例1を説明するための回路構成図である。なお、図5及び図7と同じ機能を有する構成要素には同一の符号を付してある。
本実施例1の逐次比較A/D変換器102は、第1及び第2の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をnビット(nは3以上の自然数)のデジタル出力信号に変換する電荷比較方式の逐次比較型A/D変換器である。
【0042】
また、n個のキャパシタ806_1,・・・,806_nは、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第1のキャパシタ806_1と、この基準容量を2の累乗値の逆数で段階的に重み付けした容量に設定された第2乃至第(n−1)のキャパシタ806_2,・・・,806_n−1と、合成容量が所定の容量値に設定された第nのキャパシタ806_nとで構成されている。
【0043】
また、第1乃至第(n−1)のスイッチ群505_1,・・・,505_(n−1)は、第1乃至第(n−1)のキャパシタ806_1,・・・,806_n−1の他端にそれぞれ接続され、第1乃至第(n−1)のキャパシタとアナログ信号の入力部及び所定電位のノードとの接続を切り替えるように構成されている。
また、比較器504は、n個のキャパシタの保持電位に基づく入力電位と第1及び第2の基準電位とを比較して、その比較結果に応じた判定信号を出力するものである。
【0044】
また、制御部501は、所定ビットから順に比較判定動作が逐次実行されるように、第1乃至第(n−1)のスイッチ群505_1,・・・,505_(n−1)のスイッチング動作及び比較器504の比較判定動作を制御するものである。
さらに、本実施例1の逐次比較型A/D変換器は、第1及び第2の基準電位がVRP,VRNに設定され、参照電位がVCに設定されたときに、VRP−VC=VC−VRN=VRを満たす電位VRで表されるアナログ入力信号(1/k)×VR×Ain(kは2以上の自然数)をnビット(nは3以上の自然数)のデジタル出力信号に変換するものである。
【0045】
また、キャパシタ(806_1,・・・,806_n)は、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量(1/k)×Cに設定された第1のキャパシタと、この基準容量(1/k)×Cを2の累乗値の逆数で段階的に重み付けした容量(1/k)×C/2,・・・,(1/k)×C/2(n−2)に設定された第2乃至第(n−1)のキャパシタと、合成容量が2Cとなるように(1/k)×C/2(n−2)+((k−1)/k)×2Cである容量に設定された第nのキャパシタとからなるものである。
【0046】
つまり、図1に示すように、本実施例1の逐次比較型A/D変換器102には、静電容量の値が所定の基準容量(1/k)×Cに設定された1個のキャパシタ806_1が設けられている。ここでkは2以上の整数である。
また、上述した基準容量(1/k)×Cを2の累乗の逆数で段階的に重み付けした各静電容量(1/k)×C/2,・・・,(1/k)×C/2(n−2)を持つようにそれぞれ設定された(n−2)個のキャパシタ806_2,・・・,806_(n−1)が設けられている。
【0047】
更に、キャパシタ806_1,・・・,806_nの合計容量が2Cとなるよう設定された(1/k)×C/2(n−2)で+((k−1)/k)×2Cであるように設定された1個のキャパシタ806_nが設けられている。
以上の複数のキャパシタ806_1〜806_nによってキャパシタアレイ806が構成され、このキャパシタアレイ806におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ainと参照電圧との逐次比較が行われる。
【0048】
また、キャパシタ806_1〜806_(n−1)と、キャパシタ806_nとの右端が、電荷を保存できるストレージノード(図1中のSN)に接続されている。
キャパシタ806_1〜806_(n−1)の左端は、それぞれスイッチ群505_1,505_2,・・・,505_(n−1)の端子Oに接続されている。
スイッチ群505_1,505_2,・・・,505_(n−1)は、各スイッチ群毎に共通の端子Oとこれに対応する各別の端子C、P、Nとを有し、制御部501からの切替信号CTRLによってスイッチ503d_k(kは1〜(n−1)の自然数)がオンした場合は、端子Cと端子Oとが短絡される。
【0049】
また、スイッチ503e_kがオンした場合は端子Pと端子Oとが短絡され、スイッチ503f_kがオンした場合は、端子Nと端子Oとが短絡される。また、スイッチ503d_kと、スイッチ503e_kと、スイッチ503f_kは、2つ以上が同時にオンすることはない。
スイッチ群505_1〜505_(n−1)の端子Cと、キャパシタ506_nの左端とは、スイッチ503bとスイッチ503cに接続されている。そして、スイッチ503cがオンした場合は、スイッチ505_1〜505_(n−1)の端子Cと、キャパシタ806_nの左端とは、入力ノード(図1中のAin)に接続されている。
【0050】
また、スイッチ503bがオンした場合は、スイッチ505_1〜505_(n−1)の端子Cと、キャパシタ806_nの左端とは、後述する参照電位であるアナログコモン電圧VCの電位点に接続されている。
スイッチ群505_1〜505_(n−1)の端子Pは、アナログコモン電圧VCを基準にした正極側のフルスケール基準電位VRPの電位点に接続され、スイッチ群505_1〜505_(n−1)の端子Nは、VCを基準にした負極側のフルスケール基準電位VRNの電位点に接続されている。
【0051】
キャパシタ806_1〜806_(n−1)の右端と、キャパシタ806_nの右端とは、ストレージノードSNを介してスイッチ503a及びコンパレータ504の反転入力端子に接続されている。スイッチ503aがオンした場合、ストレージノードSNは、VCの電位点に接続される。また、コンパレータ504の出力DOは、制御部501、及び出力レジスタ502に入力される。
【0052】
制御部501は、組み合わせ回路(論理回路)などで構成され、スイッチ群505_1〜505_(n−1)及びスイッチ503a〜503cの切替を制御する制御信号CTRLを出力する。
すなわち、制御部501は、判定信号DOに基づいて制御信号CTRLを生成してスイッチ群505_1〜505_(n−1)を順次切り替え、アナログ入力電圧Ainに対応する内部電圧(本実施例では、ストレージノードSNの電位)を得る制御信号CTRLを生成し出力する。
【0053】
また、制御部501が生成するトリガクロックCLKがコンパレータ504に供給される。コンパレータ504では、このトリガクロックCLKに同期してストレージノードSNの電位と入力ノード電圧VC(参照電位)との大小を判定し、SN<VCの場合はDO=H(1)を出力し、SN>VCの場合はDO=L(0)を出力する。
更に、制御部501からのトリガクロックCLKが出力レジスタ502に供給され、かつ、コンパレータ504からは判定信号DOがこの出力レジスタ502に供給される。
【0054】
出力レジスタ502では、トリガクロックCLKに同期して、コンパレータ504からの判定信号DO=1のときDN=1(N:Nは「1〜n」の自然数)を保持し、また、判定信号DO=0のときDN=0を保持する。
そして、出力レジスタ502からは、コンパレータ504からn個の出力値である判定信号D1〜Dnが受信された後に、上述したように、保持されたD1〜Dnがデジタル出力信号Voutとして出力されるように構成されている。
【0055】
次に、図2(a)乃至(d)を参照してビット数6(n=6)の場合の回路動作について説明する。
図2(a)乃至(d)は、本発明に係る逐次比較型A/D変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位6ビットの判定結果に基づく出力を例示する図である。
【0056】
ここで、図2(a)は、被判定電圧であるストレージノードSNの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。また、図2(b)は、制御部501から出力されるトリガクロックCLKの変化の一例を示す図で、コンパレータ504の一定間隔の判定タイミングを表している。更に、図2(c)は、コンパレータ504の判定出力信号DOの値の一例を示す図である。
【0057】
また、図2(a)乃至(d)では、一例としてVRP−VC=VC−VRN=VR、k=2とし、この条件の下に、Ain=(10.8/16)×1/2×VRの入力電圧Ainがサンプリングされた場合について表している。
初期状態として、キャパシタ806_1〜806_nの電圧がアナログ入力電圧Ainに追従している場合、スイッチ503a及びスイッチ503cがオンになり、スイッチ503bがオフになる。また、スイッチ群スイッチ503d_1〜503d_(n−1)がオンになり、スイッチ503e_1〜503e_(n−1)及びスイッチ503f_1〜503f_(n−1)がオフになる。
【0058】
アナログ入力電圧Ainをキャパシタ806_1〜806_nによってサンプリング(離散化)する時刻において、制御部501からの制御信号CTRLによってスイッチ503aがオフし、ただちにスイッチ503cがオフする。その後にスイッチ503bがオンになることにより、サンプリングされたAinの極性が反転して−Ain[V]としてストレージノードSNに現れる。ここで、スイッチ503bとスイッチ503cとは同時にオンしないノンオーバーラップの関係が成り立っている。
【0059】
上述したようなスイッチスイッチ503a、503b及び503cの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードSNの電位が−Ainに十分に収束した時刻に、図2(b)における第1判定立ち上がりクロック(図2(a)中、「1st Judge」のタイミング)が、コンパレータ504に入力される。この第1判定立ち上がりクロックの入力に応答して、コンパレータ504において、ストレージノードSNの電位と参照電圧VCとが比較される。
【0060】
コンパレータ504におけるこの比較は、直接的にはストレージノードSNの電位と参照電圧VCとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードSNの電位を実質的に一義に決する−Ain(従って、Ain)と参照電圧VCとの比較であると見做すことができる。
従って、コンパレータ504からは、−Ain<VC、すなわち、Ain>VCである場合には、DO=1が出力され、−Ain>VC、すなわち、Ain<VCの場合にDO=0が第1判定結果として出力される。
【0061】
上述における第1判定結果がDO=1である場合、制御部501によってスイッチ群505_1が制御され、スイッチ503d_1がオフし、スイッチ503e_1がオンする。その結果、既述の正極側のフルスケール基準電位VRPが端子Oに、すなわち、キャパシタ806_1の左端に印加される。このため、ストレージノードSNの電位は電荷再分配により−(Ain−(VR/2)×(1/2))[V]になる。
【0062】
一方、第1判定結果がDO=0である場合、制御部501によってスイッチ群505_1が制御され、スイッチ503d_1がオフし、スイッチ503f_1がオンする。その結果、負極側のフルスケール基準電位VRNが端子Oに、すなわち、キャパシタ506_1の左端に印加される。このため、ストレージノードSNの電位は電荷再分配により−(Ain+(VR/2)×(1/2))[V]になる。
【0063】
同様に、第y番目(yは2〜(n−1)の自然数)の判定立ち上がりクロックである第y判定立ち上がりクロックが入力された時刻において、ストレージノードSNの電位と参照電圧VCとを比較し、この判定結果に応じてスイッチ群505_yを制御する。
そして、第(n−1)判定立ち上がりクロックが入力された時刻においてストレージノードSNの電位と参照電圧VCとを比較し、その結果に応じてスイッチ群505_(n−1)を制御した後に、第n判定立ち上がりクロックが入力された時刻においてストレージノードSNの電位と参照電圧VCとが比較される。
【0064】
以上のようなコンパレータ504における漸次の比較動作により、1〜nビットの逐次比較動作が完了し、出力レジスタ502からはnビットの出力データVoutが出力される。
図2(a)に、一例として、ストレージノードSNの電位VSN=−(10.8/16)×(1/2)×VRがサンプリングされた場合の被判定信号の変遷が表わされている。第1判定立ち上がりクロックにおいて−(10.8/16)×(1/2)×VR<VCであるため、図2(c)に示すように、D1=1が出力される。その結果、スイッチ群505_1が制御され、ストレージノードSNの電位が、VSN=−(10.8/16)×(1/2)×VR+(1/2)×(VR/2)=−(2.8/16)×(1/2)×VRとなる。
【0065】
次いで、図2(b)における第2判定立ち上がりクロック(図2(a)中、「2nd Judge」のタイミング)において、−(2.8/16)×(1/2)×VR<VCであるため、図2(c)に示すように、D2=1が出力される。その結果、スイッチ群505_2が制御され、ストレージノードSNの電位が、VSN=−(2.8/16)×(1/2)×VR+(1/2)×VR/4=(1.2/16)×(1/2)×VRとなる。
【0066】
以降、同様の処理が(n−1)回まで繰り返され、第n判定立ち上がりクロックによってDnが決定されnビットの逐次比較動作が完了すると、出力レジスタ502は、格納されたD1〜Dnに基づき、nビットの出力データVoutを出力する。
図2(d)は、上位6ビットの判定結果D1〜D6に基づき出力されるVoutの一例を示す図である。図2(c)に示すように、上位6ビットの判定結果は、D1=「1」、D2=「1」、D3=「0」、D4=「1」、D5=「0」、D6=「1」となる。出力レジスタ502は、図2(d)に示すように、これらを上位ビットから順番に並べ、Voutの上位6ビット「110101」を出力する。ここで、出力レジスタ502は、例えば、シフトレジスタなどで構成される。
【0067】
以上より、入力信号振幅が1/k倍されたSAR−ADCにおいて、キャパシタアレイの重み付けを変更することにより、新たな基準電圧VRP’、VRN’を必要としないSAR−ADCを提供することができる。これにより新たな基準電圧VRP’、VRN’を生成する追加回路を不要とし、高効率な逐次比較型A/D変換器を実現することができる。
【実施例2】
【0068】
本実施例1のように、量子化器の増加を抑制するために量子化器を逐次比較型A/D変換器を用いてマルチビットデルタシグマ変調器を実現することができる。つまり、アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器200は、アナログ信号が入力されるアナログ積分器101と、このアナログ積分器101に接続され、デジタル信号を出力するマルチビット量子化器としての上述した実施例1の逐次比較型A/D変換器102と、この逐次比較型A/D変換器102に接続されたDAコンバータ103と、このDAコンバータ103に接続されているとともに、アナログ積分器101に接続された加算器104とを備えている。
【0069】
以上のように、本発明によれば、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器をSAR−ADCで実現することを可能としたマルチビットデルタシグマ変調器を実現することができる。
【符号の説明】
【0070】
501 制御部
502 出力レジスタ
503a,503b,503c スイッチ
503d_1,503e_1,503f_1,・・・,503d_n−1,503e_n−1,503f_n−1 スイッチ
504 コンパレータ(比較器)
505_1,・・・,505_(n−1) スイッチ群
806 キャパシタアレイ
806_1,・・・,806_n キャパシタ
図1
図2
図3
図4
図5
図6
図7
図8