特許 5697842 半導体装置の製造方法及びこれに用いるＳＯＱ基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5697842

(24)【登録日】2015年2月20日

(45)【発行日】2015年4月8日

(54)【発明の名称】半導体装置の製造方法及びこれに用いるＳＯＱ基板

(51)【国際特許分類】

   H01L 27/12 20060101AFI20150319BHJP

   H01L 21/336 20060101ALI20150319BHJP

   H01L 29/786 20060101ALI20150319BHJP

   H01L 21/66 20060101ALI20150319BHJP

【ＦＩ】

   H01L27/12 T

   H01L29/78 624

   H01L29/78 626C

   H01L21/66 J

【請求項の数】6

【全頁数】8

(21)【出願番号】特願2008-294921(P2008-294921)

(22)【出願日】2008年11月18日

(65)【公開番号】特開2010-123697(P2010-123697A)

(43)【公開日】2010年6月3日

【審査請求日】2011年11月17日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】永田 敏雄

【審査官】 右田 勝則

(56)【参考文献】

【文献】 特開２００８−１４７２２７（ＪＰ，Ａ）

【文献】 特開２００１−３５８１８９（ＪＰ，Ａ）

【文献】 特開平０４−１９９６５１（ＪＰ，Ａ）

【文献】 特開２００７−２７７３３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／６６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と；
前記ＳＯＱ基板上に、半導体装置形成領域と前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲート及び当該大面積ゲートの近傍に形成されたコンタクトを有するクラック検査用のパターンとを形成する工程と；
前記パターンを観察し、当該パターンにクラックが発生しているか否かを検査する第１の検査工程と；
前記第１の検査工程の結果、前記パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程とを含むことを特徴とする半導体装置の製造方法。

【請求項2】

石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と；
前記ＳＯＱ基板上に、半導体装置形成領域と、前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートと当該大面積ゲートの近傍に形成されたコンタクトと前記コンタクトの延長線上にクラックの広がりを阻止するガード領域とを有するクラック検査用のパターンとを形成する工程と；
前記パターンを観察し、当該パターンにクラックが発生しているか否かを検査する第１の検査工程と；
前記第１の検査工程の結果、前記パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程とを含むことを特徴とする半導体装置の製造方法。

【請求項3】

石英基板の上に半導体層を形成してなるＳＯＱ基板において、
前記ＳＯＱ基板は、半導体装置形成領域とクラック検査用のパターンとを有し、
前記パターンは、前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲート及び当該大面積ゲートの近傍に形成されたコンタクトを有することを特徴とする半導体装置製造用ＳＯＱ基板。

【請求項4】

石英基板の上に半導体層を形成してなるＳＯＱ基板において、
前記ＳＯＱ基板は、半導体装置形成領域とクラック検査用のパターンとを有し、
前記パターンは、
前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートと、
前記大面積ゲートの近傍に形成されたコンタクトと、
前記コンタクトの延長線上に、クラックの広がりを阻止するガード領域と、を
備えることを特徴とする半導体装置製造用ＳＯＱ基板。

【請求項5】

前記パターンは、前記半導体装置形成領域とは異なる領域に形成されることを特徴とする請求項３または４に記載の半導体装置製造用ＳＯＱ基板。

【請求項6】

前記パターンは、前記半導体装置形成領域内に形成されることを特徴とする請求項４に記載の半導体装置製造用ＳＯＱ基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、石英（クオーツ）基板上に半導体層を形成してなるＳＯＱ基板を用いた半導体装置の製造方法及び、これに用いるＳＯＱ基板に関する。特に、透過型プロジェクターに適応可能な半導体装置の製造方法及び、これに用いるＳＯＱ基板に関する。

【背景技術】

【0002】

石英（絶縁基板）上にシリコンを形成したＳＯＱ（Silicon On Quartz）基板を用いて完全空乏型トランジスタを作ることにより、低Ｓ値、低基板浮遊効果が得られる。このように製造されたデバイスは、接合容量が小さく、高速・低消費電力化が可能となる。その他、耐放射線性においても極めて高い事が知られている。

【0003】

特開２００８−１４７２２７号公報には、石英基板に単結晶シリコン基板を形成してなるＳＯＱ基板にＴＦＴを形成する構造が開示されている。

【特許文献1】特開２００８−１４７２２７号公報

【0004】

ところで、石英はシリコンに比べて軟らかく、熱膨張率が小さいため、熱膨張率の差により、石英が伸び縮みし易くなる。特に、引張りストレスの強い膜を石英上に形成した場合、石英がその引張りストレスに耐えられなくなり、最終的に石英基板上のコンタクト領域にクラックが発生するという問題が発生する。

【0005】

この様なクラックは、細く・浅い領域で発生するため、肉眼で検出するのが困難である。一方で、デバイスの品質管理・保障を行うためには、クラックを精度良く検出しなければならず、これらは重要な技術課題であり、早期に検討・確立しなければならない。

【0006】

従来は、デバイス上のクラックの有無についてウエハ全体を観察して確認していた。しかし、上述したように、どこにクラックが発生しているか検出するのは困難であり、全てのウエハについて検査を行うと膨大な時間とコストが掛かってしまう。

【発明の開示】

【発明が解決しようとする課題】

【0007】

本発明は上記のような状況に鑑みてなされたものであり、ＳＯＱ基板上のクラックを容易に検出可能な半導体装置の製造方法を提供することを目的とする。

【0008】

本発明の他の目的は、クラックの発生を容易に検出可能なＳＯＱ基板を提供することにある。

【課題を解決するための手段】

【0009】

上記の目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と；前記ＳＯＱ基板上に、半導体装置形成領域と前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲート及び当該大面積ゲートの近傍に形成されたコンタクトを有するクラック検査用のパターンとを形成する工程と；前記パターンを観察し、当該パターンにクラックが発生しているか否かを検査する第１の検査工程と；前記第１の検査工程の結果、前記パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程とを含むことを特徴とする。

【0010】

本発明の第１の態様に係るＳＯＱ基板は、半導体装置形成領域とクラック検査用のパターンとを有し、前記パターンは、前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲート及び当該大面積ゲートの近傍に形成されたコンタクトを有することを特徴とする。

【発明の効果】

【0011】

上記のような構成の本発明においては、ＳＯＱ基板上に形成された検査用のパターンを観察し、その結果当該パターン内にクラックが発生している場合には、半導体装置形成領域内にクラックが発生している可能性があると判断する。そして、半導体形成領域内のクラックを詳細に検査する。一方、検査パターン内にクラックが発生していない場合には、半導体形成領域内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

【発明を実施するための最良の形態】

【0012】

図１は、本発明の実施例に係るＳＯＱ基板１０の概略構造を示す平面図である。ＳＯＱ基板１０は、複数の半導体装置を形成するための半導体装置形成領域１２と、クラック検査用のパターン１１０を有する。本実施例においては、検査用パターン１１０を半導体装置形成領域１２の外側のウエハの４隅に配置している。検査用パターン１１０を半導体装置形成領域１２の外側に配置することにより、検査用パターン１１０内で発生したクラックが半導体装置形成領域１２に達してしまうことを回避できる。また、検査用パターン１１０をウエハの４隅に配置することにより、ウエハ全面に渡って、より正確にクラックの発生を検出することが可能となる。例えば、４カ所の検査用パターン１１０の１つにクラックが発生している場合には、そのパターン１１０に近い半導体装置から順にクラックの発生を検査することにより、クラック検出の作業効率が向上する。なお、検査用パターン１１０の数及び位置は適宜変更することが出来る。

【0013】

図２は、本発明の第１実施例に係る検査用パターンの構成を示す平面図である。本実施例においては、検査用パターン１１０は、半導体装置形成領域１２内よりもクラックが発生しやすい構造としている。具体的には、検査用パターン１１０は、半導体装置形成領域内に形成されるゲート（図示せず）よりも面積の大きな大面積ゲート１１２ａ，１１２ｂ及び当該大面積ゲート１１２ａ，１１２ｂの近傍に並列的に複数形成されたコンタクト１１４を有する構成となっている。

【0014】

本実施例においては、２つの大面積ゲート１１２ａ，１１２ｂによって一列のコンタクト１１４を挟む格好となっている。また、大面積ゲート１１２ａ，１１２ｂの周囲をコンタクト１１４によって囲むような格好となっている。ここで、大面積ゲート１１２ａ，１１２ｂの面積を各々、例えば、０．５ｍｍ２とし、コンタクト１１４の直径Ｄを約０．７ｕｍとし、隣接するコンタクト１１４同士の間隔ｄ０を０．５〜０．７ｕｍとし、大面積ゲート１１２ａ，１１２ｂとコンタクト１１４との間隔ｄ１を１．０ｕｍ以下とする。ここで、大面積ゲート１１２ａ，１１２ｂとコンタクト１１４との間隔ｄ１、隣接するコンタクト１１４同士の間隔ｄ０は、半導体装置形成領域１２に形成される回路素子よりも小さくする。

【0015】

石英基板上に発生するクラックは、パターンに依存し、特に複数のコンタクト１１４が並列している部分において発生しやすくなる。また、これらの複数コンタクト１１４は、大面積ゲート１１２ａ，１１２ｂに挟まれる事によって、更にマージンが低下し、クラックが発生しやすくなる。

【0016】

図３（Ａ）〜（Ｅ）は、図２に示す検査用パターンの製造工程の一部を示す断面図であり、図２のＡ−Ａ’方向の断面に相当する。まず、図３（Ａ）に示すように、石英基板１２０上にポリシリコン層１２２を形成する。次に、ポリシリコン層１２２に対するフォトリソグラフィ及びエッチングにより、図３（Ｂ）に示すように、を大面積ゲート１１２ａ，１１２ｂを成形する。

【0017】

次に、図３（Ｃ）に示すように、基板全体に中間絶縁膜１２４を形成する。その後、フォトリソグラフィ技術及びエッチングにより、図３（Ｄ）に示すように、中間絶縁膜１２４にコンタクトホール１２５を形成する。続いて、コンタクトホール１２５の内部にバリアメタル１２６及び埋込タングステン１２８を積層し、図３（Ｅ）に示すようなコンタクト１１４を形成する。

【0018】

上記のような構成の本実施例においては、ＳＯＱ基板１０上に形成された検査用のパターン１１０を観察し、その結果、当該パターン１１０内にクラックが発生している場合には、半導体装置形成領域１２内にクラックが発生している可能性があると判断する。そして、半導体形成領域１２内のクラックを詳細に検査する。一方、検査パターン１１０内にクラックが発生していない場合には、半導体形成領域１２内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

【0019】

図４は、本発明の第２実施例に係る検査用パターン２１０の構成を示す平面図である。本実施例においては、検査用パターン２１０は、半導体装置形成領域１２内よりもクラックが発生しやすい構造としている。具体的には、検査用パターン２１０は、半導体装置形成領域１２内に形成されるゲート（図示せず）よりも面積の大きな大面積ゲート２１２ａ，２１２ｂ及び当該大面積ゲート２１２ａ，２１２ｂの近傍に並列的に複数形成されたコンタクト２１４を有する構成となっている。

【0020】

本実施例においては、２つの大面積ゲート２１２ａ，２１２ｂによって一列のコンタクト２１４を挟む格好となっている。また、大面積ゲート２１２ａ，２１２ｂの周囲をコンタクト２１４によって囲むような格好となっている。ここで、大面積ゲート２１２ａ，２１２ｂの面積を各々、例えば、０．５ｍｍ２とし、コンタクト２１４の直径Ｄを約０．７ｕｍとし、隣接するコンタクト２１４同士の間隔ｄ０を０．５〜０．７ｕｍとし、大面積ゲート２１２ａ，２１２ｂとコンタクト２１４との間隔ｄ１を１．０ｕｍ以下とする。

【0021】

石英基板上に発生するクラックは、パターンに依存し、特に複数のコンタクト２１４が並列している部分において発生しやすくなる。また、これらの複数コンタクト２１４は、大面積ゲート２１２ａ，２１２ｂに挟まれる事によって、更にマージンが低下し、クラックが発生しやすくなる。本実施例においては、コンタクト２１４の延長線上に、クラックの広がりを阻止する４本のガード領域２１５を形成している。

【0022】

図５（Ａ）〜（Ｅ）は、図４に示す検査用パターンの製造工程の一部を示す断面図であり、図４のＢ−Ｂ’方向の断面に相当する。まず、図５（Ａ）に示すように、石英基板２２０上にポリシリコン層２２２を形成する。次に、ポリシリコン層２２２に対するフォトリソグラフィ及びエッチングにより、図５（Ｂ）に示すように、を大面積ゲート１１２ａ及びガード領域２１５を成形する。

【0023】

次に、図５（Ｃ）に示すように、基板全体に中間絶縁膜２２４を形成する。その後、フォトリソグラフィ技術及びエッチングにより、図５（Ｄ）に示すように、中間絶縁膜２２４にコンタクトホール２２５を形成する。続いて、コンタクトホール２２５の内部にバリアメタル２２６及び埋込タングステン２２８を積層し、図５（Ｅ）に示すようなコンタクト２１４を形成する。

【0024】

上記のような構成の本実施例においては、ＳＯＱ基板１０上に形成された検査用のパターン２１０を観察し、その結果、当該パターン２１０内にクラックが発生している場合には、半導体装置形成領域１２内にクラックが発生している可能性があると判断する。そして、半導体形成領域１２内のクラックを詳細に検査する。一方、検査パターン２１０内にクラックが発生していない場合には、半導体形成領域１２内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

【0025】

石英基板２２０上に発生するクラックは、一度発生すると、横方向（ウェハのＸＹ方向）に長く成長するが、ガード領域２１５によってその成長を抑制（阻止）することができる。これによって、実製品（半導体装置形成領域１２）へ、クラックが進入するのを防ぐことができる。また、ガード領域２１４によってクラックの横方向への広がりを抑制できるため、本実施例に係る検査用パターン２１０を製品有効チップ（半導体装置形成領域１２）内に配置する事が可能になる。

【0026】

本発明においては、図６に示すように、大面積ゲートとコンタクトとの間隔を１ｕｍ以下にすることにより、ＳＯＱ基板に発生する応力が大きくなり、クラックが発生し易くなる。このような現象は、コンタクト内のバリアメタルとしてＴｉ，ＴｉＮ何れの場合でも同様の傾向がある。

【0027】

以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

【図面の簡単な説明】

【0028】

【図1】図１は、本発明の実施例に係るＳＯＱ基板１０の概略構造を示す平面図である。

【図2】図２は、本発明の第１実施例に係る検査用パターンの構成を示す平面図である。

【図3】図３（Ａ）〜（Ｅ）は、図２に示す検査用パターンの製造工程の一部を示す断面図であり、図２のＡ−Ａ’方向の断面に相当する。

【図4】図４は、本発明の第２実施例に係る検査用パターンの構成を示す平面図である。

【図5】図５（Ａ）〜（Ｅ）は、図４に示す検査用パターンの製造工程の一部を示す断面図であり、図５のＢ−Ｂ’方向の断面に相当する。

【図6】図６は、本発明の効果を示すグラフである。

【符号の説明】

【0029】

１０：ＳＯＱ基板
１２：半導体装置形成領域
１１０、２１０：検査用パターン
１１２ａ，１１２ｂ，２１２ａ，２１２ｂ：大面積ゲート
１１４，２１４：コンタクト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】