特許第5700698号(P5700698)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5700698
(24)【登録日】2015年2月27日
(45)【発行日】2015年4月15日
(54)【発明の名称】デジタル・アナログ変換器
(51)【国際特許分類】
   H03M 1/74 20060101AFI20150326BHJP
【FI】
   H03M1/74
【請求項の数】29
【全頁数】32
(21)【出願番号】特願2012-101155(P2012-101155)
(22)【出願日】2012年4月26日
(65)【公開番号】特開2013-229795(P2013-229795A)
(43)【公開日】2013年11月7日
【審査請求日】2013年10月30日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100109380
【弁理士】
【氏名又は名称】小西 恵
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】中元 聖子
(72)【発明者】
【氏名】中西 純弥
【審査官】 角田 慎治
(56)【参考文献】
【文献】 特開2011−244236(JP,A)
【文献】 国際公開第2007/108102(WO,A1)
【文献】 特開2002−374169(JP,A)
【文献】 特開平02−188023(JP,A)
【文献】 特開平04−248713(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 1/00−1/88
(57)【特許請求の範囲】
【請求項1】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
該サンプリング容量素子部に接続された演算増幅部と、
前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、
前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、
前記複数の相補的MOSトランジスタは複数のスイッチグループのいずれかに属しており、前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なるオン抵抗を各々有し、
前記帰還スイッチ部全ての接続と前記サミングノードスイッチ部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて、前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項2】
前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なる閾値を各々有することを特徴とする請求項1に記載のデジタル・アナログ変換器。
【請求項3】
前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部とを備え、少なくとも前記第n高電圧レベルと前記第m低電圧レベルを調整できるようになっていることを特徴とする請求項1に記載のデジタル・アナログ変換器。
【請求項4】
前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする請求項1に記載のデジタル・アナログ変換器。
【請求項5】
前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする請求項4に記載のデジタル・アナログ変換器。
【請求項6】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記サンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチと、
前記複数のサンプリング容量素子の他方の端子と第1基準電圧源との接続及び切断を切り替える第2のスイッチと、
非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、
前記複数の第1のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第3のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第4のスイッチと、
前記複数の第1のスイッチと第2のスイッチと第3のスイッチ及び第4のスイッチを制御するためのクロックを発生するコントロールクロック発生器を備えており、
前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各スイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、
前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項7】
DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項6に記載のデジタル・アナログ変換器。
【請求項8】
前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項9】
記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項10】
前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項11】
全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項12】
記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項13】
前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項14】
前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項15】
記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項16】
前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループ同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項17】
前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
【請求項18】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第2のスイッチと、
演算増幅器と、
前記第1のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第3のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチと、
前記複数の第1のスイッチと前記第2のスイッチと前記第3のスイッチ及び前記複数の第4のスイッチとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記各第4のスイッチは複数のスイッチユニットで構成され、記スイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、
前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項19】
DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項18に記載のデジタル・アナログ変換器。
【請求項20】
前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項21】
記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項22】
前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項23】
全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項24】
記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項25】
前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項26】
前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項27】
記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項28】
前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【請求項29】
前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。
【背景技術】
【0002】
一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献1に開示されている。
【0003】
図1は、特許文献1に開示されているデジタル・アナログ変換器の回路構成図で、図2(a)乃至(d)は、図1に示したデジタル・アナログ変換器100におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号CK1のレベルの「H」または「L」を示し、横軸は時間を示している。図2(a)はスイッチ110に入力される制御クロック信号CK1の波形で、図2(b)はスイッチ120に入力される制御クロック信号CK2の波形で、図2(c)はスイッチ130に入力される制御クロック信号CK3の波形で、図2(d)はスイッチ140に入力される制御クロック信号CK4の波形を各々示している。図中符号11はコントロールクロック発生器、12は演算増幅器を示している。
【0004】
なお、第1のスイッチ110は、スイッチユニットi(i=1〜N)で構成され、第4のスイッチ140は、スイッチユニット14i(i=1〜N)で構成され、サンプリング容量素子150は、容量素子15i(i=1〜N)で構成されている。
CK1,CK2が“H”の期間にスイッチ110,120をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子150に充電する。次に、スイッチ110,120をオフした後、CK3,CK4が“H”の期間にスイッチ130,140をオンしてサンプリング容量素子150と積分容量素子160とを直列に接続し、並びに、サンプリング容量素子150と演算増幅器の出力端子Voutとを接続し、出力端子Voutの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、MOSトランジスタを有する構成が用いられる。
【0005】
つまり、スイッチ110,140に含まれるスイッチユニット、スイッチ120,130はいずれもコントロール信号が「H」のときオンになり、コントロール信号が「L」のときオフになる。また、スイッチ110,120がオンする期間が第1期間であり、スイッチ130,140がオンする期間を第2期間とする。
以上に説明したデジタル・アナログ変換器100は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器100は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
【0006】
図3は、図1に示した第4のスイッチの各スイッチユニット14i(i=1〜N)を構成するMOSトランジスタを示す図で、容量素子Csと出力端子Voutとを接続する帰還スイッチ140の各スイッチユニットを構成するMOSトランジスタを示している。
図3に示すように、帰還スイッチ140の各スイッチユニットは、P型MOSトランジスタ140P(Tr1)とN型MOSトランジスタ140N(Tr2)を有している。P型MOSトランジスタ140PとN型MOSトランジスタ140Nのソース端子又はドレイン端子は、演算増幅器12の出力端子に接続されている。
【0007】
PMOSのコントロール波形をCK−P、NMOSのコントロール波形をCK−Nとする。CK−Pが“L”レベル、CK−Nが“H”レベルとなることで帰還スイッチ140はON状態となる。一般的に、“L”レベルはグランドレベル、“H”レベルは電源電圧レベルとなっている。
スイッチ130,140がオン状態にあるときの抵抗値(オン抵抗)をRsw3,Rsw4とし、サンプリング容量素子150の総容量をCs,積分容量素子160の容量をCiとする。出力端子Voutは、Ci,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。しかし、スイッチ130のMOSトランジスタのオン抵抗Rsw3は出力端子Voutの電位に対して変化しないが、スイッチ140のMOSトランジスタのオン抵抗Rsw4についてはMOSのソース(又はドレイン)端子である出力端子Voutの電位に依存して変化することが知られている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平11−55121号公報(特許第3852721号)
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、上述した特許文献1に記載のように、容量素子Csと出力端子Voutとを接続するスイッチ140を構成するMOSトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
図4(a),(b)は、容量素子と出力端子Voutとを接続するスイッチを構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。図4(b)に示したグラフは、出力端子Voutの電圧が一定の振幅で変動している様子を示す図であり、図4(a)に示したグラフは、下段に示したグラフのように出力端子Voutの電圧が変動した際のオン抵抗値Rsw4の変化を示す図である。図4に示すように、Voutの電圧が変動すると、それに伴ってオン抵抗値Rsw4が大きく変化している。
【0010】
図5は、図4に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。図4に示すように、オン抵抗値が異なる“a”,“b”では、過渡特性が異なっている。このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。
【0011】
つまり、図5は、アナログ出力信号Voutと時間との関係を示した図である。縦軸はアナログ出力信号Voutを示し、横軸は時間を示している。図5中の曲線Laは、スイッチ140のオン抵抗値Rsw4が、図4(a)に示した点aで示される場合のアナログ出力信号Voutと時間との関係を示している。曲線Lbは、スイッチ140のオン抵抗値Rsw4が、図4(a)に示した点bで示される場合のアナログ出力信号VAoutと時間との関係を示している。
【0012】
図5に示した曲線La、曲線Lbから明らかなように、デジタル・アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線La、曲線Lbとの間に生じる長さdによって表される。また、アナログ出力信号Voutの過渡特性の相違は、デジタル・アナログ変換器の歪特性の劣化として表れる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
【課題を解決するための手段】
【0013】
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、該サンプリング容量素子部に接続された演算増幅部と、前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、前記複数の相補的MOSトランジスタは複数のスイッチグループのいずれかに属しており、前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なるオン抵抗を各々有し、前記帰還スイッチ部全ての接続と前記サミングノードスイッチ部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて、前記アナログ出力信号が変化することを特徴とする。(図6図11図17;実施例1乃至3)
また、請求項2に記載の発明は、請求項1に記載の発明において、前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なる閾値を各々有することを特徴とする。
【0014】
また、請求項3に記載の発明は、請求項1に記載の発明において、前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部とを備え、少なくとも前記第n高電圧レベルと前記第m低電圧レベルを調整できるようになっていることを特徴とする。
【0015】
また、請求項4に記載の発明は、請求項1に記載の発明において、前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする。
【0016】
また、請求項5に記載の発明は、請求項4に記載の発明において、前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする。
また、請求項6に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子(250)と、前記サンプリング容量素子(250)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチ(210)と、前記複数のサンプリング容量素子(250)の他方の端子と第1基準電圧源(Vr1)との接続及び切断を切り替える第2のスイッチ(220)と、非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、前記複数の第1のスイッチ(210)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子(250)の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記他方の端子と積分容量素子(260)の一方の端子との接続及び切断を切り替える第3のスイッチ(230)と、前記複数のサンプリング容量素子(250)の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)と積分容量素子(260)の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第4のスイッチ(240)と、前記複数の第1のスイッチ(210)と第2のスイッチ(220)と第3のスイッチ(230)及び第4のスイッチ(240)を制御するためのクロックを発生するコントロールクロック発生器(21)を備えており、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各第4のスイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とする。(図6;実施例1)
【0017】
また、請求項7に記載の発明は、請求項6に記載の発明において、DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする。
また、請求項8に記載の発明は、請求項7に記載の発明において、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする。
また、請求項9に記載の発明は、請求項7に記載の発明において、前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
【0018】
また、請求項10に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする。
また、請求項11に記載の発明は、請求項7に記載の発明において、全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
【0019】
また、請求項12に記載の発明は、請求項7に記載の発明において、前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
【0020】
また、請求項13に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする。
また、請求項14に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
【0021】
また、請求項15に記載の発明は、請求項7に記載の発明において、前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【0022】
また、請求項16に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループ同じ立ち上りエッジタイミングのクロックで制御することを特徴とする。
また、請求項17に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【0023】
また、請求項18に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子(Dia,Dib(i=1〜N))と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部(550a,550b)と、前記複数のサンプリング容量素子部(550a,550b)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチ(510a,510b)と、前記複数のサンプリング容量素子部(550a,550b)の他方の端子と基準電圧源(Vr1a,Vr1b)との接続及び切断を切り替える複数の第2のスイッチ(520a,520b)と、演算増幅器52と、前記第1のスイッチ(510a,510b)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部(550a,550b)の前記他方の端子と前記演算増幅器の反転入力端子(−)との接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)の前記他方の端子と積分容量素子(560a,560b)の一方の端子との接続及び切断を切り替える複数の第3のスイッチ(530a,530b)と、前記複数のサンプリング容量素子部(550a,550b)の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)と複数の積分容量素子(560a,560b)の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチ(540a,540b)と、前記複数の第1のスイッチ(510a,510b)と前記第2のスイッチ(520a,520b)と前記第3のスイッチ(530a,530b)及び前記第4のスイッチ(540a,540b)とを制御するためのクロックを発生するコントロールクロック発生器(51)とを備え、前記第4のスイッチは複数のスイッチユニットで構成され、前記スイッチユニット(54ia,54ib)は複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とする。(図20;実施例4)
【0024】
また、請求項19に記載の発明は、請求項18に記載の発明において、DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする。
また、請求項20に記載の発明は、請求項19に記載の発明において、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする。
また、請求項21に記載の発明は、請求項19に記載の発明において、前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
【0025】
また、請求項22に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする。
また、請求項23に記載の発明は、請求項19に記載の発明において、全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
【0026】
また、請求項24に記載の発明は、請求項19に記載の発明において、前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
【0027】
また、請求項25に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする。
また、請求項26に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
【0028】
また、請求項27に記載の発明は、請求項19に記載の発明において、前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【0029】
また、請求項28に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じ立ち上りエッジタイミングのクロックで制御することを特徴とする。
また、請求項29に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【発明の効果】
【0030】
本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【図面の簡単な説明】
【0031】
図1】特許文献1に開示されているデジタル・アナログ変換器の回路構成図である。
図2】(a)乃至(d)は、図1に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。
図3図1に示した第4のスイッチユニットを構成するMOSトランジスタを示す図である。
図4】(a),(b)は、容量素子と出力端子Voutとを接続するスイッチを構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。
図5図4に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。
図6】本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。
図7図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。
図8】デジタル・アナログ変換器におけるブロック構成を示す概略図である。
図9】(a),(b)は、図6に示されるデジタル・アナログ変換器に用いられる第4のスイッチのオン抵抗の変化をグラフに示した図である。
図10図6に示されるデジタル・アナログ変換器のアナログ出力信号の過渡特性のオン抵抗による変化をグラフに示した図である。
図11】本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。
図12図11に示されるデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。
図13図12に示した第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
図14】(a),(b)は、図13に示した制御クロック発生回路内の第1のレベル調整回路の一例を示す概略回路図である。
図15】(a),(b)は、図13に示した制御クロック発生回路内の第2のレベル調整回路の一例を示す概略回路図である。
図16】(a),(b)は、図13に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
図17】本発明に係るデジタル・アナログ変換器の実施例3を説明するための回路構成図である。
図18図17に示される第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
図19】(a),(b)は、図18に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
図20】本発明に係るデジタル・アナログ変換器の実施例4を説明するための回路構成図である。
【発明を実施するための形態】
【0032】
以下、図面を参照して本発明の実施の形態について説明する。
【実施例1】
【0033】
図6は、本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。図中符号21はコントロールクロック発生器、22は演算増幅器を示している。なお、第1のスイッチ210は、スイッチユニット21i(i=1〜N)で構成され、第4のスイッチ240は、スイッチユニット24i(i=1〜N)で構成され、サンプリング容量素子250は、容量素子25i(i=1〜N)で構成されている。
【0034】
本発明に係るデジタル・アナログ変換器200は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子25iは、複数の入力端子に対応して設けられたものである。
【0035】
また、第1のスイッチ210を構成する複数のスイッチユニット21iは、複数のサンプリング容量素子25iの一方の端子と対応する複数の入力端子との接続及び切断を切り替えるものである。
また、第2のスイッチ220は、複数のサンプリング容量素子250の他方の端子と第1基準電圧源Vr1との接続及び切断を切り替えるものである。また、演算増幅器22は、非反転入力端子に第2基準電圧源の第2基準電圧が印加されるものである。
【0036】
また、第3のスイッチ230は、第1のスイッチ210の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子25iの他方の端子と演算増幅器の反転入力端子との接続及び切断、並びに複数のサンプリング容量素子25iの他方の端子と積分容量素子260の一方の端子との接続及び切断を切り替えるものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは、複数のサンプリング容量素子25iの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子25iの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子25iと積分容量素子260の他方の端子との接続及び切断を切り替えるものである。
【0037】
また、コントロールクロック発生器21は、第1のスイッチ210と第2のスイッチ220と第3のスイッチ230及び第4のスイッチ240を制御するためのクロックを発生するものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは相補的MOSトランジスタで構成されるものである。
【0038】
また、図6には示していないDWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっている。
また、複数の第4のスイッチユニット24iは複数のスイッチグループ240_l(l=1〜O)のいずれかに属している。第4のスイッチユニット24iを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成する。
【0039】
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪を抑制することのできるデジタル・アナログ変換器を実現することができる。
つまり、図6に示したように、本実施例1のデジタル・アナログ変換器200は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル入力信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子Di(i=1〜N)と、複数の入力端子Diに対応して設けられた複数のサンプリング容量素子25i(i=1〜N)を備えている。サンプリング容量素子25iは、対応する入力端子Diから入力されるビット信号の信号レベル(電圧Vref+またはVref−)に応じて第1基準電圧Vr1まで充電される。複数のビット信号がそれぞれ入力される複数の入力端子Diに対応する複数のサンプリング容量素子25iの一方の端子との間には、接続及び切断を切り替える複数の第1のスイッチユニット21i(i=1〜N)が、また、第1基準電圧源Vr1とサンプリング容量素子Csiの他方の端子との間には、接続及び切断を切り替える第2のスイッチ220が設けられており、各スイッチはMOSトランジスタにより構成されている。
【0040】
また、サンプリング用容量素子25i(i=1〜N)は、すべて同一の容量(Cs1=Cs2=・・・CsN)を有するようにしてもよい。また、サンプリング用容量素子251,252,・・・25Nの容量比がバイナリ比(2i−1倍)となるように、その容量をCsi=2i−1Cs(i−1)としてもよい。複数のサンプリング用容量素子25i(i=1〜N)にはスイッチ230とスイッチ220とが接続されていて、スイッチ220は複数のサンプリング用容量素子25iと電源とを離接していて、電源は複数のサンプリング用容量素子25iに基準電圧Vr1を印加する。
【0041】
また、デジタル・アナログ変換器200は、演算増幅器22を備えている。スイッチ230は演算増幅器22の反転入力端子と複数のサンプリング用容量素子25iとを電気的に離接する。反転入力端子に接続されているスイッチ230をサミングノードスイッチともいう。
演算増幅器22の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Vr2が印加される。演算増幅器22の出力端子は、デジタル・アナログ変換器200の出力端子に接続されていて、アナログ出力信号Voutを出力する。なお、基準電圧Vr1と基準電圧Vr2とは同じ値であってもよい。
【0042】
演算増幅器22の出力端子と反転入力端子との間には積分用容量素子260が設けられている。演算増幅器22の出力端子は、さらに、複数のスイッチユニット21i(i=1〜N)と複数のサンプリング用容量素子25iとの間に接続されていて、演算増幅器22の出力端子は、さらに、複数のスイッチユニット21iと複数のサンプリング用容量素子25iとの間には複数のスイッチユニット24i(i=1〜N)が設けられている。
【0043】
つまり、デジタル・アナログ変換器200は、サンプリング容量素子250の一方の端子と演算増幅器の出力端子との間に設けられた第4のスイッチ240、及びサンプリング容量素子250の他方の端子と演算増幅器の反転入力端子との間に設けられた第3のスイッチ230を含んでいる。
また、演算増幅器22の出力端子からアナログ出力信号Voutを複数のスイッチユニット21iと複数のサンプリング用容量素子25iとの間まで戻す複数のスイッチユニット24iを帰還スイッチともいう。
【0044】
以上のような構成において、スイッチは、全てMOSトランジスタを使って構成されるものとする。スイッチユニット21i(i=1〜N)をスイッチ210とする。また、スイッチユニット24i(i=1〜N)をスイッチ240とする。さらに、サンプリング用容量素子25i(i=1〜N)をサンプリング用容量素子250とする。
スイッチ210,240、スイッチ220,230は、コントロールクロック発生器21によって生成される制御クロック信号CK1乃至CK4によってオン、オフする。この際、スイッチ210に含まれるスイッチユニット21i(i=1〜N)は同時にオン、オフする。スイッチ240に含まれるスイッチユニット24i(i=1〜N)は同時にオン、オフし、スイッチ240がオンしたときのオン抵抗値Rsw4は、複数のスイッチユニット24i(i=1〜N)の各オン抵抗値を合成したものである。また、スイッチ230のオン抵抗値をRsw3とする。
【0045】
また、デジタル入力信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子Di(i=1〜N)、複数のサンプリング容量素子25i(i=1〜N)、第1のスイッチユニット21i(i=1〜N)及び第4のスイッチユニット24i(i=1〜N)はそれぞれ同じ数(N)ずつ備えている。
図7は、図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。図7は、このMOSトランジスタのゲートコントロールクロック“CK_P”と“CK_N”を発生する制御クロック発生である。
【0046】
次に、具体的に動作を説明する。第1のスイッチ210及び第2のスイッチ220が接続することにより、入力端子Diから入力されるビット信号の信号レベルに応じてサンプリング容量素子250が第1準電圧源Vr1まで充電される(第1期間)。次に、第1のスイッチ210及び第2のスイッチ220が切断され、かつ、第3のスイッチ230及び第4のスイッチ240が接続することにより、サンプリング容量素子250の充電電圧に基づいてアナログ出力信号Voutが変化する(第2期間)。第1期間と第2期間とは周期的に交互に行われる。
【0047】
第2期間において、第3のスイッチ230、第4スイッチ240、サンプリング容量素子250及び積分容量素子260は直列に接続され、閉ループを形成している。第3のスイッチ230を構成するMOSトランジスタのオン抵抗をRsw3及び第4のスイッチ240を構成する全てのMOSトランジスタの合成オン抵抗をRsw4、サンプリング容量250の総容量をCs、積分容量260の容量をCiとすると、閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)となり、アナログ出力信号Voutはこの閉ループの時定数に依存した過渡特性を示す。
【0048】
ここで、第3のスイッチ230を構成するMOSトランジスタのオン抵抗Rsw3についてより詳しく説明する。本実施例の第2期間において、第3のスイッチ230を構成するMOSトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。
一方の第4のスイッチ240を構成する全てのMOSトランジスタの合成オン抵抗Rsw4について詳しく説明する。第4のスイッチ240は、N個のスイッチユニット24i(i=1〜N)から成り、各スイッチユニットは、PMOSトランジスタとNMOSトランジスタとで構成される。これらのMOSトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がMOSトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性(オン抵抗値の電圧依存性)を有している。したがって、本実施例の第2期間において、第4のスイッチ240が接続された状態では、各スイッチユニット24iを構成するMOSトランジスタのソース端子及びドレイン端子がアナログ出力信号Voutの電位となるため、オン抵抗値がアナログ出力信号Voutの電位に依存して変化する。
【0049】
閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)であり、Rsw4がアナログ出力信号Voutの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Voutの過渡特性はVoutの電位に依存して変化し、歪の発生につながる。
ここで、本構成では第4のスイッチの各ユニットが複数のスイッチグループのいずれかに属しており、各スイッチユニット24iをいくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成している。第4のスイッチの各ユニット24iが複数のスイッチグループ240_l(l=1〜O)に属しており、いくつかのスイッチグループごとに異なるM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、いくつかのスイッチグループごとに異なるL通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施例の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSS及びNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各スイッチグループのオン抵抗は、各スイッチユニットを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j、および、VDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【0050】
第4のスイッチユニット24iが属するスイッチグループは、スイッチグループ240_1にスイッチユニット241,242が属し、スイッチユニット240_2にスイッチユニット243,244が属し、というように、属するスイッチグループを順次割り当てても良いし、スイッチグループ240_1にスイッチユニット241,・・・を割り当て、スイッチグループ240_2にスイッチユニット242,・・・を割り当て、スイッチグループ240_3にスイッチユニット243,・・・を割り当て、というように、いくつか置きに属するスイッチグループを割り当てても良いし、ランダムに割り当てても良い。
【0051】
図8は、本発明に係るデジタル・アナログ変換器200を含むデジタル・アナログ変換システムにおけるブロック構成の一例を示す概略図である。一般的にマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、図8に示すようにDWA(data weighted averaging;データ重み付けの平均化)回路24を有しており、各ユニットをローテーションして使用する構成となっている。図8に示すデルタシグマ(ΔΣ)回路23には、デジタル入力信号を構成する複数のビット信号が入力され、デルタシグマ変調を行う。
DWA回路24は、デルタシグマ変調を行った後の複数のビット信号が入力され、それら複数のビット信号がローテーションされ出力される。ローテーションされて出力された複数のビット信号に応じた信号(DNi(i=1〜N))が、図6の複数の入力端子にそれぞれ入力され、デジタル・アナログ変換器200を介してデジタル・アナログ変換される。
【0052】
本発明では、第4のスイッチ240の各スイッチユニット240i(1〜N)をグループごとに閾値電圧の異なるMOSトランジスタで構成しており、DWA回路24によって全てのスイッチユニットをローテーションして使用されることと等価になる。そのため、第4のスイッチのオン抵抗Rsw4は、全てのグループのオン抵抗が平均化された特性を有する。本発明においては、MもしくはLの少なくとも一方は複数であることから、Rsw4は、急激にオン抵抗値が高くなる特性を示す点を少なくとも3つ以上有することとなり、その結果、オン抵抗の変動幅が小さく抑制される。
【0053】
PMOSトランジスタのスイッチグループの数M及びNMOSトランジスタのスイッチグループの数Lについては、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数Oは、O≧MかつO≧Lを満たす任意の自然数にしてよい。 図9(a),(b)は、図6に示されるデジタル・アナログ変換器に用いられる第4のスイッチのオン抵抗の変化をグラフに示した図である。一例として第4のスイッチユニットが2つのスイッチグループに属しており、M=2、L=2とした場合で説明する。
【0054】
図9(a),(b)は、オン抵抗のグラフを示しており、図9中の(1)は、第4のスイッチの全ユニット24i(i=1〜N)を閾値電圧Vth_P_1のPMOSトランジスタと閾値電圧Vth_N_1のNMOSトランジスタで構成した場合のオン抵抗を示したグラフであり、図9中の(2)は、第4のスイッチの全ユニットi(i=1〜N)を閾値電圧Vth_P_2のPMOSトランジスタと閾値電圧Vth_N_2のNMOSトランジスタで構成した場合のオン抵抗を示したグラフである。本例のように第4のスイッチユニットが2つのスイッチグループに属し、第1のスイッチグループに属するスイッチユニットを閾値電圧Vth_P_1のPMOSトランジスタ、および閾値電圧Vth_N_1のNMOSトランジスタで構成し、第2のスイッチグループに属するスイッチユニットを閾値電圧Vth_P_2のPMOSトランジスタ、および閾値電圧Vth_N_2のNMOSトランジスタで構成した場合、オン抵抗は、図9中の(1)と図9中の(2)とを平均化した、図9中の(3)に示す特性となる。ここで、図9中の(1)と図9中の(2)とでは、オン抵抗が急激に高くなる点が異なるため、この2つのグラフを平均化して得られる図9中の(3)のグラフではオン抵抗が急激に高くなる点が4点となり、図9中の(1)と図9中の(2)よりも最大値は低く、最小値は高くなり、変動幅は抑制される。
【0055】
このように、第4のスイッチユニットが複数のスイッチグループ240_l(l=1〜O)のいずれかに属しており、各スイッチユニット24i(i=1〜N)をいくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成することにより、オン抵抗Rsw4の特性が平均化されて変動幅を小さく抑制することができる。これにより、図10に示すようにアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0056】
閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【0057】
図10は、図9に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。これにより、図10に示すように、アナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
つまり、図10に示した曲線La、曲線Lbから明らかなように、曲線La、曲線Lbとの間に生じる長さd1は、図5に示したデジタル・アナログ変換器100の曲線La、曲線Lbとの間に生じる長さdよりも短くなっている。したがって、本実施例は、オン抵抗値Rsw4の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
【0058】
また、本実施例において、演算増幅器22の出力端子と反転入力端子との間に積分用容量素子260を設けないこととしてもよい。その場合、サミングノードスイッチ230を抵抗に置き換えてもよい。
このように、本実施例によれば、第1のスイッチ210及び第2のスイッチ220の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第1のスイッチ210及び第2のスイッチ220が切断され、第3のスイッチ230及び第4のスイッチ240が接続されると、サンプリング容量素子250と積分容量素子260と演算増幅器との間の電気経路が形成され、全サンプリング容量素子250の充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。このとき、第3のスイッチ230のオン抵抗をRsw3、第4のスイッチの全ユニット24i(i=1〜N)の合成オン抵抗をRsw4とすると、アナログ出力信号は積分容量素子260の容量Ci、サンプリング容量素子250の総容量Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。
【0059】
ここで、本構成のようなマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、一般的に、図8に示すように、DWA回路24を有しており、各スイッチユニットをローテーションして使用する構成となっている。本構成では、第4のスイッチユニットが複数のスイッチグループのいずれかに属しており、各スイッチユニットを構成するMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vthを有しており、DWA回路24の動作によって全スイッチグループのスイッチユニットをローテーションして使用するため、第4のスイッチのオン抵抗Rsw4は各スイッチグループのオン抵抗を平均化した特性を有する。こうすることで、アナログ出力信号Voutのレベルに対してRsw4が変化する変動幅が小さくなるよう調整することができ、歪の発生を抑制することができる。
【0060】
第4のスイッチユニット24iを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することとしてもよい。あるいは、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することとしてもよい。あるいは、全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することとしてもよい。
これにより、簡単な構成でデジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例2】
【0061】
図11は、本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。図12は、図11に示されるデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。図中符号31はコントロールクロック発生器、32は演算増幅器を示している。
図11に示されるように、本実施例におけるデジタル・アナログ変換器が、上述した実施例1と異なる点は、第4のスイッチ340がスイッチ34i(1〜N)とされ、その各スイッチグループが340_l(l=1〜O)とされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器がコントロールクロック発生器31とされ、複数のスイッチグループのいずれかに属する第4のスイッチをそれぞれのスイッチグループごとに制御するようクロックを複数備えていることである。
【0062】
具体的には、第4のスイッチユニット34iが複数のスイッチグループ340_l(l=1〜O)のいずれかに属しており、各スイッチユニット34iのPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、各スイッチユニット34iのNMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのロックCK−N_k(k=1〜L)で制御する。第4のスイッチ340がオンとなる本実施形態の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k (k=1〜L)を有している。なお、図11はO=M=Lとした場合の一例を示している。
【0063】
PMOSトランジスタのゲート端子を制御するクロックの数(M)及びNMOSトランジスタのゲート端子を制御するクロックの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数OはO≧MかつO≧Lを満たす任意の自然数としてよい。また、各スイッチグループのスイッチユニットを構成するMOSトランジスタについては、スイッチグループごとに閾値電圧の異なるMOSトランジスタで構成してもよいし、閾値電圧の同じMOSトランジスタで構成してもよい。
【0064】
図13は、図12に示した第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。本実施例の第2期間において、第4のスイッチ340の各ユニット34iを構成する各PMOSトランジスタ及び各NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるレベルで制御するための回路の一例を示す。クロックCK−P_j(j=1〜M)の生成部には、それぞれ異なる“L”レベルVG_P_j(j=1〜M)を出力するための第1のレベル調整回路(LVLSFT1_j(j=1〜M))33aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ異なる“H”レベルVG_N_k(k=1〜L)を出力するための第2のレベル調整回路(LVLSFT2_k(k=1〜L))32bを備えている。
【0065】
図14(a),(b)は、図13に示した制御クロック発生回路内の第1のレベル調整回路の一例を示す概略回路図で、第1のレベル調整回路の各LVLSFT1_jの一例を示す。図13に示すCK4’とは、本実施例の第2期間において“H”レベルとなるクロックであり、図14に示すレベル調整回路LVLSFT1_jには、CK4’を反転したクロックCK4N’が入力される。レベル調整回路LVLSFT1_jは、入力CK4N’と接続される容量素子CP_j、容量素子CP_jの他方の端子CKP’_jと第3の基準電圧Vr3_jとの接続及び切断を切り替えるスイッチ、容量素子CP_jの他方の端子CKP’_jと出力端CK−P_jとの接続及び切断を切り替えるスイッチ、出力端CK−P_jと電源電圧VDDとの接続及び切断を切り替えるスイッチを備えている。第3の基準電圧Vr3_jのレベルは、各LVLSFT1_jごとに異なる任意の電圧とする。
【0066】
図14(a),(b)は、図13に示した制御クロック発生回路内の第1のレベル調整回路の一例を示す概略回路図である。図14(a)に本実施例の第2期間以外のCK4’が“L”となる期間の状態を示す。このとき、入力CK4N’は“H”レベル、すなわち、電源電圧VDDのレベルとなる。この間、容量素子CP_jの前記他方の端子CKP’_jと第3の基準電圧Vr3_jとが接続され、容量素子CP_jの両端にはVDD−Vr3_jの電位差が生じる。また、出力端CK−P_jは、容量素子CP_jの前記他方の端子CKP’_jとは切断されて電源電圧VDDと接続されており、VDDのレベルを出力する。
【0067】
次に、図14(b)に本実施例の第2期間のCK4’が“H”となる期間の状態を示す。このとき、入力CK4N’は“L”レベル、すなわち、グランドVSSのレベルとなる。このとき、容量素子CP_jの他方の端子CKP’_jと第3の基準電圧Vr3_j、および、出力端CK−P_jと電源電圧VDDとは切断され、容量素子CP_jの他方の端子CKP’_jと出力端CK−P_jとが接続される。ここで、容量素子CP_jの電荷は理想的には保持されるため、CKP’_jはVSS−(VDD−Vr3_j)のレベルとなり、CKP’_jと接続された出力端CK−P_jはVSS−(VDD−Vr3_j)のレベルを出力する。したがって、第3の基準電圧Vr3_jのレベルは各LVLSFT1_jごとに異なるため、各クロックCK−P_jは異なる“L”レベルを出力する。
【0068】
図16(a),(b)は、図13に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。図16(a)に第1のレベル調整回路33aの出力波形を示す。このように、第1のレベル調整回路33aは、第4のスイッチの各スイッチグループ340_l(l=1〜O)に属する各スイッチユニットを構成するPMOSトランジスタのゲート端子を制御するM通りのクロックCK−P_jの“H”レベルを電源電圧VDDのレベルで出力し、“L”レベルを複数の異なるレベルで出力する機能を有している。なお、図13及び図14は、第1のレベル調整回路の一例であり、同様の機能を有する他の回路で第1のレベル調整回路を構成することとしてもよい。
【0069】
図15(a),(b)は、図13に示した制御クロック発生回路内の第2のレベル調整回路の一例を示す概略回路図で、第2のレベル調整回路の各LVLSFT2_kの一例を示す。図15に示すレベル調整回路LVLSFT2_kには、本実施例の第2期間において“H”レベルとなるクロックCK4’が入力される。レベル調整回路LVLSFT2_kは、入力CK4’と接続される容量素子CN_k、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_kとの接続及び切断を切り替えるスイッチ、容量素子CPの他方の端子CKN’_kと出力端CK−N_kとの接続及び切断を切り替えるスイッチ、出力端CK−N_kとグランドVSSとの接続及び切断を切り替えるスイッチを備えている。第4の基準電圧Vr4_kのレベルは、各LVLSFT2_kごとに異なる任意の電圧とする。
【0070】
図15(a)に本実施例の第2期間以外のCK4’が“L”となる期間の状態を示す。このとき、入力CK4’はグランドVSSのレベルとなる。この間、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_kとが接続され、容量素子CN_kの両端にはVr4_k−VSSの電位差が生じる。また、出力端CK−N_kは、容量素子CN_kの他方の端子CKN’_kとは切断されてグランドVSSと接続されており、VSSのレベルを出力する。
【0071】
次に、図15(b)に本実施例の第2期間のCK4’が“H”となる期間の状態を示す。このとき、入力は電源電圧VDDのレベルとなる。このとき、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_k及び出力端CK−N_kとグランドVSSとは切断され、容量素子CN_kの他方の端子CKN’_kと出力端CK−N_kとが接続される。ここで、容量素子CN_kの電荷は理想的には保持されるため、CKN’_kはVDD+(Vr4_k−VSS)のレベルとなり、CKN’_kと接続された出力端CK−Nは、VDD+(Vr4_k−VSS)のレベルを出力する。したがって、第4の基準電圧Vr4_jのレベルは、各LVLSFT2_kごとに異なるため、各クロックCK−N_kは異なる“H”レベルを出力する。
【0072】
図16(b)に第1のレベル調整回路33aの出力波形を示す。このように、第2のレベル調整回路33bは、第4のスイッチ340の各スイッチグループ340_l(l=1〜O)に属する各スイッチユニットを構成するNMOSトランジスタのゲート端子を制御するL通りのクロックCK−N_kの“L”レベルをグランドVSSのレベルで出力し、“H”レベルを複数の異なるレベルで出力する機能を有している。なお、図13及び図15は、第2のレベル調整回路の一例であり、同様の機能を有する他の回路で第2のレベル調整回路を構成することとしてもよい。
【0073】
本実施例にて、第4のスイッチユニット34iを全て単一の閾値電圧Vth_Pを有するPMOSトランジスタと、単一の閾値電圧Vth_Nを有するNMOSトランジスタで構成した場合を例に、第4のスイッチ340の合成オン抵抗Rsw4について説明する。第4のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Voutの電位がVG_P_j−Vth_P及びVG_N_k−Vth_Nに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例1にて説明したように、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにDWA回路を備え、各ユニットをローテーションして使用されることと等価になる構成となっているため、第4のスイッチ340のオン抵抗Rsw4は各スイッチグループのオン抵抗を平均化した特性となる。
【0074】
ここで、本実施例においては、VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数であるため、オン抵抗Rsw4は抵抗値が急激に高くなる点を3つ以上有することとなり、実施例1にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、図10に示すようにアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0075】
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例3】
【0076】
図17は、本発明に係るデジタル・アナログ変換器の実施例3を説明するための回路構成図である。図中符号41はコントロールクロック発生器、42は演算増幅器を示している。
図16に示されるように、本実施例3におけるデジタル・アナログ変換器400が実施例2と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器41を設けた点である。
【0077】
具体的には、第4のスイッチユニット44i(i=1〜N)が複数のスイッチグループ440_l(l=1〜O)のいずれかに属しており、各スイッチユニット44iのPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は、立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は、立ち上がりエッジのタイミングがそれぞれ異なっている。なお、図17はO=M=Lの場合の一例を示したものである。
【0078】
PMOSトランジスタのゲート端子を制御するクロックの数(M)及びNMOSトランジスタのゲート端子を制御するクロックの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数はO≧MかつO≧Lを満たす任意の自然数としてよい。また、各スイッチグループに属するスイッチユニットを構成するMOSトランジスタについては、いくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成してもよいし、閾値電圧の同じMOSトランジスタで構成してもよい。
【0079】
図18は、図17に示される第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路の一例を示す。
【0080】
クロックCK−P_j(j=1〜M)の生成部には、それぞれ遅延量の異なる第1の遅延回路(Delay_P_j(j=1〜M))43aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ遅延量の異なる第2の遅延回路(Delay_N_k(k=1〜L))43bを備えている。
図19(a),(b)は、図18に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。図19(a)は、本実施例の第2期間におけるアナログ出力波形をグラフに示した図であり、図19(b)は、図18に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図19に示すように、本実施例の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440のオン抵抗Rsw4がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【0081】
本実施例にて、第4のスイッチユニット44i(i=1〜N)を単一の閾値電圧Vth_Pを有するPMOSトランジスタと、単一の閾値電圧Vth_Nを有するNMOSトランジスタで構成した場合を例に、図19に示すアナログ出力波形が大きく変化する初動時の時刻(a)における第4のスイッチ440の合成オン抵抗Rsw4について説明する。時刻(a)におけるCK−P_jの電位をVG_P_j、CK−N_kの電位をVG_N_kとすると、第4のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Voutの電位がVG_P_j−Vth_P及びVG_N_k−Vth_Nに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例1にて説明した通り、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにDWA回路を備え、各スイッチユニットをローテーションして使用されることと等価になる構成となっているため、第4のスイッチ440のオン抵抗Rsw4は各スイッチグループのオン抵抗を平均化した特性となる。
【0082】
ここで、本実施例においては、VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数であるため、オン抵抗Rsw4は抵抗値が急激に高くなる点を3つ以上有することとなり、実施例1にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、図10に示すように初動時におけるアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0083】
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路については、図18に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例4】
【0084】
図20は、本発明に係るデジタル・アナログ変換器の実施例4を説明するための回路構成図である。図中符号51はコントロールクロック発生器、52は演算増幅器を示している。図20に示されるように、本実施例4におけるデジタル・アナログ変換器が、上述した実施例1と異なる点は、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例1と同様の充電電圧が入力されるように構成されることである。
【0085】
具体的には、差動演算増幅器の反転入力端子には、第1実施形態と同様の構成(図20において各符号に“a”を付加して表示する)により、デジタル入力信号を構成するビット信号に応じた信号Diaに応じてサンプリング容量素子Csiaの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも第1実施形態と同様の構成(図20において各符号に“b”を付加して表示する)により、前記デジタル入力信号を反転したビット信号に応じた信号Dibに応じてサンプリング容量素子Csibの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
【0086】
本発明に係るデジタル・アナログ変換器500(500a,500b)は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
入力端子(Dia,Dib(i=1〜N))は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、複数のサンプリング容量素子55ia,55ib(i=1〜N)は、複数の前記複数の入力端子に対応して設けられている。
【0087】
第1のスイッチ510a,510bを構成する複数のスイッチユニット51ia,51ib(i=1〜N)は、複数のサンプリング容量素子部55ia,55ibの一方の端子と対応する複数の入力端子との接続及び切断を切り替えるものである。
また、第2のスイッチ520a,520bは、複数のサンプリング容量素子部55ia,55ibの他方の端子と基準電圧源Vr1a,Vr1bとの接続及び切断を切り替えるものである。
【0088】
また、第3のスイッチ530a,530bは、第1のスイッチ510a,510bの切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子55ia,55ibの他方の端子と演算増幅器の反転入力端子(−)との接続及び切断並びに複数のサンプリング容量素子55ia,55ibの他方の端子と積分容量素子560a,560bの一方の端子との接続及び切断を切り替えるものである。
【0089】
また、第4のスイッチ540a,540bを構成する複数のスイッチユニット54ia,54ib(i=1〜N)は、複数のサンプリング容量素子55ia,55ibの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子55ia,55ibの一方の端子と演算増幅器の出力端子との接続及び切断並びに複数のサンプリング容量素子55ia,55ibと積分容量素子560a,560bの他方の端子との接続及び切断を切り替えるものである。
【0090】
また、コントロールクロック発生器51は、第1のスイッチ510a,510bと第2のスイッチ520a,520bと第3のスイッチ530a,530b及び第4のスイッチ540a,540bとを制御するためのクロックを発生するものである。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
【0091】
ここで、本構成では第4のスイッチ540a,540bの各スイッチユニット54ia,54ibが複数のスイッチグループ540a_l,540b_l(l=1〜O)に属しており、各スイッチユニットをいくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成している。第4のスイッチユニットが複数のスイッチグループに属し、各スイッチユニットがいくつかのスイッチグループごとに異なるM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、いくつかのスイッチグループごとに異なるL通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施例の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSSおよびNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各スイッチグループのオン抵抗は、スイッチを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j、および、VDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【0092】
本構成のようなマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、一般的にDWA回路を有しており、各スイッチユニットをローテーションして使用する構成となっている。本発明では、第4のスイッチの各ユニット54ia,54ib(i=1〜N)をスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成しており、DWA回路によって全てのスイッチユニットをローテーションして使用されることと等価になる。そのため、第4のスイッチのオン抵抗Rsw4は全てのスイッチグループのオン抵抗が平均化された特性を有する。本発明においてはMもしくはLの少なくとも一方は複数であることから、Rsw4は急激にオン抵抗値が高くなる特性を示す点VSS−Vth_P_j、および、VDD−Vth_N_kを少なくとも3つ以上有することとなり、その結果オン抵抗の変動幅が小さく抑制される。これにより、アナログ信号出力のオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0093】
また、PMOSトランジスタのスイッチグループの数M及びNMOSトランジスタのスイッチグループの数Lについては、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数はO≧MかつO≧Lを満たす任意の自然数としてよい。
また、閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
【0094】
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例5】
【0095】
本発明に係るデジタル・アナログ変換器の実施例5は、実施例2の改良で、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例2と同様の充電電圧が入力されるように構成されることである。
具体的には、差動演算増幅器の反転入力端子には、実施例2と同様の構成により、デジタル入力信号を構成するビット信号に応じた信号Diaに応じてサンプリング容量素子350aの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも実施例2と同様の構成により、前記デジタル入力信号を反転したビット信号に応じた信号Dibに応じてサンプリング容量素子350bの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
【0096】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例5において、第4のスイッチユニット34ia,34ib(i=1〜N)は複数のスイッチグループ340a_l,340b_l(l=1〜O)のいずれかに属しており、各スイッチユニットを構成するPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのクロックCK−N_k(k=1〜L)で制御する。第4のスイッチ340a,340bがオンとなる本実施例5の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
【0097】
PMOSトランジスタのゲート端子を制御するクロックの数(M)及びNMOSトランジスタのゲート端子を制御するクロックの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数OはO≧MかつO≧Lを満たす任意の自然数としてよい。また、各スイッチグループに属する各スイッチを構成するMOSトランジスタについては、いくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成してもよいし、閾値電圧の同じMOSトランジスタで構成してもよい。
【0098】
上述した図13は、本実施例5の第2期間において、第4のスイッチの各スイッチユニット34ia,34ibを構成する各PMOSトランジスタ及び各NMOSトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す図である。クロックCK−P_j(j=1〜M)の生成部には、それぞれ異なる“L”レベルVG_P_j(j=1〜M)を出力するための第1のレベル調整回路(LVLSFT1_j(j=1〜M))33aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ異なる“H”レベルVG_N_k(k=1〜L)を出力するための第2のレベル調整回路(LVLSFT2_k(k=1〜L))33bを備えている。
【0099】
図16(a)に第1のレベル調整回路の出力波形を示す。このように、第1のレベル調整回路は、第4のスイッチの各スイッチグループ340_j(j=1〜M)に属する各スイッチユニット34ia,34ibを構成するPMOSトランジスタのゲート端子を制御するクロックCK−P_jの“H”レベルを電源電圧VDDのレベルで出力し、“L”レベルを複数の異なるレベルで出力する機能を有している。なお、第1のレベル調整回路は、図13及び図14に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路で第1のレベル調整回路を構成することとしてもよい。
【0100】
図16(b)に第2のレベル調整回路の出力波形を示す。このように、第2のレベル調整回路は、第4のスイッチの各スイッチグループ340_j(j=1〜M)に属する各スイッチユニット34ia,34ibを構成するNMOSトランジスタのゲート端子を制御するクロックCK−N_kの“L”レベルをグランドVSSのレベルで出力し、“H”レベルを複数の異なるレベルで出力する機能を有している。なお、第2のレベル調整回路は、図13及び図15に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路で第1のレベル調整回路を構成することとしてもよい。
【0101】
本実施例のようなマルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにDWA回路を備え、各スイッチユニットをローテーションして使用されることと等価になる構成となっているため、第4のスイッチのオン抵抗Rsw4は、各スイッチグループのオン抵抗を平均化した特性となる。ここで、本実施例においては、クロックレベルVG_P_jあるいはクロックレベルVG_N_kの少なくともどちらか片方は複数であることから、オン抵抗Rsw4が急激に高くなる点を3つ以上有することとなり、実施例2にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、アナログ信号出力のオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0102】
このように、本実施例5は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例6】
【0103】
本発明に係るデジタル・アナログ変換器の実施例6は、実施例3の改良で、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例3と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器の反転入力端子には、実施例3と同様の構成により、デジタル入力信号を構成するビット信号に応じた信号Diaに応じてサンプリング容量素子450aの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも第3実施形態と同様の構成により、前記デジタル入力信号を反転したビット信号に応じた信号Dibに応じてサンプリング容量素子450bの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
【0104】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例において、第4のスイッチユニット44ia,44ib(i=1〜N)は複数のスイッチグループ340a_l,340b_l(l=1〜O)のいずれかに属しており、各スイッチユニットのPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は、立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は、立ち上がりエッジのタイミングがそれぞれ異なっている。
【0105】
PMOSトランジスタのゲート端子を制御するクロックの数(M)及びNMOSトランジスタのゲート端子を制御するクロックの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。また、スイッチグループの数OはO≧MかつO≧Lを満たす任意の自然数としてよい。また、各スイッチグループのスイッチユニットを構成するMOSトランジスタについては、スイッチグループごとに閾値電圧の異なるMOSトランジスタで構成してもよいし、閾値電圧の同じMOSトランジスタで構成してもよい。
【0106】
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路については、図18に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
図19(a)は、本実施例6の第2期間におけるアナログ出力波形をグラフに示した図で、図19(b)図は、図17に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図19に示すように、本実施例6の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440a,440bの合成オン抵抗Rsw4がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【0107】
本実施例にて、第4のスイッチユニット44ia,44ib(i=1〜N)を単一の閾値電圧Vth_Pを有するPMOSトランジスタと、単一の閾値電圧Vth_Nを有するNMOSトランジスタで構成した場合を例に、図19に示すアナログ出力波形が大きく変化する初動時の時刻(a)における第4のスイッチの合成オン抵抗Rsw4について説明する。時刻(a)におけるCK−P_jの電位をVG_P_j、CK−N_kの電位をVG_N_kとすると、第4のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Voutの電位がVG_P_j−Vth_P及びVG_N_k−Vth_Nに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例1にて説明した通り、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにDWA回路を備え、各ユニットをローテーションして使用されることと等価になる構成となっているため、第4のスイッチのオン抵抗Rsw4は各スイッチグループのオン抵抗を平均化した特性となる。
【0108】
ここで、本実施例においては、VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数であるため、オン抵抗Rsw4は抵抗値が急激に高くなる点を3つ以上有することとなり、実施例1にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
【0109】
このように、本実施例6は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【符号の説明】
【0110】
11,21,31,41,51 コントロールクロック発生器(第1乃至4スイッチ制御クロック発生回路)
12,22,32,42,52 演算増幅器
33a 第1のレベル調整回路
33b 第1のレベル調整回路
43a 第1の遅延回路
43b 第2の遅延回路
100,200,300,400,500a,500a デジタル・アナログ変換器
110,210,310,410,510a,510b 第1スイッチユニット
120,220,320,420,520a,520b 第2スイッチ
130,230,330,430,530a,530b 第3スイッチ
140,240,340,440,540a,540b 第4スイッチユニット
150,250,350,450,550a,550b 全サンプリング容量素子
160,260,360,460,560a,560b 積分容量素子
Vr1 第1基準電圧源
Vr2 第2基準電圧源
Di、Dia、Dib (i=1〜N) 複数のビット信号(デジタル入力信号)
Rsw3、Rsw3a、Rsw3b 第3スイッチの合成オン抵抗
Rsw4、Rsw4a、Rsw4b 第4スイッチの合成オン抵抗
CK1 第1スイッチユニット制御クロック信号
CK2 第2スイッチ制御クロック信号
CK3 第3スイッチ制御クロック信号
CK4 第4スイッチユニット制御クロック信号
Vout、Vout+、Vout− アナログ出力信号
CK−P 第4スイッチユニットを構成するPMOSの制御クロック信号
CK−N 第4スイッチユニットを構成するNMOSの制御クロック信号
VG_P CK−Pの“L”レベル
VG_N CK−Nの“H”レベル
LVLSFT1 CK−Pの“L”レベル調整回路
LVLSFT2 CK−Nの“H”レベル調整回路
Vr3 LVLSFT1内の第3基準電圧源
Vr4 LVLSFT2内の第4基準電圧源
CP LVLSFT1内の容量素子
CN LVLSFT2内の容量素子
図1
図2
図3
図4
図5
図6
図7
図8
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図10
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図20