特許第5700702号(P5700702)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 旭化成エレクトロニクス株式会社の特許一覧
<>
  • 特許5700702-デルタシグマ変調器 図000002
  • 特許5700702-デルタシグマ変調器 図000003
  • 特許5700702-デルタシグマ変調器 図000004
  • 特許5700702-デルタシグマ変調器 図000005
  • 特許5700702-デルタシグマ変調器 図000006
  • 特許5700702-デルタシグマ変調器 図000007
  • 特許5700702-デルタシグマ変調器 図000008
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5700702
(24)【登録日】2015年2月27日
(45)【発行日】2015年4月15日
(54)【発明の名称】デルタシグマ変調器
(51)【国際特許分類】
   H03M 7/32 20060101AFI20150326BHJP
【FI】
   H03M7/32
【請求項の数】3
【全頁数】9
(21)【出願番号】特願2012-159286(P2012-159286)
(22)【出願日】2012年7月18日
(65)【公開番号】特開2014-22906(P2014-22906A)
(43)【公開日】2014年2月3日
【審査請求日】2014年2月6日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100109380
【弁理士】
【氏名又は名称】小西 恵
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】スタペルブルツク ヴイラム ヨハン
【審査官】 北村 智彦
(56)【参考文献】
【文献】 特開2004−350295(JP,A)
【文献】 特開2000−224047(JP,A)
【文献】 国際公開第2010/111128(WO,A1)
【文献】 国際公開第2004/019606(WO,A1)
【文献】 特開2009−182899(JP,A)
【文献】 特開2007−129363(JP,A)
【文献】 特開平08−256061(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 3/00−11/00
(57)【特許請求の範囲】
【請求項1】
所定の数ビットを有する入力データを所定ビットだけビットシフトするシフタと、
ループフィルタと、
前記シフタにより前記ビットシフトされた前記入力データに、前記ループフィルタからのデータおよび所定ビットを有する奇数データを加算し、加算されたデータのうち上位の数ビットを出力データとして出力する加算器と、
を備え、
前記ループフィルタは、前記加算器からの加算されたデータのうち下位の数ビットに相当するエラーデータが入力されていることを特徴とするデルタシグマ変調器。
【請求項2】
前記奇数データは1であることを特徴とする請求項1に記載のデルタシグマ変調器。
【請求項3】
請求項1又は2に記載のデルタシグマ変調器を備えていることを特徴とするダイレクトデジタルシンセサイザ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デルタシグマ(ΔΣ)変調器に関し、より詳細には、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器に関する。
【背景技術】
【0002】
一般的に、デルタシグマ(ΔΣ)変調器は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度(PSD)分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、より小さな量子化語長数で符号化する回路形式全体を指す場合と、量子化雑音を整形する部分(ノイズシェーピング)を指す場合がある。
【0003】
この種のデルタシグマ変調器は、ダイレクトデジタルシンセサイザ(DDS)、フラクショナル−N型PLL、アナログ/デジタル変換器、デジタル/アナログ変換器などのさまざまなシステムに使用されている。
このデルタシグマ変調器の主な目的は、高解像度の入力信号(mビット)を低解像度のであるが意味のある出力信号(nビット<mビット)に変換することである。
【0004】
高解像度の入力信号は、通常、低解像度の出力信号にトリミングされたときに、エラーが作成される。デルタシグマ変調器は、このエラーを擬似ランダム化するので、エラーのパワーはより多くの周波数スペクトルに広がることになる。
ここで、デルタシグマ変調器が正弦波信号の合成を行うダイレクトデジタルシンセサイザに使用される場合について考える。
【0005】
図1は、従来のデルタシグマ変調器を説明するための回路構成図である。図1に示すデルタシグマ変調器1は、伝達関数H(ω)を有するループフィルタ3と加算器2とを備えており、mビットの入力信号inputに対し、上位nビットを出力信号MSBoutとして出力する。ここで、残りの下位kビット(k=m−n)に相当するエラー信号LSBoutを−εとすると、MSBout=input+ε×(1−H(ω))と表すことができる。なお、デルタシグマ変調器の正しいエラーは、単純な−εではなく、ε×(1−H(ω))である。
【0006】
図2は、従来のダイレクトデジタルシンセサイザを説明するための構成ブロック図である。図2に示すダイレクトデジタルシンセサイザは、デルタシグマ変調器11とnビットアキュムレータ12とnビット正弦波変換テーブル13とデジタル/アナログ変換器14とフィルタ15とを備えている。デルタシグマ変調器11は、mビットの入力信号(位相データ)をnビットにデルタシグマ変調して、アキュムレータ12に出力する。
【0007】
図3(a)乃至(d)は、図1に示したデルタシグマ変調器を図2に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの周波数スペクトルを示す図である。
図3(a)乃至(d)は、デルタシグマ変調器が16ビット(m=16)の入力信号を1ビット(n=1)にデルタシグマ変調し、かつ、入力信号をバイナリー表示で[0001|0000|0000|0000]、[0000|0001|0000|0000]、[0000|0000|0001|0000]、[0000|0000|0000|0001]としたときの周波数スペクトルをそれぞれ示す。また、図3(a)乃至(d)において、縦軸は周波数スペクトルのパワーであり、横軸は周波数である。図中のマーカー(黒四角■)は、スプリアスのレベルのうち最大値を示している。
【0008】
図3(a)乃至(d)に示すように、デルタシグマ変調器のエラーに起因するスプリアスは、広い領域に渡って広がっていることがわかり、また、図3(a)乃至(d)に示すように、スプリアスのレベルの最大値は、それぞれ、約−9dB、約−17dB、約−26dB、約−37dB、となっており、入力信号のレベルが小さくなるにつれ、スプリアスの量は少なくなり、スプリアスのレベルも小さくなることが分かる。
【0009】
図4(a)乃至(d)は、図1に示したデルタシグマ変調器を図2に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの出力パターンを示す図である。
図4(a)乃至(d)は、デルタシグマ変調器が16ビット(m=16)の入力信号を1ビット(n=1)にデルタシグマ変調し、かつ、入力信号をバイナリー表示で[0001|0000|0000|0000]、[0000|0001|0000|0000]、[0000|0000|0001|0000]、[0000|0000|0000|0001]としたときの出力パターンをそれぞれ示す。また、図4(a)乃至(d)において、縦軸は出力パターンの振幅であり、横軸は時間である。図4(a)乃至(d)は、図3(a)乃至(d)に夫々対応しており、図4(a)乃至(d)の各出力パターンをそれぞれFFT(Fast Fourie Transform;高速フーリエ変換)すると、図3(a)乃至(d)の各周波数スペクトルになる。
【0010】
図4(a)乃至(d)に示すように、デルタシグマ変調器のエラーの出力パターンは周期的に変化していることがわかる。デルタシグマ変調器が動作する1サイクルの期間の長さは、図3(a)乃至(d)に示すように、それぞれ、約16=2サンプル、約256=2サンプル、約4096=212サンプル、約65536=216サンプル、となっており、入力信号のレベルが小さくなるにつれ、1サイクル期間の長さが長くなることが分かる。
【0011】
このように、図3(a)乃至(d)及び図4(a)乃至(d)から、入力信号のレベルが小さくなるにつれ、1サイクル期間の長さが長くなるとともに、スプリアスの量は少なくなり、スプリアスのレベルも小さくなることが分かる。
すなわち、スプリアスの量とレベルは、デルタシグマ変調器の1サイクル期間の長さに依存する。より長いサイクル期間周期ならばより低いスプリアスのレベルになる。そして、サイクル期間の長さは、デルタシグマ変調器の入力信号のレベルに依存する。
【0012】
デルタシグマ変調器のサイクル期間の長さを増加しようとすることで、スプリアスを減らすために従来からいくつかの試みがなされている。
例えば、非特許文献1には、デルタシグマ変調器のレジスタの初期条件に奇数値を設定することにより、サイクル期間を増加させることができることが開示されている。これは非常に簡単な方法であり、余分な回路を使用することはない。
【0013】
また、例えば、特許文献1及び非特許文献2には、デルタシグマ変調器の1サイクル期間の長さを増加するために、特別な素数モジュラス量子化器(Prim Modulus Quantizer)を使用することが開示されている。この利点は、任意のデルタシグマ変調器の設計にあたり最大1サイクル期間を確保することができることである。
また、例えば、非特許文献3には、デルタシグマ変調器の1サイクル期間の長さを増加するために、フィードバック・パスを使用することが開示されている。
【0014】
また、例えば、特許文献2には、伝達関数を有するループフィルタと加算器とを備えたデルタシグマ変調器が開示されている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】米国特許第6822593号明細書(B2)
【特許文献2】特開2005−286838号公報
【非特許文献】
【0016】
【非特許文献1】M.J. Borkowski, et al.: ‘A Practical Delta-Sigma Modulator Design Method Based on Periodical Behavior Analysis’, IEEE Transactions on circuits and systems II: Express Briefs, Vol 52, No 10, Oct 2005
【非特許文献2】K. Hosseini, et al.: ‘Mathematical Analysis of a Prime Modulus Quantizer MASH Digital Delta-Sigma Modulator’, IEEE Transactions on circuits and systems II: Express Briefs, Vol 54, No 12, Dec 2007
【非特許文献3】K. Hosseini, et al.: ‘’Maximum Sequence Length MASH Digital Delta-Sigma Modulators’ IEEE Transactions on circuits and systems I: Regular Papers, Vol 54, No 12, Dec 2007
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかしながら、上述した非特許文献1には、全ての次数のデルタシグマ変調に対応していないという問題があり、その効果は、奇数次のデルタシグマ変調器に対して保証されるのみである。また、上述した特許文献1及び非特許文献2には、規模の大きい余分な回路が必要という問題があった。
また、上述した非特許文献3の記載されている装置は、特許文献1及び非特許文献2に記載のものと同様に、余分な回路が必要という問題があり、また、実際にステージに余分なゼロ点を追加するので、システムの信号伝達関数(Signal Transfer function)とノイズ伝達関数(Noise Transfer Function)が変わってしまうという問題があった。
【0018】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器を提供することにある。
【課題を解決するための手段】
【0019】
本発明者は、入力信号のLSBが“1”である場合(入力が奇数である場合)、サイクル期間が最大であり、LSBが“1”に固定されていると常にサイクル期間が最大でありスプリアスのパワーが最大に広がることを見出し、本発明に至ったものである。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、所定の数ビットを有する入力データを所定ビットだけビットシフトするシフタと、ループフィルタと、前記シフタにより前記ビットシフトされた前記入力データに、前記ループフィルタからのデータおよび所定ビットを有する奇数データを加算し、加算されたデータのうち上位の数ビットを出力データとして出力する加算器と、を備え、前記ループフィルタは、前記加算器からの加算されたデータのうち下位の数ビットに相当するエラーデータが入力されていることを特徴とするデルタシグマ変調器である
【0020】
また、請求項2に記載の発明は、請求項1に記載の発明において、前記奇数データは1であることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2に記載のデルタシグマ変調器を備えていることを特徴とするダイレクトデジタルシンセサイザである。
【発明の効果】
【0021】
本発明によれば、サイクル期間の長さを増加することで、全ての次数に対応でき、かつ伝達関数を変わることなくスプリアスを減らすことができるようにし、回路規模を小さくできるようにしたデルタシグマ変調器を実現することができる。
【図面の簡単な説明】
【0022】
図1】従来のデルタシグマ変調器を説明するための回路構成図である。
図2】従来のダイレクトデジタルシンセサイザを説明するための構成ブロック図である。
図3】(a)乃至(d)は、図1に示したデルタシグマ変調器を図2に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの周波数スペクトルを示す図である。
図4】(a)乃至(d)は、図1に示したデルタシグマ変調器を図2に示したダイレクトデジタルシンセサイザに使用したときの、デルタシグマ変調器のエラーの出力パターンを示す図である。
図5】本発明に係るデルタシグマ変調器を説明するための構成図である。
図6】本発明に係るデルタシグマ変調器の具体例な回路構成図である。
図7】(a)乃至(d)は、図5及び図6に示したデルタシグマ変調器を、例えば、図2に示すダイレクトデジタルシンセサイザに使用したときのデルタシグマ変調器のエラーの周波数スペクトルを示す図である。
【発明を実施するための形態】
【0023】
以下、図面を参照して本発明の実施例について説明する。
図5は、本発明に係るデルタシグマ変調器を説明するための構成図である。本発明のデルタシグマ変調器21は、入力信号Inputを入力する入力端子MSBinと、出力信号Outputを出力する出力端子MSBoutと、動作のための基準クロック信号を入力するクロック端子CLKと、動作リセットのためのリセット信号を入力するリセット端子RSTとを備え、さらに、入力信号InputのLSBに1ビット“1”を加算するための1ビット信号1b1を入力する1ビット端子LSBinを備えている。
【0024】
図6は、本発明に係るデルタシグマ変調器の具体例な回路構成図である。図中符号22は加算器、23はループフィルタ、24はシフタを示している。本発明のデルタシグマ変調器21は、伝達関数H(ω)を有するループフィルタ23と、このループフィルタ23に接続された加算器22と、この加算器22に接続されたシフタ24とから構成されている。
【0025】
つまり、本発明のデルタシグマ変調器21は、所定の数ビットを有する入力データに対して、上位の数ビットを出力データとして出力するように構成されたもので、入力データを所定ビットだけビットシフトするシフタ24と、このシフタ24によりビットシフトされた入力データに所定ビットを有する奇数データを加算する加算器22と、出力データのうち下位の数ビットに相当するエラーデータが入力されて加算器に出力するループフィルタ23とを備えている。また、奇数データは1である。
【0026】
また、ループフィルタ23は、出力される出力信号MSBoutのうち下位の数ビットに相当するエラー信号LSBoutを入力し、加算器22に出力する。
シフタ24は、入力端子MSBinからmビットの入力信号Inputを入力し、1ビット左にシフトしたm+1ビットの信号を出力する。例えば、入力信号Inputが16ビットの信号[0001|0000|0000|0000]のとき、17ビットの信号[0|0010|0000|0000|0000]が出力される。
【0027】
加算器22は、シフタ24からのm+1ビットの信号のLSBに、“1”の1ビット信号1b1を加算した後、ループフィルタ23からフィードバックされた信号を加算する。例えば、シフタ24からの信号が17ビットの信号[0|0010|0000|0000|0000]とのとき、1ビット“1”を加算すると、[0|0010|0000|0000|0001]となる。
【0028】
このように、本発明のデルタシグマ変調器は、その入力信号が1ビット拡張され、本来の入力信号に相当するデータがMSB側に置かれ、LSBには“1”が置かれることになる。
図7(a)乃至(d)は、図5及び図6に示したデルタシグマ変調器を、例えば、図2に示すダイレクトデジタルシンセサイザに使用したときのデルタシグマ変調器のエラーの周波数スペクトルを示す図である。
【0029】
本発明のダイレクトデジタルシンセサイザは、例えば、図2に示した従来のダイレクトデジタルシンセサイザにおけるデルタシグマ変調器11に変えて、上述した図5及び図6に示したデルタシグマ変調器を適用したものである。
図7(a)乃至(d)は、デルタシグマ変調器が16ビット(m=16)の入力信号をバイナリー表示で[0001|0000|0000|0000]、[0000|0001|0000|0000]、[0000|0000|0001|0000]、[0000|0000|0000|0001]としたときの周波数スペクトルをそれぞれ示す。また、図7(a)乃至(d)において、縦軸は周波数スペクトルのパワーであり、横軸は周波数である。図中のマーカー(黒四角■)は、スプリアスのレベルのうち最大値を示している。
【0030】
図7(a)乃至(d)に示すように、デルタシグマ変調器のエラーに起因するスプリアスは広い領域に渡って広がっていることがわかり、また、図7(a)乃至(d)に示すように、スプリアスのレベルの最大値はいずれも約−30dBとなっており、入力信号のレベルにかかわらす、スプリアスの量は常に少なく、スプリアスのレベルも常に小さいことが分かる。
【0031】
以上のように、本発明によれば、スプリアスのパワーの最大値は、すべての入力コードに対して常に同じであり、低い値となる。さらに、実際非常に簡易で回路規模の増加も最小ですみ、全ての次数に対応でき、伝達関数が変えずに、スプリアスを減らすことができる。
また、本発明のデルタシグマ変調器は、例えば、ダイレクトデジタルシンセサイザのように入力信号をして非常に高いビット数(例えば、32ビット)を扱う場合において、特に、回路の増加分は相対的に非常に小さいといえる。
【0032】
なお、上述した実施例では、LSBに1ビット“1”を加算したが、これに限られるものでなく、LSB側に微小な奇数を加算してもよい。例えば、入力信号Inputを2ビット左にシフトしたm+2ビットの信号のLSB側に2ビットの信号“11”を加算しても良い。
【産業上の利用可能性】
【0033】
本発明は、ダイレクトデジタルシンセサイザ(DDS)、フラクショナル−N型PLL、アナログ/デジタル変換器、デジタル/アナログ変換器などのさまざまなシステムに利用される。
【符号の説明】
【0034】
1 デルタシグマ変調器
2 加算器
3 ループフィルタ
11 デルタシグマ変調器
12 nビットアキュムレータ
13 nビット正弦波変換テーブル
14 デジタル/アナログ変換器
15 フィルタ
21 デルタシグマ変調器
22 加算器
23 ループフィルタ
24 シフタ
図1
図2
図3
図4
図5
図6
図7