特許第5700707号(P5700707)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5700707
(24)【登録日】2015年2月27日
(45)【発行日】2015年4月15日
(54)【発明の名称】ブートストラップスイッチ回路
(51)【国際特許分類】
   H03K 19/094 20060101AFI20150326BHJP
【FI】
   H03K19/094 C
【請求項の数】6
【全頁数】11
(21)【出願番号】特願2012-279521(P2012-279521)
(22)【出願日】2012年12月21日
(65)【公開番号】特開2013-229850(P2013-229850A)
(43)【公開日】2013年11月7日
【審査請求日】2014年6月5日
(31)【優先権主張番号】特願2012-74727(P2012-74727)
(32)【優先日】2012年3月28日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110001243
【氏名又は名称】特許業務法人 谷・阿部特許事務所
(72)【発明者】
【氏名】松浦 良
【審査官】 宮島 郁美
(56)【参考文献】
【文献】 特表2007−501483(JP,A)
【文献】 特表2008−533824(JP,A)
【文献】 特開2005−333465(JP,A)
【文献】 特開2004−228988(JP,A)
【文献】 特開平05−151795(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K17/00−17/70,19/00,19/01−19/082,19/094−19/096
(57)【特許請求の範囲】
【請求項1】
入力端子及び出力端子に接続され、第1のクロック信号に基づき生成される第1の制御信号が制御端に入力され、ブートストラップスイッチを構成する第1のMOSトランジスタと、
一端が第1の電源端に接続され、前記第1のクロック信号に基づきオンオフ制御されることで前記第1のMOSトランジスタの制御端を前記第1の電源端に電通させる第2のMOSトランジスタと、
一端が第2の電源端に接続され、もう一端が前記第2のMOSトランジスタに接続され、前記第1のクロック信号と逆位相の第2のクロック信号に基づきオンオフ制御される第3のMOSトランジスタと、
前記第2のMOSトランジスタを保護する役割を持ち、前記第2及び第3のMOSトランジスタに接続され、制御端が前記第2の電源端に接続される第4のMOSトランジスタと、
第1のコンデンサと、
一端が前記第2の電源端に接続され、制御端から入力される前記第1のクロック信号に基づきオンオフ制御される第7のMOSトランジスタと、
一端が前記第1のコンデンサの他端に接続され、制御端から入力される第3のクロック信号に基づきオンオフ制御される第8のMOSトランジスタと、
一端が前記第1のコンデンサの一端に接続され、制御端から入力される第2の制御信号に基づくオンオフ制御により、他端から前記第1の制御信号を出力する第9のMOSトランジスタであって、前記第2の制御信号は、前記第7のMOSトランジスタ及び前記第8のMOSトランジスタのオンオフ制御により前記第7のMOSトランジスタ及び前記第8のMOSトランジスタの他端から出力される信号である、第9のMOSトランジスタと、
前記第9のMOSトランジスタの制御端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第11のMOSトランジスタと、
を備え
前記第3のクロック信号は、前記第1のクロック信号と逆位相であって、立下り位置は前記第2のクロック信号と同じだが立ち上がり位置が前記第2のクロック信号より遅れることを特徴とするブートストラップスイッチ回路。
【請求項2】
前記第2のMOSトランジスタは、前記第1の電源端と前記第4のMOSトランジスタの他端との間に接続され、前記第1のクロック信号に基づきオンオフ制御され、
前記第3のMOSトランジスタは、前記第2の電源端と前記第4のMOSトランジスタの他端との間に接続され、前記第2のクロック信号に基づきオンオフ制御される
ことを特徴とする請求項1に記載のブートストラップスイッチ回路。
【請求項3】
記第2の電源端と前記第1のコンデンサの一端との間に接続され、第3の制御信号に基づきオンオフ制御される第5のMOSトランジスタと、
前記第1の電源端と前記第1のコンデンサの他端に接続され、前記第1のクロック信号に基づきオンオフ制御される第6のMOSトランジスタと
前記第1のMOSトランジスタの一端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第10のMOSトランジスタと
さらに備えることを特徴とする請求項1又は2に記載のブートストラップスイッチ回路。
【請求項4】
前記第5のMOSトランジスタの制御端に前記第3の制御信号が接続され、前記第3の制御信号生成するチャージ・ポンプをさらに備えることを特徴とする請求項に記載のブートストラップスイッチ回路。
【請求項5】
前記チャージ・ポンプは、
一端に前記第1のクロック信号が印加される第2のコンデンサと、
前記第2のコンデンサの他端と前記第2の電源端との間に接続される第12のMOSトランジスタと、
一端に前記第1クロック信号の反転信号が印加され、他端に前記第12のMOSトランジスタの制御端が接続される第3のコンデンサと、
一端に前記第2の電源端が接続され、他端に前記第3のコンデンサの他端と前記第12のMOSトランジスタの制御端が接続され、制御端に前記第2コンデンサの他端が接続される第13のMOSトランジスタと、
を備え、
前記第3の制御信号は前記第2コンデンサの他端から供給される
ことを特徴とする請求項に記載のブートストラップスイッチ回路。
【請求項6】
請求項1乃至のいずれかに記載のブートストラップスイッチ回路を備え、
前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチの出力端子に入力信号をサンプリングする第4のコンデンサが接続されるスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ブートストラップスイッチ回路に関し、特にスイッチオン時のブートストラップスイッチのゲート電圧制御を行い、小面積でブートストラップ量を向上させることのできるブートストラップスイッチ回路に関する。
【背景技術】
【0002】
近年、各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められる。しかしながら、素子の微細化に伴う電源電圧の低下によって、MOSFETなどの電界効果トランジスタのオン抵抗が増加傾向にある。またMOSFETのオン抵抗は入力電圧依存性があり、そのようなスイッチでサンプリングされた信号は、出力波形に多くの歪成分を含んでしまう。スイッチのオン抵抗を下げつつ、オン抵抗に入力電圧依存性を持たないスイッチとして、ブートストラップスイッチ回路がある。
【0003】
これまで広く用いられてきたブートストラップ回路を図4に示す(例えば、特表2008−533824号公報参照)。図4の回路は、NMOSトランジスタMN1−MN10、PMOSトランジスタMP1、MP2と、インバータINVと、コンデンサC1、C2、C3と、入力電圧VINが入力される入力ノードINと、出力電圧VOUTを出力する出力ノードOUTと、クロック信号ノードPHI、PHIZと、高電位の電源電圧VDDと、低電位の電源電圧VSSとを含む。ここで、NMOSトランジスタMN1はブートストラップスイッチであり、クロック信号ノードPHI、PHIZは、逆相の関係にあり、電圧VDDとVSSとを交互に出力する。また、低電位側の電源電圧VSSはグランドに接地されている。
【0004】
NMOSトランジスタMN8及びMN9のドレインは電源電圧VDDと接続される。また、NMOSトランジスタMN8のゲートはコンデンサC2のトッププレートに、ソースはコンデンサC1のトッププレートに接続される。NMOSトランジスタMN9のゲートはコンデンサC1のトッププレートに、ソースはコンデンサC2のトッププレートに接続される。さらにコンデンサC1のボトムプレートはクロック信号ノードPHIZに接続され、コンデンサC2のボトムプレートはインバータINVのOUT側に接続される。インバータINVのIN側にはクロック信号ノードPHIZが接続される。NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとは、チャージ・ポンプを形成する。
【0005】
NMOSトランジスタMN10のドレインは電源電圧VDDに、ゲートはNMOSトランジスタMN9のゲートに、ソースはコンデンサC3のトッププレートに接続される。また、NMOSトランジスタMN7のドレインはコンデンサC3のボトムプレートに、ゲートはクロック信号ノードPHIZに、ソースは電源電圧VSSに接続される。
【0006】
PMOSトランジスタMP2のソースは電源電圧VDDに、ドレインはNMOSトランジスタMP4のドレインに接続されており、PMOSトランジスタMP2およびNMOSトランジスタMN4のゲートはそれぞれクロック信号ノードPHIに接続されている。また、NMOSトランジスタMN4のソースはコンデンサC3のボトムプレートに接続されている。
【0007】
PMOSトランジスタMP2のドレインおよびNMOSトランジスタMN4のドレインはPMOSトランジスタMP1のゲート及びNMOSトランジスタMN3のドレインに接続されている。PMOSトランジスタMP1のソースはコンデンサC3のトッププレートに接続され、ドレインはNMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに接続される。
【0008】
NMOSトランジスタMN5のドレインは、NMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに、ゲートは電源電圧VDDに、ソースはNMOSトランジスタMN6のドレインに接続される。NMOSトランジスタMN6のゲートにはクロック信号ノードPHIZが、ソースには電源電圧VSSが接続される。
【0009】
NMOSトランジスタMN2のソースには入力ノードIN及びNMOSトランジスタMN1のソースが接続され、NMOSトランジスタMN1のドレインには出力ノードOUTが接続される。
【0010】
図4の回路は次のように動作する。まず、NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとで形成するチャージ・ポンプを考える。これは次のように動作する。まず、コンデンサC1およびC2にかかる電圧はゼロとする。
【0011】
クロック信号PHIZがハイになると、コンデンサC1のボトムプレートの電圧は上昇して電源電圧VDDになる。この状態でコンデンサC2およびC3のボトムプレートはVSSとなり接地されるので、コンデンサC2およびC3はトッププレートの電圧がVDD−VTHN(VTHNはNMOSトランジスタMN9およびMN10のしきい値電圧)まで充電される。
【0012】
クロック信号PHIZがローになると、コンデンサC2のトッププレートは昇圧され、2VDD−VTHNとなる。また、コンデンサC1はNMOSトランジスタMN8を通して充電されてVDDになる。
【0013】
次の段階でPHIZが再びハイになると、コンデンサC1は電源電圧VDDに充電されているので、コンデンサC1のトッププレートは2VDDになり、コンデンサC2およびC3は完全に充電されてVDDになる。
【0014】
定常状態では、コンデンサC1、C2、C3は充電されてVDDになり、またコンデンサC1およびC2のトッププレートの電圧はVDDと2VDDとの間で変わる。従来のブートストラップスイッチは少なくとも1クロック期間の後にその定常状態に達する。
【0015】
全てのコンデンサが充電されて電源電圧VDDになったと仮定すると、ブートストラップスイッチは次のように動作する。
【0016】
PHIZがハイになると、コンデンサC2のボトムプレートは接地されてNMOSトランジスタMN10はオンになるので、コンデンサC3は充電されて電源電圧VDDになる。スイッチPMOSトランジスタMP2もオンになり、PMOSトランジスタMP1のゲートを駆動して電源電圧VDDにするのでPMOSトランジスタMP1はオフになる。またNMOSトランジスタMN6はオンになり、これによりMN5もオンになるので、ブートストラップスイッチであるNMOSトランジスタMN1のゲート端子は接地される。NMOSトランジスタMN1のゲート端子が接地されるので、NMOSトランジスタMN3、MN2、MN1はオフになる。この段階中は、NMOSトランジスタMN1は入力ノードINを出力ノードOUTから切り離し、コンデンサC3を充電して電源電圧VDDにする。
【0017】
PHIZがローになると、NMOSトランジスタMN6はオフなので、MN1のゲート端子は高インピーダンスになる。最初、コンデンサC3のボトムプレートは浮遊するが、NMOSトランジスタMN4がオンになり、コンデンサC3をPMOSトランジスタMP1のゲートとソースとの間に接続するために、PMOSトランジスタMP1はすぐオンになり、コンデンサC3に蓄積された電荷はNMOSトランジスタMN1のゲート端子に流れ始める。NMOSトランジスタMN1のゲート電圧が上昇するとNMOSトランジスタMN2はオンになり、コンデンサC3のボトムプレートは入力電圧VINに向かい、このためにコンデンサC3のトッププレートは電圧VDD+VIN付近に押し上げられる。最終的にこの電圧はNMOSトランジスタMN1のゲートに現われ、その結果MN1は完全にオンになって、入力ノードINと出力ノードOUTとを接続する。NMOSトランジスタMN2は完全にオンになって、入力ノードINとコンデンサC3のボトムプレートとを接続し、またNMOSトランジスタMN3は完全にオンになって、PMOSトランジスタMP1のゲートを駆動して入力電圧レベルにする。
【発明の概要】
【発明が解決しようとする課題】
【0018】
ここで、この回路におけるブートストラップ量の大きさを厳密に考える。まずPHIZがハイのとき、コンデンサC3に蓄えられる電荷量Q3=C3(VDD−VSS)である。このとき、NMOSトランジスタMN5、MN6がオンしているのでノードN1の電位はVSSである。
【0019】
次にPHIZがローになるとPMOSトランジスタMP1がオンになり、コンデンサC3に蓄積された電荷はブートストラップスイッチNMOSトランジスタMN1含むNMOSトランジスタMN2、MN3のゲート端子の寄生容量、PMOSトランジスタMP1のドレイン端子の寄生容量、ノードN1の配線の寄生容量に分配される。さらにはNMOSトランジスタMN5のソース端子とNMOSトランジスタトランジスタMN6のドレイン端子の寄生容量、ノードN5の配線の寄生容量に分配され、ノードN5の電位がVDD−VHTNとなりNMOSトランジスタMN5がオフになる。これらの寄生容量の総量をCPARA、ブートストラップ後のノードN1の電位をVGとすると、電荷保存則からQ3=C3(VDD−VSS)=C3(VG−VIN)+CPARA(VG−VSS)となり、VGについて解くとVG=C3/(C3+CPARA)×(VDD+VIN)となる。コンデンサC3に対して寄生容量CPARAが大きいと、ブートストラップ量はVDD+VINを下回ってしまい、ブートストラップスイッチNMOSトランジスタMN1のオン抵抗を十分に下げられない場合がある。
【0020】
そこで本発明は、上記の課題に鑑み、スイッチオン時のブートストラップスイッチのゲート電圧制御を行い、小面積でブートストラップ量を向上させることのできるブートストラップスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明に係るブートストラップスイッチ回路は、上記の目的を達成するために、次のように構成される。
【0022】
主スイッチのゲート電位のブートストラップ量を向上するための、インバータ回路を備えることを特徴とする。
【0023】
具体的には、本発明に係るブートストラップスイッチ回路は、入力端子及び出力端子に接続され、第1のクロック信号に基づき生成される第1の制御信号が制御端に入力され、ブートストラップスイッチを構成する第1のMOSトランジスタと、一端が第1の電源端に接続され、前記第1のクロック信号に基づきオンオフ制御されることで前記第1のMOSトランジスタの制御端を前記第1の電源端に電通させる第2のMOSトランジスタと、一端が第2の電源端に接続され、もう一端が前記第2のMOSトランジスタに接続され、前記第1のクロック信号と逆位相の第2のクロック信号に基づきオンオフ制御される第3のMOSトランジスタと、前記第2のMOSトランジスタを保護する役割を持ち、前記第2及び第3のMOSトランジスタに接続され、制御端が前記第2の電源端に接続される第4のMOSトランジスタと、第1のコンデンサと、一端が前記第2の電源端に接続され、制御端から入力される前記第1のクロック信号に基づきオンオフ制御される第7のMOSトランジスタと、一端が前記第1のコンデンサの他端に接続され、制御端から入力される第3のクロック信号に基づきオンオフ制御される第8のMOSトランジスタと、一端が前記第1のコンデンサの一端に接続され、制御端から入力される第2の制御信号に基づくオンオフ制御により、他端から前記第1の制御信号を出力する第9のMOSトランジスタであって、前記第2の制御信号は、前記第7のMOSトランジスタ及び前記第8のMOSトランジスタのオンオフ制御により前記第7のMOSトランジスタ及び前記第8のMOSトランジスタの他端から出力される信号である、第9のMOSトランジスタと、前記第9のMOSトランジスタの制御端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第11のMOSトランジスタと、を備え、前記第3のクロック信号は、前記第1のクロック信号と逆位相であって、立下り位置は前記第2のクロック信号と同じだが立ち上がり位置が前記第2のクロック信号より遅れることを特徴とする。
【0024】
また、本発明に係るブートストラップスイッチ回路の前記第2のMOSトランジスタは、前記第1の電源端と前記第4のMOSトランジスタの他端との間に接続され、前記第1のクロック信号に基づきオンオフ制御され、前記第3のMOSトランジスタは、前記第2の電源端と前記第4のMOSトランジスタの他端との間に接続され、前記第2のクロック信号に基づきオンオフ制御される、
ことを特徴とする。
【0025】
また、本発明に係るブートストラップスイッチ回路は、前記第2の電源端と前記第1のコンデンサの一端との間に接続され、第3の制御信号に基づきオンオフ制御される第5のMOSトランジスタと、前記第1の電源端と前記第1のコンデンサの他端に接続され、前記第1のクロック信号に基づきオンオフ制御される第6のMOSトランジスタと前記第1のMOSトランジスタの一端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第10のMOSトランジスタとさらに備えることを特徴とする。
【0028】
また、本発明に係るブートストラップスイッチ回路は、前記第5のMOSトランジスタ制御端に前記第3の制御信号が接続され、前記第3の制御信号生成するチャージポンプを備えることを特徴とする。
【0029】
また、本発明に係るブートストラップスイッチ回路の前記チャージ・ポンプは、一端に前記第1のクロック信号が印加される第2のコンデンサと、前記第2のコンデンサの他端と前記第2の電源端との間に接続される第12のMOSトランジスタと、一端に前記第1クロック信号の反転信号が印加され、他端に前記第12のMOSトランジスタの制御端が接続される第3のコンデンサと、一端に前記第2の電源端が接続され、他端に前記第3のコンデンサの他端と前記第12のMOSトランジスタの制御端が接続され、制御端に前記第2コンデンサの他端が接続される第13のMOSトランジスタとを備え、前記第3の制御信号は前記第2コンデンサの他端から供給されることを特徴とする。
【0030】
また、本発明に係るブートストラップスイッチ回路は、入力端子に入力電圧が接続され、前記ブートストラップスイッチの出力端子に入力信号をサンプリングする第4のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする。
【発明の効果】
【0031】
本発明によれば、ゲート制御部の各スイッチサイズを小さくしてオン抵抗を大きくすることなく、またブートストラップ用のコンデンサを大きくすることなく、ブートストラップ量を向上させ、ブートストラップスイッチのオン抵抗及び面積を小さくすることができる。
【図面の簡単な説明】
【0032】
図1】本実施形態に係るブートストラップスイッチ回路の回路図である。
図2】本実施形態に係るブートストラップスイッチ回路の第2の形態の回路図である。
図3】本実施形態に係るブートストラップスイッチ回路の第2の形態の回路図のタイミングチャートである。
図4】従来技術を用いて構成されるブートストラップスイッチ回路の回路図である。
【発明を実施するための形態】
【0033】
本実施形態に係るブートストラップ回路を図1に示す。図1の回路は、NMOSトランジスタMN1−MN10、PMOSトランジスタMP1−MP3と、インバータINVと、コンデンサC1、C2、C3と、入力電圧VINが入力される入力ノードINと、出力電圧VOUTを出力する出力ノードOUTと、クロック信号ノードPHI、PHIZと、高電位の電源電圧VDDと、低電位の電源電圧VSSを含む。NMOSトランジスタMN1はブートストラップスイッチである。クロック信号ノードPHI、PHIZは、逆相の関係にあり、電圧VDDとVSSとを交互に出力する。また、低電位側の電源電圧VSSはグランドに接地されている。
【0034】
NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとは、図2に記載の従来のブートストラップ回路と同一のチャージ・ポンプを形成する。
【0035】
NMOSトランジスタMN10のドレインは電源電圧VDDに、ゲートはNMOSトランジスタMN9のゲートに、ソースはコンデンサC3のトッププレートに接続される。また、NMOSトランジスタMN7のドレインはコンデンサC3のボトムプレートに、ゲートはクロック信号ノードPHIZに、ソースは電源電圧VDDに接続される。
【0036】
PMOSトランジスタMP2のソースは電源電圧VDDに、ドレインはNMOSトランジスタMN4のドレインに接続されており、PMOSトランジスタMP2およびNMOSトランジスタMN4のゲートはそれぞれクロック信号ノードPHIに接続されている。また、NMOSトランジスタMN4のソースはコンデンサC3のボトムプレートに接続されている。
【0037】
PMOSトランジスタMP2のドレインおよびNMOSトランジスタMN4のドレインはPMOSトランジスタMP1のゲート及びNMOSトランジスタMN3のドレインに接続されている。PMOSトランジスタMP1のソースはコンデンサC3のトッププレートに接続され、ドレインはNMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに接続される。
【0038】
NMOSトランジスタMN5のゲートには電源電圧VDDが接続され、ドレインは、NMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに、ソースはNMOSトランジスタMN6のドレイン及びPMOSトランジスタMP3のドレインに接続される。また、PMOSトランジスタMP3のソースは電源電圧VDDに、ゲートはクロック信号ノードPHIZに接続されている。NMOSトランジスタMN6のゲートにはクロック信号ノードPHIZが、ソースには電源電圧VSSが接続される。
【0039】
NMOSトランジスタMN2のソースには入力ノードIN及びNMOSトランジスタMN1のソースが接続され、NMOSトランジスタMN1のドレインには出力ノードOUTが接続される。
【0040】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【0041】
PHIZがハイになると、コンデンサC1のボトムプレートは接地されてNMOSトランジスタMN10はオンになるので、コンデンサC3は充電されて電源電圧VDDになる。PMOSトランジスタMP2もオンになり、PMOSトランジスタMP1のゲートを駆動して電源電圧VDDにするのでPMOSトランジスタMP1はオフになる。また、NMOSトランジスタMN6はオンになり、NM5もオンになるのでNMOSトランジスタMN1のゲート端子は接地される。NMOSトランジスタMN1のゲート端子が接地されるので、NMOSトランジスタMN3、MN2、MN1はオフになる。この段階中は、ブートストラップスイッチNMOSトランジスタMN1は入力ノードINを出力ノードOUTから切り離し、コンデンサC3を充電して電源電圧VDDにする。
【0042】
PHIZがローになると、NMOSトランジスタMN6はオフ、PMOSトランジスタMP3はオンとなり、電源からの電荷は寄生容量CPARAに蓄積され、ブートストラップスイッチNMOSトランジスタMN1のゲート端子の電位を電源電圧VDD付近まで上げようとする。と同時に、コンデンサC3のボトムプレートは浮遊するが、NMOSトランジスタMN4がオンになり、コンデンサC3をPMOSトランジスタMP1のゲートとソースの間に接続するために、PMOSトランジスタMP1はすぐオンになり、コンデンサC3に蓄積された電荷はブートストラップスイッチNMOSトランジスタMN1のゲート端子に流れ始める。その後、コンデンサC3のボトムプレートは入力電圧VINに向かい、このためコンデンサC3のトッププレートは電圧VDD+VIN付近に押し上げられる。最終的にこの電圧はNMOSトランジスタMN1のゲートに現われ、その結果NMOSトランジスタMN1は完全にオンになって、入力ノードINと出力ノードOUTとを接続する。このとき、ノードN5はVDD−VTHNに保たれている。ノードN1の電位であるVREF+VINがMN6のドレインに印加されると、MN6のソース・ドレイン間に過大な電位差が生じMN6が破壊する可能性が高いが、MN5がMN6のドレイン電圧をVREF−VTHNに保つことで、MN6の破壊を防いで、MN6を保護している。NMOSトランジスタMN2は完全にオンになって、入力ノードINとコンデンサC3のボトムプレートとを接続し、またNMOSトランジスタMN3は完全にオンになって、PMOSトランジスタMP1のゲートを駆動して入力電圧レベルにする。
【0043】
つまり、主スイッチMN1のゲート端子を含む寄生容量CPARAには、電源電圧VDDからNMOSトランジスタMN5、PMOSトランジスタMP3を介して流れ込む電荷と、コンデンサC3に蓄積されPMOSトランジスタMP1を介して流れ込む電荷がある。その結果、コンデンサC3に蓄積された電荷のみでブートストラップスイッチNMOSトランジスタMN1のゲート端子の電位を上げていた従来回路に比べ、提案する回路では寄生容量CPARAを小さくすることなく、つまりNMOSトランジスタMN1の面積を小さくしてオン抵抗を大きくすることなく、またコンデンサC3を大きくすることなく、ブートストラップ量を向上することができる。
【0044】
本実施形態に係るブートストラップ回路の第2の形態を図2に示す。図2の回路は、図1の回路に酷似しているが、NMOSトランジスタMN4を駆動するクロック信号をPHIからPHIAに変更している。
【0045】
図3に、図2に示すブートストラップ回路を制御するクロック信号のタイミングチャートを示す。クロック信号PHI、PHIZは、逆相の関係である。クロック信号PHIAは、立下り位置はPHIと同じだが、立ち上がり位置がPHIより少し遅れた信号である。
【0046】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【0047】
PHIZがハイのときは図1の回路と全く同じ動作になるので割愛する。
【0048】
PHIZがローになると、NMOSトランジスタMN6はオフ、PMOSトランジスタMP3はオンとなり、電源からの電荷は寄生容量CPARAに蓄積され、ブートストラップスイッチNMOSトランジスタMN1のゲートの電位を電源電圧VDD付近まで上げようとする。このとき、PHIAはまだローのままなのでNMOSトランジスタMN4、PMOSトランジスタMP1はオフのままである。NMOSトランジスタMN1、MN2、MN3のゲート側にあるノードN1にはNMOSトランジスタMN5、PMOSトランジスタMP3を介した電源電圧VDDからの電荷が流れ込み、ノードN1の電位がVDD−VTHNとなるとNMOSトランジスタMN1、MN2、MN3がオンになり、NMOSトランジスタMN5がオフになる。その後、PHIAがハイになると、NMOSトランジスタMN4がオンになり、コンデンサC3をPMOSトランジスタMP1のゲートとソースの間に接続するために、PMOSトランジスタMP1はすぐオンになり、コンデンサC3に蓄積された電荷はNMOSトランジスタMN1のゲート側に流れ始める。このときすでに、NMOSトランジスタMN1のゲート側のノードN1の電位はVDD−VTHN、或いはそれに十分近い電位にまで上昇しているため、コンデンサC3の電荷の分配によるブートストラップ量の減少を最小限に抑えることができる。このときのノードN1の電位をVGとすると、電荷保存則からQ3=C3(VDD−VSS)=C3(VG−VIN)+CPARA(VG−(VDD−VTHN))となり、VGについて解くとVG=(C3(VDD+VIN)+CPARA(VDD−VTHN))/(C3+CPARA)となる。
【0049】
図1または図2に記載のブートストラップスイッチ回路をスイッチトキャパシタ回路のスイッチ部に適用することで、入力信号に依らずにスイッチのオン抵抗を一定、且つ小さくできるスイッチトキャパシタ回路を小面積で実現することができる。
【符号の説明】
【0050】
MN1〜MN10 NMOSトランジスタ
MP1〜MP3 PMOSトランジスタ
INV インバータ
C1〜C3 コンデンサ
IN 入力ノード
OUT 出力ノード
PHI、PHIZ、PHIA クロック信号ノード
VDD、VSS 電源電圧
N1〜N5 ノード
図1
図2
図3
図4