特許第5702357号(P5702357)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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  • 特許5702357-ブートストラップスイッチ回路 図000002
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5702357
(24)【登録日】2015年2月27日
(45)【発行日】2015年4月15日
(54)【発明の名称】ブートストラップスイッチ回路
(51)【国際特許分類】
   H03K 19/096 20060101AFI20150326BHJP
【FI】
   H03K19/096 C
【請求項の数】5
【全頁数】10
(21)【出願番号】特願2012-279523(P2012-279523)
(22)【出願日】2012年12月21日
(65)【公開番号】特開2013-225838(P2013-225838A)
(43)【公開日】2013年10月31日
【審査請求日】2014年6月5日
(31)【優先権主張番号】特願2012-67641(P2012-67641)
(32)【優先日】2012年3月23日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110001243
【氏名又は名称】特許業務法人 谷・阿部特許事務所
(72)【発明者】
【氏名】松浦 良
【審査官】 宮島 郁美
(56)【参考文献】
【文献】 特表2008−533824(JP,A)
【文献】 国際公開第2012/024371(WO,A2)
【文献】 特開2004−363842(JP,A)
【文献】 特表2007−501483(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K17/00−17/70,19/00,19/01−19/082,19/094−19/096
(57)【特許請求の範囲】
【請求項1】
入力端子及び出力端子に接続され、第1のクロック信号に基づき生成される第1の制御信号が制御端に入力され、ブートストラップスイッチを構成する第1のMOSトランジスタと、
一端が第1の電源端に接続され、前記第1のクロック信号に基づきオンオフ制御されることで前記第1のMOSトランジスタの制御端を前記第1の電源端に接続する第2のMOSトランジスタと、
前記第2のMOSトランジスタを保護する役割を持ち前記第2のMOSトランジスタに接続され、制御端が第2の電源端または基準電源端に切り替えて接続される第3のMOSトランジスタと
前記第3のMOSトランジスタの制御端に前記第2の電源端または前記基準電源端の電圧を選択的に入力可能にするスイッチ部を構成する第4及び第5のMOSトランジスタと、
を備え
前記第4のMOSトランジスタは、前記第2の電源端と前記第3のMOSトランジスタの制御端との間に接続され、制御端に入力される前記第1のクロック信号に基づきオンオフ制御され、
前記第5のMOSトランジスタは、前記基準電源端と前記第3のMOSトランジスタの制御端との間に接続され、制御端に入力される前記第1のクロック信号と逆位相の第2のクロック信号に基づきオンオフ制御されることを特徴とするブートストラップスイッチ回路。
【請求項2】
第1のコンデンサと、
前記基準電源端と前記第1のコンデンサの一端との間に接続され、第3の制御信号に基づきオンオフ制御される第6のMOSトランジスタと、
前記第1の電源端と前記第1のコンデンサの他端に接続され、前記第1のクロック信号に基づきオンオフ制御される第7のMOSトランジスタと、
一端が前記基準電源端に接続され、制御端から入力される前記第1のクロック信号基づきオンオフ制御される第8のMOSトランジスタと、
一端が前記第1のコンデンサの他端に接続され、制御端から入力される前記第2のクロック信号に基づきオンオフ制御される第9のMOSトランジスタと、
一端が前記第1のコンデンサの一端に接続され、制御端から入力される第2の制御信号に基づくオンオフ制御により、他端から前記第1の制御信号を出力する第10のMOSトランジスタであって、前記第2の制御信号は、前記第8のMOSトランジスタ及び前記第9のMOSトランジスタのオンオフ制御により前記第8のMOSトランジスタ及び前記第9のMOSトランジスタの他端から出力される信号である、第10のMOSトランジスタと、
前記第1のMOSトランジスタの一端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第11のMOSトランジスタと、
前記第10のMOSトランジスタの制御端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第12のMOSトランジスタと、
を備えることを特徴とする請求項1に記載のブートストラップスイッチ回路。
【請求項3】
前記第6のMOSトランジスタの制御端に前記第3の制御信号が接続され、前記第3の制御信号を生成するチャージ・ポンプをさらに備えることを特徴とする請求項に記載のブートストラップスイッチ回路
【請求項4】
前記チャージ・ポンプは、
一端に前記第1クロック信号が印加される第2のコンデンサと、
前記第2のコンデンサの他端と前記第2の電源端との間に接続される第13のMOSトランジスタと、
一端に前記第1クロック信号の反転信号が印加され、他端に前記第13のMOSトランジスタの制御端が接続される第3のコンデンサと、
一端に前記第2の電源端が接続され、他端に前記第3のコンデンサの他端と前記第13のMOSトランジスタの制御端が接続され、制御端に前記第2のコンデンサの他端が接続される第14のMOSトランジスタと
を備え、
前記第3の制御信号は前記第2のコンデンサの他端から供給される
ことを特徴とする請求項に記載のブートストラップスイッチ回路。
【請求項5】
前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチ回路の出力端子に入力信号をサンプリングする第4のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする請求項1乃至のいずれかに記載のブートストラップスイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ブートストラップスイッチ回路に関し、特にスイッチオフ時のブートストラップスイッチのゲート電圧制御を行い、小面積で応答性を向上させることのできるブートストラップスイッチ回路に関する。
【背景技術】
【0002】
近年、各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められる。しかしながら、素子の微細化に伴う電源電圧の低下によって、MOSFETなどの電界効果トランジスタのオン抵抗が増加傾向にある。またMOSFETのオン抵抗は入力電圧依存性があり、そのようなスイッチでサンプリングされた信号は、出力波形に多くの歪成分を含んでしまう。スイッチのオン抵抗を下げつつ、オン抵抗に入力電圧依存性を持たないスイッチとして、ブートストラップスイッチ回路がある。
【0003】
これまで広く用いられてきたブートストラップ回路を図2に示す(例えば、特表2008−533824号公報参照)。図2の回路は、NMOSトランジスタMN1−MN10と、PMOSトランジスタMP1、MP2と、インバータINVと、コンデンサC1、C2、C3と、入力電圧VINが入力される入力ノードINと、出力電圧VOUTを出力する出力ノードOUTと、クロック信号ノードPHI、PHIZと、高電位の電源電圧VDDと、低電位の電源電圧VSSとを含む。ここで、NMOSトランジスタMN1はブートストラップスイッチであり、クロック信号ノードPHI、PHIZは、逆相の関係にあり、電圧VDDとVSSとを交互に出力する。また、低電位側の電源電圧VSSはグランドに接地されている。
【0004】
NMOSトランジスタMN8及びMN9のドレインは電源電圧VDDと接続される。また、NMOSトランジスタMN8のゲートはコンデンサC2のトッププレートに、ソースはコンデンサC1のトッププレートに接続される。NMOSトランジスタMN9のゲートはコンデンサC1のトッププレートに、ソースはコンデンサC2のトッププレートに接続される。さらにコンデンサC1のボトムプレートはクロック信号ノードPHIZに接続され、コンデンサC2のボトムプレートはインバータINVのOUT側に接続される。インバータINVのIN側にはクロック信号ノードPHIZが接続される。NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとは、チャージ・ポンプを形成する。
【0005】
NMOSトランジスタMN10のドレインは電源電圧VDDに、ゲートはNMOSトランジスタMN9のゲートに、ソースはコンデンサC3のトッププレートに接続される。また、NMOSトランジスタMN7のドレインはコンデンサC3のボトムプレートに、ゲートはクロック信号ノードPHIZに、ソースは電源電圧VSSに接続される。
【0006】
PMOSトランジスタMP2のソースは電源電圧VDDに、ドレインはNMOSトランジスタMP4のドレインに接続されており、PMOSトランジスタMP2およびNMOSトランジスタMN4のゲートはそれぞれクロック信号ノードPHIに接続されている。また、NMOSトランジスタMP4のソースはコンデンサC3のボトムプレートに接続されている。
【0007】
PMOSトランジスタMP2のドレインおよびNMOSトランジスタMN4のドレインはPMOSトランジスタMP1のゲート及びNMOSトランジスタMN3のドレインに接続されている。PMOSトランジスタMP1のソースはコンデンサC3のトッププレートに接続され、ドレインはNMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに接続される。
【0008】
NMOSトランジスタMN5のドレインは、NMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに、ゲートは電源電圧VDDに、ソースはNMOSトランジスタMN6のドレインに接続される。NMOSトランジスタMN6のゲートにはクロック信号ノードPHIZが、ソースには電源電圧VSSが接続される。
【0009】
NMOSトランジスタMN2のソースには入力電圧VINが入力される入力ノードIN及びNMOSトランジスタMN1のソースが接続され、NMOSトランジスタMN1のドレインには出力電圧VOUTを出力する出力ノードOUTが接続される。
【0010】
図2の回路は次のように動作する。まず、NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとで形成するチャージ・ポンプを考える。これは次のように動作する。まず、コンデンサC1およびC2にかかる電圧はゼロとする。
【0011】
クロック信号PHIZがハイになると、コンデンサC1のボトムプレートの電圧は上昇して電源電圧VDDになる。この状態でコンデンサC2およびC3のボトムプレートは電源電圧VSSとなり接地されるので、コンデンサC2およびC3はトッププレートの電圧がVDD−VTHN(VTHNはNMOSトランジスタMN9およびMN10のしきい値電圧)まで充電される。
【0012】
クロック信号PHIZがローになると、コンデンサC2のトッププレートは昇圧され、2VDD−VTHNとなる。また、コンデンサC1はスイッチMN8を通して充電されてVDDになる。
【0013】
次の段階でPHIZが再びハイになると、コンデンサC1はVDDに充電されているので、コンデンサC1のトッププレートは2VDDになり、コンデンサC2およびC3は完全に充電されてVDDになる。
【0014】
定常状態では、コンデンサC1、C2、C3は充電されてVDDになり、またコンデンサC1およびC2のトッププレートの電圧はVDDと2VDDとの間で変わる。従来のブートストラップスイッチは少なくとも1クロック期間の後にその定常状態に達する。
【0015】
全てのコンデンサが充電されて電源電圧VDDになったと仮定すると、ブートストラップスイッチは次のように動作する。
【0016】
PHIZがハイになると、コンデンサC2のボトムプレートは接地されてNMOSトランジスタMN10はオンになるので、コンデンサC3は充電されてVDDになる。PMOSトランジスタMP2もオンになり、PMOSトランジスタMP1のゲートを駆動してVDDにするのでPMOSトランジスタMP1はオフになる。また、MN6はオンになり、これによりMN5もオンになるため、ブートストラップスイッチであるNMOSトランジスタMN1のゲート端子は接地される。MN1のゲート端子が接地されることにより、NMOSトランジスタMN3、MN2、MN1はオフになる。この段階中は、NMOSトランジスタMN1は入力ノードINを出力ノードOUTから切り離し、コンデンサC3を充電してVDDにする。
【0017】
PHIZがローになると、NMOSトランジスタMN6はオフになるので、MN1のゲート端子は高インピーダンスになる。最初、コンデンサC3のボトムプレートは浮遊するが、スイッチMN4がオンになり、コンデンサC3をPMOSトランジスタMP1のゲートとソースとの間に接続するために、PMOSトランジスタMP1はすぐオンになり、コンデンサC3に蓄積された電荷はNMOSトランジスタMN1のゲート端子に流れ始める。NMOSトランジスタMN1のゲート電圧が上昇するとNMOSトランジスタMN2はオンになり、コンデンサC3のボトムプレートは入力電圧VINに上昇し、このためにコンデンサC3のトッププレートは電源電圧VDD+入力電圧VINに押し上げられる。最終的にこの電圧はNMOSトランジスタMN1のゲートに現われ、その結果MN1は完全にオンになって、入力ノードINと出力ノードOUTとを接続する。NMOSトランジスタMN2も完全にオンになって、入力ノードINとコンデンサC3のボトムプレートとを接続し、またNMOSトランジスタMN3は完全にオンになって、PMOSトランジスタMP1のゲートを駆動して入力電圧レベルにする。
【発明の概要】
【発明が解決しようとする課題】
【0018】
ここで、PHIZがローからハイに遷移する状態を考える。NMOSトランジスタMN1、MN2およびMN3のそれぞれのゲートに接続されたノードN1の電位の初期値はVDD+VINであり、トランジスタMN5のソース及びMN6のドレインに接続されたノードN5の電位の初期値はVDD−VTHNであり、また、トランジスタMN5はオフになっている。PHIZがハイになると、トランジスタMN6がオンになり、ノードN5の電位が下がる。その結果NMOSトランジスタMN5が徐々にオンし始め、ノードN1の電位が下がり始め、最終的にNMOSトランジスタMN1、MN2、MN3が完全にオフになる。
【0019】
上記のとおり、ブートストラップスイッチがオンからオフする過程において、図2ではNMOSトランジスタMN6がオンした後にNMOSトランジスタMN5がオンする構成となっているため、ブートストラップスイッチオフ時の応答性が悪いという問題があり、サンプリングエラーを招く場合がある。また、ノードN1の電位の減少に時間がかかるとNMOSトランジスタMN2、MN3がなかなかオフできず、ノードN4の電位がなかなか上昇しない。その結果PMOSトランジスタMP1がオフできなくなり、ノードN1の電位がコンデンサC3トッププレートの電位から下がりきらずにNMOSトランジスタMN1が長時間オフできない、という動作不良が発生する場合がある。
【0020】
そこで本発明は、上記の課題に鑑み、スイッチオフ時のブートストラップスイッチのゲート電圧制御を行い、小面積で応答性を向上させることのできるブートストラップスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明に係るブートストラップスイッチ回路は、上記の目的を達成するために、次のように構成される。
【0022】
入出力部のスイッチのゲートにたまった電荷を引き抜くための、ゲート制御部のスイッチのゲート電圧を電源電圧と参照電圧を切り替え制御するスイッチ、を備えることを特徴とする。
【0023】
具体的には、本発明に係るブートストラップスイッチ回路は、入力端子及び出力端子に接続され、第1のクロック信号に基づき生成される第1の制御信号が制御端に入力され、ブートストラップスイッチを構成する第1のMOSトランジスタと、一端が第1の電源端に接続され、前記第1のクロック信号に基づきオンオフ制御されることで前記第1のMOSトランジスタの制御端を前記第1の電源端に接続する第2のMOSトランジスタと、前記第2のMOSトランジスタを保護する役割を持ち前記第2のMOSトランジスタに接続され、制御端が第2の電源端または基準電源端に切り替えて接続される第3のMOSトランジスタと、前記第3のMOSトランジスタの制御端に前記第2の電源端または前記基準電源端の電圧を選択的に入力可能にするスイッチ部を構成する第4及び第5のMOSトランジスタと、を備え、前記第4のMOSトランジスタは、前記第2の電源端と前記第3のMOSトランジスタの制御端との間に接続され、制御端に入力される前記第1のクロック信号に基づきオンオフ制御され、前記第5のMOSトランジスタは、前記基準電源端と前記第3のMOSトランジスタの制御端との間に接続され、制御端に入力される前記第1のクロック信号と逆位相の第2のクロック信号に基づきオンオフ制御されることを特徴とする。
【0026】
また、本発明に係るブートストラップスイッチ回路は、第1のコンデンサと、前記基準電源端と前記第1のコンデンサの一端との間に接続され、第3の制御信号に基づきオンオフ制御される第6のMOSトランジスタと、前記第1の電源端と前記第1のコンデンサの他端に接続され、前記第1のクロック信号に基づきオンオフ制御される第7のMOSトランジスタと、一端が前記基準電源端に接続され、制御端から入力される前記第1のクロック信号基づきオンオフ制御される第8のMOSトランジスタと、一端が前記第1のコンデンサの他端に接続され、制御端から入力される前記第2のクロック信号に基づきオンオフ制御される第9のMOSトランジスタと、一端が前記第1のコンデンサの一端に接続され、制御端から入力される第2の制御信号に基づくオンオフ制御により、他端から前記第1の制御信号を出力する第10のMOSトランジスタであって、前記第2の制御信号は、前記第8のMOSトランジスタ及び前記第9のMOSトランジスタのオンオフ制御により前記第8のMOSトランジスタ及び前記第9のMOSトランジスタの他端から出力される信号である、第10のMOSトランジスタと、前記第1のMOSトランジスタの一端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第11のMOSトランジスタと、前記第10のMOSトランジスタの制御端と前記第1のコンデンサの他端との間に接続され、制御端から入力される前記第1の制御信号に基づきオンオフ制御される第12のMOSトランジスタと、を備えることを特徴とする。
【0027】
また、本発明に係るブートストラップスイッチ回路は、前記第6のMOSトランジスタの制御端に前記第3の制御信号が接続され、前記第3の制御信号を生成するチャージ・ポンプをさらに備えることを特徴とする。
【0028】
また、本発明に係るブートストラップスイッチ回路は、前記チャージ・ポンプは、一端に前記第1クロック信号が印加される第2のコンデンサと、前記第2のコンデンサの他端と前記第2の電源端との間に接続される第13のMOSトランジスタと、一端に前記第1クロック信号の反転信号が印加され、他端に前記第13のMOSトランジスタの制御端が接続される第3のコンデンサと、一端に前記第2の電源端が接続され、他端に前記第3のコンデンサの他端と前記第13のMOSトランジスタの制御端が接続され、制御端に前記第2のコンデンサの他端が接続される第14のMOSトランジスタとを備え、前記第3の制御信号は前記第2のコンデンサの他端から供給されることを特徴とする。
【0029】
また、本発明に係るブートストラップスイッチ回路は、前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチ回路の出力端子に入力信号をサンプリングする第4のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする。
【発明の効果】
【0030】
本発明によれば、ゲート制御部の各スイッチサイズを大きくすることなく、入出力部のスイッチのゲート電圧を速やかに下げ、ブートストラップスイッチのオフ時の応答性を高めることができる。
【図面の簡単な説明】
【0031】
図1】本実施形態に係るブートストラップスイッチ回路の回路図である。
図2】従来技術を用いて構成されるブートストラップスイッチ回路の回路図である。
【発明を実施するための形態】
【0032】
本実施形態に係るブートストラップ回路を図1に示す。図1の回路は、NMOSトランジスタMN1−MN12と、PMOSトランジスタMP1、MP2と、インバータINVと、コンデンサC1、C2、C3と、入力電圧VINが入力される入力ノードINと、出力電圧VOUTを出力する出力ノードOUTと、クロック信号ノードPHI、PHIZと、高電位の電源電圧VDDと、低電位の電源電圧VSSとを含む。NMOSトランジスタMN1はブートストラップスイッチである。クロック信号ノードPHI、PHIZは、逆相の関係にあり、電圧VDDとVSSとを交互に出力する。また、低電位側の電源電圧VSSはグランドに接地されている。
【0033】
NMOSトランジスタMN8、MN9と、コンデンサC1、C2と、インバータINVとは、図2に記載の従来のブートストラップ回路と同一のチャージ・ポンプを形成する。
【0034】
NMOSトランジスタMN10のドレインは参照電圧VREFに、ゲートはNMOSトランジスタMN9のゲートに、ソースはコンデンサC3のトッププレートに接続される。また、NMOSトランジスタMN7のドレインはコンデンサC3のボトムプレートに、ゲートはクロック信号ノードPHIZに、ソースは電源電圧VSSに接続される。
【0035】
PMOSトランジスタMP2のソースは参照電圧VREFに、ドレインはNMOSトランジスタMP4のドレインに接続されており、PMOSトランジスタMP2およびNMOSトランジスタMN4のゲートはそれぞれクロック信号ノードPHIに接続されている。また、NMOSトランジスタMN4のソースはコンデンサC3のボトムプレートに接続されている。
【0036】
PMOSトランジスタMP2のドレインおよびNMOSトランジスタMN4のドレインはPMOSトランジスタMP1のゲート及びNMOSトランジスタMN3のドレインに接続されている。PMOSトランジスタMP1のソースはコンデンサC3のトッププレートに接続され、ドレインはNMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに接続される。
【0037】
NMOSトランジスタMN11のドレインは電源電圧VDDに、ゲートはクロック信号ノードPHIZに接続され、MN12のドレインは参照電圧VREFに、ゲートはクロック信号ノードPHIに接続されている。また、NMOSトランジスタMN11及びMN12のそれぞれのソースはNMOSトランジスタMN5のゲートに接続されている。NMOSトランジスタMN5のドレインは、NMOSトランジスタMN1、MN2、及びMN3のそれぞれのゲートに、ソースはNMOSトランジスタMN6のドレインに接続される。NMOSトランジスタMN6のゲートにはクロック信号ノードPHIZが、ソースには電源電圧VSSが接続される。
【0038】
NMOSトランジスタMN2のソースには入力ノードIN及びNMOSトランジスタMN1のソースが接続され、NMOSトランジスタMN1のドレインには出力ノードOUTが接続される。
【0039】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【0040】
PHIZがハイになると、コンデンサC1のボトムプレートは上昇して電源電圧VDDになり、トッププレートは2VDDとなる。これによりNMOSトランジスタMN10はオンになるので、コンデンサC3は充電されて参照電圧VREFになる。ここで、参照電圧VREFは電源電圧VDD以下であり、且つVTHNを十分に上回る電位であることを言及しておく。PMOSトランジスタMP2もオンになり、PMOSトランジスタMP1のゲートを駆動して参照電圧VREFにするのでPMOSトランジスタMP1はオフになる。また、NMOSトランジスタMN6はオンになり、MN5もオンになるため、NMOSトランジスタMN1のゲートは接地される。MN1のゲート端子が接地されることにより、NMOSトランジスタMN3、MN2、MN1はオフになる。この段階中は、NMOSトランジスタMN1は入力ノードINを出力ノードOUTから切り離し、コンデンサC3を充電してVREFにする。
【0041】
PHIZがローになると、NMOSトランジスタMN6はオフとなるので、MN1のゲート端子は高インピーダンスになる。最初、コンデンサC3のボトムプレートは浮遊するが、NMOSトランジスタMN4がオンになり、コンデンサC3をPMOSトランジスタMP1のゲートとソースとの間に接続するために、PMOSトランジスタMP1はすぐオンになり、コンデンサC3に蓄積された電荷は主スイッチMN1のゲートに流れ始める。NMOSトランジスタMN1のゲート電圧が上昇するとNMOSトランジスタMN2はオンになり、コンデンサC3のボトムプレートは入力電圧VINに上昇し、このためにコンデンサC3のトッププレートは参照電圧VREF+入力電圧VINに押し上げられる。最終的にこの電圧はNMOSトランジスタMN1のゲートに現われ、その結果NMOSトランジスタMN1は完全にオンになって、入力ノードINと出力ノードOUTとを接続する。NMOSトランジスタMN2は完全にオンになって、入力ノードINとコンデンサC3のボトムプレートとを接続し、またNMOSトランジスタMN3は完全にオンになって、PMOSトランジスタMP1のゲートを駆動して入力電圧レベルにする。このとき、NMOSトランジスタ12がオンしているので、NMOSトランジスタMN5のゲート電圧は参照電圧VREFとなり、トランジスタMN5のソース及びMN6のドレインに接続されたノードN5の電位はVREF−VTHNとなる。つまり、ノードN1の電位であるVREF+VINがMN6のドレインに印加されると、MN6のソース・ドレイン間に過大な電位差が生じMN6が破壊する可能性が高いが、MN5がMN6のドレイン電圧をVREF−VTHNに保つことで、MN6の破壊を防具ことができるため、MN5はMN6を保護することができる。
【0042】
次に、PHIZがローからハイに遷移する状態を考える。PHIZがハイになるとトランジスタMN11がオンになるので、トランジスタMN5のゲート電圧がVDDとなる。NMOSトランジスタMN1、MN2およびMN3のそれぞれのゲートに接続されたノードN1の電位の初期値はVREF+VIN、ノードN5の電位の初期値はVREF−VTHNであり、且つVDD>VREFなので、トランジスタMN5は完全にオンになる。よって、NMOSトランジスタMN6がオンになってノードN5の電位が下がるのを待つことなく、ノードN1の電位を速やかに下げることが可能となる。その結果、トランジスタMN5、MN6の面積を大きくすることなくブートストラップスイッチのオンからオフ時の応答性を改善することができる。
【0043】
図1に記載のブートストラップスイッチ回路をスイッチトキャパシタ回路のスイッチ部に適用することで、入力信号に依らずにスイッチのオン抵抗を一定、且つ小面積でスイッチオフ時の応答性のよいスイッチトキャパシタ回路を実現することができる。
【符号の説明】
【0044】
MN1〜MN12 NMOSトランジスタ
MP1、MP2 PMOSトランジスタ
INV インバータ
C1〜C3 コンデンサ
IN 入力ノード
OUT 出力ノード
PHI、PHIZ クロック信号ノード
VDD、VSS 電源電圧
N1〜N5 ノード
図1
図2