特許 5711576 発振器及び発振器を有する半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5711576

(24)【登録日】2015年3月13日

(45)【発行日】2015年5月7日

(54)【発明の名称】発振器及び発振器を有する半導体装置

(51)【国際特許分類】

   H03K 3/03 20060101AFI20150416BHJP

   H03K 3/354 20060101ALI20150416BHJP

【ＦＩ】

   H03K3/03

   H03K3/354 C

【請求項の数】6

【全頁数】26

(21)【出願番号】特願2011-59838(P2011-59838)

(22)【出願日】2011年3月17日

(65)【公開番号】特開2012-195882(P2012-195882A)

(43)【公開日】2012年10月11日

【審査請求日】2014年2月13日

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】木村 宏之

【審査官】 白井 孝治

(56)【参考文献】

【文献】 特開昭６１−２４５７１４（ＪＰ，Ａ）

【文献】 特開昭５９−００７２３０（ＪＰ，Ａ）

【文献】 米国特許第０５４９１４５６（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ３／００〜 ３／３６

(57)【特許請求の範囲】

【請求項1】

互いに直列に接続された複数のインバータを備え、
前記複数のインバータのうちの任意のインバータに入力された第１の信号と同相である第３の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第１の容量素子と、
前記第１の信号と逆相である第２の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第２の容量素子と、
前記第２の容量素子と並列に接続された第１の抵抗素子と、
一方の端子が前記第３の信号を出力するインバータの出力端子に接続された第３の容量素子と、
前記第２の信号を出力するインバータの出力端子と、前記第３の容量素子の他方の端子との間に接続された第４の容量素子と、
前記第４の容量素子と並列に接続された第２の抵抗素子と
を備え、
前記第１の容量素子を介して供給された前記第３の信号と、前記第２の容量素子及び前記第１の抵抗素子を介して供給された前記第２の信号とを合わせた信号を前記第１の信号として帰還させ、
前記第１の信号を第１の基準信号として出力すると共に、
前記第３の容量素子を介して供給された前記第３の信号と、前記第４の容量素子及び前記第２の抵抗素子を介して供給された前記第２の信号とを合わせた信号を第２の基準信号として出力することを特徴とする発振器。

【請求項2】

前記第１の容量素子の容量値と前記第２の容量素子の容量値との比は、３：１であることを特徴とする請求項１に記載の発振器。

【請求項3】

前記第１〜第３の信号のうちの少なくとも１つの信号の波形を整形する波形整形回路を備えることを特徴とする請求項１又は２に記載の発振器。

【請求項4】

前記第１の容量素子、前記第２の容量素子及び第１の抵抗素子とからなるＲＣ回路の時定数と、前記第３の容量素子、前記第４の容量素子及び第２の抵抗素子とからなるＲＣ回路の時定数との比が１：ｎである時に、
前記第３の容量素子の容量値と前記第４の容量素子の容量値との比は、１：（１−２^{−（１−ｎ）}）／（１＋２^{−（１−ｎ）}）であることを特徴とする請求項１〜３のいずれか１項に記載の発振器。

【請求項5】

前記第１の基準信号及び前記第２の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする請求項１〜４のいずれか１項に記載の発振器。

【請求項6】

請求項１〜５のいずれか１項に記載の発振器を少なくとも１つ備えると共に、
前記発振器と異なる種類の半導体回路を少なくとも１つ備えることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振器及び発振器を有する半導体装置に関し、特に抵抗素子と容量素子とからなるＲＣ回路を用いて構成される発振器及び発振器を有する半導体装置に関する。

【背景技術】

【0002】

様々の電子機器において、正弦波やパルス信号等のような一定の周期と振幅とが連続する信号を生成するために発振器が用いられる。このような発振器は、一般的に半導体装置として集積されている。この発振器には、様々な種類の発振器があるが、その一つとして、特許文献１〜３の発振器のように、抵抗素子と容量素子とからなるＲＣ回路を備えて構成されたＲＣ発振器がある。

【0003】

（発振器１００の回路構成）
まず、図１０を参照して、従来技術における一般的な発振器１００の回路構成を説明する。
図１０に示す発振器１００は、他の半導体回路と同じ半導体基板上に集積され、インバータＩ₁，Ｉ₂と、抵抗素子Ｒ₁と、容量素子Ｃ₁とを備えて構成される。
インバータＩ₁，Ｉ₂は、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路（反転増幅器）である。インバータＩ₁は、入力端子が容量素子Ｃ₁の端子と接続され、出力端子がインバータＩ₂の入力端子と接続される。インバータＩ₂は、入力端子がインバータＩ₁の出力端子と接続され、出力端子が信号出力端子Ｔ_OUTと接続される。つまり、複数のインバータＩ₁，Ｉ₂は、互いに直列に接続されている。

【0004】

ここで、容量素子Ｃ₁の端子とインバータＩ₁の入力端子との接続間をノードＮ₁とし、インバータＩ₁の出力端子とインバータＩ₂の入力端子との接続間をノードＮ₂とし、インバータＩ₂の出力端子と信号出力端子Ｔ_OUTとの間のノードをノードＮ₃とする。
抵抗素子Ｒ₁は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₁に接続される。抵抗素子Ｒ₁は、ノードＮ₂の信号Ｓ₂を、信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。

【0005】

容量素子Ｃ₁は、一方の端子がノードＮ₃に接続され、他方の端子がノードＮ₁に接続される。容量素子Ｃ₁は、ノードＮ₃の信号Ｓ₃を、信号Ｓ₃と同相である信号Ｓ₁に帰還させる。
信号出力端子Ｔ_OUTは、生成されたクロック信号Ｓ_OUTで動作する各種の半導体回路と接続されたり、半導体装置の外部にある各種の機器と接続される。
なお、例えばインバータＩ₁，Ｉ₂には、図示しない電源線等からこれらを動作させるための各電圧、例えば電源電圧Ｖ_DD（Ｖ）と接地電圧Ｖ_SS＝０（Ｖ）が供給されている。

【0006】

上記で説明したように、この発振器１００は、複数のインバータＩ₁，Ｉ₂が直列に接続されている。従って、ノードＮ₁の信号Ｓ₁とノードＮ₂の信号Ｓ₂とは、逆相であることが言える。又、ノードＮ₃の信号Ｓ₃とノードＮ₁の信号Ｓ₁とは、同相であることが言える。インバータＩ₁から出力された信号Ｓ₂は、容量素子Ｒ₁を介してインバータＩ₁の入力端子側に帰還される。又、最後段であるインバータＩ₂から出力された信号Ｓ₃は、容量素子Ｃ₁を介してインバータＩ₁の入力端子側に帰還される。

【0007】

つまり、発振器１００は、抵抗素子Ｒ₁と容量素子Ｃ₁とから構成されたＲＣ回路１０１を有しているＲＣ発振器であると言えると共に、インバータＩ₁，Ｉ₂と抵抗素子Ｒ₁と容量素子Ｃ₁とがリング状に接続されているリング発振器であると言える。従って、発振器１００は、抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁の容量素子ｃ₁との時定数によって決まる周波数ｆ_Cのクロック信号Ｓ_OUTを生成する。そして、発振器１００は、最後段であるインバータＩ₂から出力された信号、すなわちノードＮ₃の信号Ｓ₃をクロック信号Ｓ_OUTとして、信号出力端子Ｔ_OUTから出力する。なお、ノードＮ₁の信号Ｓ₁をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。

【0008】

（発振器１００の動作）
次に、図１１を参照して、発振器１００の動作を説明する。
図１１に示すグラフの縦軸は、発振器１００のノードＮ₁〜Ｎ₃の各電圧ｖ₁〜ｖ₃を示す。又、横軸は、時間Ｔを示す。図１１（ａ）は、発振器１００のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す。図１１（ｂ）は、発振器１００のノードＮ₂，Ｎ₃の信号Ｓ₂、Ｓ₃の電圧ｖ₂，ｖ₃を示す。
まず、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、その最高電圧（Ｈレベル）である電源電圧Ｖ_DD（Ｖ）と、最低電圧（Ｌレベル）である接地電圧Ｖ_SS＝０（Ｖ）との中間の電圧、つまりインバータＩ₁から出力される信号Ｓ₂の電圧が反転される閾値電圧Ｖ_DD／２（Ｖ）になる。

【0009】

この時、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になっている。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になっている。
そして、時間Ｔがｔ₁（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に徐々に低くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に徐々に高くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から徐々に高くなる。

【0010】

そして、時間Ｔがｔ₂（Ｓｅｃ）になると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ１の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）になる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最高電圧になる。

【0011】

ここで、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）より電圧Ｖ_O（Ｖ）だけ高いＶ_DD＋Ｖ_O（Ｖ）になっている。
そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD＋Ｖ_O（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１０１の時定数によって、漸近的に０（Ｖ）に近づいていく。従って、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁の時間変化は、図１１のグラフ状で下側に凸である凸曲線になる。

【0012】

そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。
そして、時間Ｔがｔ₃（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に徐々に高くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に徐々に低くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から徐々に低くなる。

【0013】

そして、時間Ｔがｔ₄（Ｓｅｃ）になると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最低電圧になる。この時も、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）より電圧Ｖ_O（Ｖ）だけ低い−Ｖ_O（Ｖ）になっている。そして、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₂の電圧ｖ₃は、０（Ｖ）になる。

【0014】

そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₄（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、−Ｖ_O（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に高くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１０１の時定数によって、漸近的にＶ_DD（Ｖ）に徐々に近づいていく。従って、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁の時間変化は、図１１のグラフ状で上側に凸である凸曲線になる。

【0015】

そして、図１１（ａ）及び図１１（ｂ）のグラフに示すように、時間Ｔがｔ₅（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、時間Ｔがｔ₁（Ｓｅｃ）であった時の電圧と同じ電圧になる。
なお、発振器１００により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cは、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの時間と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの時間との総和である。このように、発振器１００は、上記の動作を繰り返すことで、周期Ｔ_Cのクロック信号Ｓ_OUTを生成する。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開平１０−２２３３６９号公報

【特許文献2】特開２００５−３１１５７８号公報

【特許文献3】特開２０１０−６３０２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

しかしながら、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、時間Ｔがｔ₂（Ｓｅｃ）になると、本来であればＶ_DD（Ｖ）になるはずであるが、実際にはＶ_DD（Ｖ）をＶ_O（Ｖ）だけ上回っている。又、ノードＮ₁の電圧ｖ₁は、時間Ｔがｔ₄（Ｓｅｃ）になると、本来であれば０（Ｖ）になるはずであるが、実際には０（Ｖ）を−Ｖ_O（Ｖ）だけ下回っている。つまり、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を越えてしまっている。

【0018】

例えば、インバータＩ₁の入力側のトランジスタは、ノードＮ₁の電圧ｖ₁が本来とるべき電圧範囲に基づいて、その耐圧を有するものが用いられている。しかしながら、ノードＮ₁の電圧ｖ₁が、Ｖ_DD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を大きく越えて、インバータＩ₁の入力端子側に、そのトランジスタの耐圧を超える電圧が入力されてしまう場合がある。すると、インバータＩ₁のトランジスタが壊れてしまい、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。

【0019】

仮に、発振器１００を製造する際に、十分に余裕を持たせた耐圧のトランジスタを有するインバータＩ₁を用いることもできる。しかしながら、その耐圧を超えるような電圧が瞬間的に入力される場合もある。すると、同様にトランジスタが壊れてしまい、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。

【0020】

又、インバータの入力端子側に、回路を保護するための保護回路等を用いることも考えられる。しかしながら、保護回路を接続することによって、ノードＮ₁の電圧ｖ₁が本来の最高電圧又は最低電圧にならないように押さえ込まれたり、保護回路に電流が流れ込んだりする場合がある。発振器１００により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cは、インバータの出力が切り替わった直後のノードＮ₁の最高電圧又は最低電圧と、その後の時間の経過に伴って変化する電圧ｖ₁とによって決まる。このため、ノードＮ₁の電圧ｖ₁が所望の最高電圧又は最低電圧にならなかったり、時間の経過に伴って保護回路に流れ込む電流が大きく変化したりする場合がある。すると、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。

【0021】

そこで、本発明は、上記の課題に鑑み、インバータとの接続点であるノードの最高電圧及び最低電圧が最適な電圧になるようにし、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることのできる発振器を提供することを目的とする。

【課題を解決するための手段】

【0022】

本発明による発振器は、上記の目的を達成するために、次のように構成される。
まず、本発明による第１の発振器は、互いに直列に接続された複数のインバータを備え、前記複数のインバータのうちの任意のインバータに入力された第１の信号と同相である第３の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第１の容量素子と、前記第１の信号と逆相である第２の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第２の容量素子と、前記第２の容量素子と並列に接続された第１の抵抗素子と、一方の端子が前記第３の信号を出力するインバータの出力端子に接続された第３の容量素子と、前記第２の信号を出力するインバータの出力端子と、前記第３の容量素子の他方の端子との間に接続された第４の容量素子と、前記第４の容量素子と並列に接続された第２の抵抗素子とを備え、前記第１の容量素子を介して供給された前記第３の信号と、前記第２の容量素子及び前記第１の抵抗素子を介して供給された前記第２の信号とを合わせた信号を前記第１の信号として帰還させ、前記第１の信号を第１の基準信号として出力すると共に、前記第３の容量素子を介して供給された前記第３の信号と、前記第４の容量素子及び前記第２の抵抗素子を介して供給された前記第２の信号とを合わせた信号を第２の基準信号として出力することを特徴とする。

【0023】

上記の第１の発振器によれば、第１の容量素子は、第１の信号と同相である第３の信号を第１の信号に帰還させ、第２の容量素子は、第１の信号と逆相である第２の信号を第１の信号に帰還させるようになっている。つまり、第１の容量素子と第２の容量素子と第１の抵抗素子とからＲＣ回路が構成されている。
従って、ＲＣ回路を構成している第１の容量素子の容量値と、第２の容量素子の容量値と、第１の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成されるクロック信号の周波数のずれを抑えることが可能となる。
また、第１の容量素子、第２の容量素子及び第１の抵抗素子と対になる第３の容量素子、第４の容量素子及び第２の抵抗素子とから別のＲＣ回路が構成されている。
従って、第１の容量素子と、第２の容量素子と、第１の抵抗素子とからなるＲＣ回路と別のＲＣ回路を構成している第３の容量素子の容量値と、第４の容量素子の容量値と、第２の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成される一組のクロック信号の周波数のずれを抑えることが可能となる。

【0024】

次に、本発明による第２の発振器は、前記第１の容量素子の容量値と前記第２の容量素子の容量値との比は、３：１であることを特徴とする。
上記の第２の発振器によれば、第１の容量素子の容量値と第２の容量素子の容量値との比を３：１とすることで、例えば、最高電圧がＶ_DD（Ｖ）になり、最低電圧が０（Ｖ）にすることが可能となる。

【0025】

次に、本発明による第３の発振器は、前記第１〜第３の信号のうちの少なくとも１つの信号の波形を整形する波形整形回路を備えることを特徴とする。
上記の第３の発振器によれば、波形整形回路が、入力された信号を整形して、その信号をクロック信号として出力する。これにより、各ノードの信号をそのままクロック信号として出力せずに、信号を整形してからクロック信号として出力することが可能となる。

【0028】

次に、本発明による第４の発振器は、前記第１の容量素子、前記第２の容量素子及び第１の抵抗素子とからなるＲＣ回路の時定数と、前記第３の容量素子、前記第４の容量素子及び第２の抵抗素子とからなるＲＣ回路の時定数との比が１：ｎである時に、前記第３の容量素子の容量値と前記第４の容量素子の容量値との比は、１：（１−２^{−（１−ｎ）}）／（１＋２^{−（１−ｎ）}）であることを特徴とする。

【0029】

上記の第４の発振器によれば、上記の２つのＲＣ回路の時定数の関係がある時に、第３の容量素子の容量値と第４の容量素子の容量値との比を１：（１−２^{−（１−ｎ）}）／（１＋２^{−（１−ｎ）}）とすることで、例えば、最高電圧がＶ_DD（Ｖ）になり、最低電圧が０（Ｖ）になるような一組のクロック信号を生成することが可能となる。
次に、本発明による第５の発振器は、前記第１の基準信号及び前記第２の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする。

【0030】

上記第５の発振器によれば、波形整形回路の一例として、タイミング生成回路を用いることで、周波数のずれを抑えた任意のクロック信号を整形することが可能となる。具体的には、タイミング生成回路が、位相が互いに逆相であるノンオーバーラップクロック信号を生成することができる。
次に、本発明による半導体装置は、上記で説明した第１〜第５のいずれか１つの発振器を少なくとも１つ備えると共に、前記発振器と異なる種類の半導体回路を少なくとも１つ備えることを特徴とする。
上記の半導体装置によれば、上記で説明した第１〜第５の発振器のいずれか１つの発振器によって生成されたクロック信号を用いて、半導体装置上に同時に集積された半導体回路等を動作させることが可能となる。

【発明の効果】

【0031】

本発明によれば、ＲＣ回路部を構成する第１の容量素子の容量値と、第２の容量素子の容量値と、抵抗素子の抵抗値とによって、ノードの最高電圧及び最低電圧が任意の電圧になる。これにより、ノードの電圧を、本来の最高電圧又は最低電圧にすることができ、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。
さらに、回路を保護するための保護回路等を同時に用いることができ、又、インバータのトランジスタに故障が生じるのを抑えられる。これにより、発振器の動作の安定性が向上し、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。

【図面の簡単な説明】

【0032】

【図1】本発明の第１実施形態に係る発振器１０の回路構成を示すブロック図である。

【図2】発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す波形図である。

【図3】発振器１０のノードＮ₂の電圧ｖ₂を基準とした時の各ノードの電圧を示す図である。

【図4】発振器１０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示す波形図である。

【図5】本発明の第２実施形態に係る発振器２０の回路構成を示すブロック図である。

【図6】発振器２０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す波形図である。

【図7】発振器２０のノードＮ₂の電圧ｖ₂を基準とした時の各ノードの電圧を示す図である。

【図8】発振器２０のノードＮ₁〜Ｎ₆の信号Ｓ₁〜Ｓ₆の電圧ｖ₁〜ｖ₆を示す波形図である。

【図9】本発明の実施形態に係る発振器２０の変形例に係る発振器３０の回路構成を示すブロック図である。

【図10】従来技術における発振器１００の回路構成を示すブロックである。

【図11】従来技術における発振器１００のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃を示す波形図である。

【発明を実施するための形態】

【0033】

以下に、本発明の好適な実施形態に係る発振器を、各図面を参照して説明する。なお、以下の説明における構成要部のうち、同等の構成要部については、各図面で同じ符号によって示している。
（第１実施形態）
最初に、本発明の第１実施形態に係る発振器１０を説明する。

【0034】

（発振器１０の回路構成）
では、図１を参照して、本発明の第１実施形態に係る発振器１０の回路構成を説明する。
これより説明する図１に示す発振器１０が少なくとも１つ、半導体装置として半導体基板上に集積されている。さらに発振器１０以外の半導体回路が少なくとも１つ、半導体装置として同一の半導体基板上に集積されている。なお、発振器１０以外の半導体基板や他の半導体回路等についての説明は、省略する。

【0035】

図１に示す発振器１０は、図１０に示した発振器１００を構成する素子の他に、容量素子Ｃ₂を備えて構成される。
容量素子Ｃ₂は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₁に接続される。上記で説明したように、インバータＩ₁，Ｉ₂は、互いに直列に接続されている。従って、ノードＮ₂の信号Ｓ₂とノードＮ₁の信号Ｓ₁とは、逆相である。又、ノードＮ₃の信号Ｓ₃とノードＮ₁の信号Ｓ₁とは、同相である。このため、容量素子Ｃ₂は、ノードＮ₂の信号Ｓ₂を、ノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。

【0036】

この発振器１０においても、発振器１００と同様に、複数のインバータＩ₁，Ｉ₂が互いに直列に接続され、インバータＩ₁，Ｉ₂と抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂によって構成されたリング発振器である。従って、ノードＮ₂の信号Ｓ₂は、抵抗素子Ｒ₁を介してノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還される。又、ノードＮ₃の信号Ｓ₃は、容量素子Ｃ₁を介して同相のノードＮ₁の信号Ｓ１に帰還される。

【0037】

又、発振器１０は、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂とからＲＣ回路１１が構成されている。よって、ＲＣ回路１１の時定数は、抵抗素子Ｒ₁の抵抗値ｒ₁と、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂とによって決まる。そして、発振器１０は、その時定数によって決まる周波数ｆ_Cのクロック信号Ｓ_OUTを生成する。その際、発振器１０は、発振器１０のインバータＩ₁の入力端子側となるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧が、任意の電圧になるように構成されている。なお、発振器１０では、ノードＮ₃を流れる信号Ｓ₃をクロック信号Ｓ_OUTとして出力しているが、勿論、別のノードを流れる信号をクロック信号Ｓ_OUTとして出力しても良い。なお、ノードＮ₁の信号Ｓ₁をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。

【0038】

（発振器１０の電圧ｖ１の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図２及び図３を参照して、本発明の第１実施形態に係る発振器１０のインバータＩ₁の入力端子側となるノードＮ₁の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図２（ａ）は、発振器１０のノードＮ₂，Ｎ₃の信号Ｓ₂，Ｓ₃の電圧ｖ₂，ｖ₃を示すグラフである。図２（ｂ）は、発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示すグラフである。図２（ａ）及び図２（ｂ）の縦軸は各信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示し、横軸は時間Ｔを示す。
又、図３（ａ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₃（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₄（Ｓｅｃ）のときの各ノードの電圧を示す。

【0039】

なお、発振器１０の動作においても、インバータＩ₁の入力端子側となるノードＮ₁の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₁（Ｓｅｃ）になり、さらにｔ₂（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD（Ｖ）に向かって増加する。

【0040】

そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂は０（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃がＶ_DD（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に減少していく。
このように、ノードＮ₁の電圧ｖ₁を任意の最高電圧まで増加させ、ノードＮ₁の電圧ｖ₁を任意の最高電圧から徐々に減少させるためには、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を所定の値に変更すれば良い。

【0041】

一方で、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₃（Ｓｅｃ）になり、さらにｔ₄（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から０（Ｖ）に向かって減少する。

【0042】

そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₄（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂はＶ_DD（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃が０（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に増加していく。

【0043】

このように、ノードＮ₁の電圧ｖ₁を任意の最低電圧まで減少させ、ノードＮ₁の電圧ｖ₁を任意の最低電圧から徐々に増加させるために、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を所望の値に変更すれば良い。
上記のようにして、ノードＮ₁の最高電圧及び最低電圧を、任意の電圧、ここではＶ_DD（Ｖ）、０（Ｖ）とする時、図３（ａ）及び図３（ｂ）に示した各ノードの電圧より、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₁の電圧の変位を、下記の数１−１に示す式のように表すことができる。

【0044】

【数1-1】

【0045】

上記の数１−１に示す式から、容量素子Ｃ₁の容量値ｃ₁と容量素子Ｃ₂の容量値ｃ₂との関係は、下記の数１−２に示す式のように表すことができる。

【0046】

【数1-2】

【0047】

上記の数１−２に示す式を展開すると、下記の数１−３に示す式のように表すことができる。

【0048】

【数1-3】

【0049】

つまり、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値との比は、３：１になる。このような時、インバータＩ₁の入力端子側であるノードＮ₁の最高電圧をＶ_DD（Ｖ）にすることができると共に、最低電圧が０（Ｖ）にすることができる。つまり、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂とによって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧を任意の電圧にすることができる。

【0050】

なお、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂とは、ノードＮ₂の電圧ｖ₂を基準とした時であって時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₁の電圧の変位を考慮して求めたが、時間Ｔがｔ₁（Ｓｅｃ）からｔ₂（Ｓｅｃ）のときから求めても同様の結果が得られる。
又、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cは、ＲＣ回路１１の抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂との時定数によって決まる。従って、時間Ｔがｔ（Ｓｅｃ）の時のノードＮ₁の電圧ｖ１（ｔ）を下記の数１−４に示す式のように表すことができる。

【0051】

【数1-4】

【0052】

又、ノードＮ₁の電圧ｖ１は、時刻ｔ＝０でＶ_DD（Ｖ）ならば、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cの半分の時間、つまりＴ_C／２（Ｓｅｃ）で、Ｖ_DD／２（Ｖ）になる。このため、下記の数１−４に示す式を、下記の数１−５に示す式のように表すことができる。

【0053】

【数1-5】

【0054】

ノードＮ₁の電圧ｖ₁を、上記の数１−５に示す式のように表すことができる時に、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cを、下記の数１−６に示す式のように表すことができる。

【0055】

【数1-6】

【0056】

上記の数１−３に示した式で説明したように、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値との比は、３：１である。このため、上記の数１−６に示す式に数１−３に示した式を代入し、その式を展開する。すると、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cを、数１−７に示す式のように表すことができる。

【0057】

【数1-7】

【0058】

よって、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cについても、抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂とによって決まることがわかる。
上記で説明したように、発振器１０のノードｖ₁の信号Ｓ₁の最高電圧がＶ_DD（Ｖ）になると共に、最低電圧が０（Ｖ）になるように、ＲＣ回路１１の容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を決めることができる。勿論、ノードｖ₁の信号Ｓ₁の最高電圧及び最低電圧は任意の電圧で良いため、上記で説明したようにＲＣ回路１１の容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を変更すれば良い。

【0059】

（発振器１０の動作）
続いて、図４を参照して、本発明の第１実施形態に係る発振器１０の動作を説明する。
図４（ａ）は、発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す。図４（ｂ）は、発振器１０のノードＮ₂，Ｎ₃の各信号の電圧ｖ₂，ｖ₃を示す。図４（ａ）及び図４（ｂ）に示すグラフの縦軸は発振器１０のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃を示し、又横軸は時間Ｔを示す。
まず、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）である時に、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）である。又、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）である。図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）である。

【0060】

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）からｔ₂（Ｓｅｃ）になると、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）からＶ_DD（Ｖ）に向かって徐々に高くなる。

【0061】

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）になった時に、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最高電圧であるＶ_DD（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号Ｓ_OUTを生成する動作では、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧は、Ｖ_DD（Ｖ）より電圧Ｖ_O（Ｖ）だけ高くなっていた。ところが、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、上記で説明したように容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧が、丁度Ｖ_DD（Ｖ）になる。このため、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、ノードＮ₁の信号Ｓ₁の最高電圧がＶ_DD（Ｖ）を上回ることがない。

【0062】

そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１１の時定数によって、漸近的に０（Ｖ）に近づき、下側が凸になる凸曲線をたどりながら徐々に低くなっていく。

【0063】

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）になると、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最低電圧である０（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号Ｓ_OUTを生成する動作では、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）より電圧Ｖ_O（Ｖ）だけ低くなっていた。ところが、発振器１０では、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ１の最低電圧が、０（Ｖ）になる。このため、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、ノードＮ₁の信号Ｓ₁の最低電圧が０（Ｖ）を下回ることがない。

【0064】

そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₄（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に高くなっていく。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１１の時定数によって、漸近的にＶ_DD（Ｖ）に近づき、上側が凸になる凸曲線をたどりながら徐々に高くなっていく。

【0065】

そして、図４（ａ）及び図４（ｂ）のグラフに示すように、時間Ｔがｔ₅（Ｓｅｃ）になった時に、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、時間Ｔがｔ₁（Ｓｅｃ）であった時と同じ電圧に戻る。
なお、上記で説明した発振器１０により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cについても、発振器１００と同様に、ＲＣ回路１１の時定数によって決まる。クロック信号の周期Ｔ_Cは、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの時間Ｔ_C／２（Ｓｅｃ）と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの時間Ｔ_C／２（Ｓｅｃ）との総和である。このように、発振器１００は、上記の動作を繰り返しながらクロック信号Ｓ_OUTを生成する。

【0066】

（発振器１０のまとめ）
上記で説明したように、第１実施形態に係る発振器１０は、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧を任意に電圧にすることができる。

【0067】

（第２実施形態）
上記で説明した第１の実施形態に係る発振器１０は、任意のノードの信号をクロック信号として、そのまま出力するものであった。しかしながら、信号を整形した上で、その信号をクロック信号として出力することもできる。そこで、信号を整形するための波形整形回路を用いて構成される発振器を説明する。

【0068】

（発振器２０の回路構成）
まず、図５を参照して、本発明の第２実施形態に係る発振器２０の回路構成を説明する。
図５に示す発振器２０は、図１に示した発振器１０を構成する素子の他に、抵抗素子Ｒ₂と、容量素子Ｃ₃，Ｃ₄とを備えて構成される。
抵抗素子Ｒ₂は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₄に接続される。抵抗素子Ｒ₂は、抵抗素子Ｒ₁と同様に一方の端子がノードＮ₂に接続され、接続関係の上で抵抗素子Ｒ₁と対になるように接続されている。但し、抵抗素子Ｒ₂は、抵抗素子Ｒ₁のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。

【0069】

容量素子Ｃ₃は、一方の端子がノードＮ₃に接続され、他方の端子がノードＮ₄に接続される。容量素子Ｃ₃は、容量素子Ｃ₁と同様に一方の端子がノードＮ₃に接続されており、回路構成上、容量素子Ｃ₁と対になるように接続されている。但し、容量素子Ｃ₃は、容量素子Ｃ₁のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。
容量素子Ｃ₄は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₄に接続される。容量素子Ｃ₄は、容量素子Ｃ₂と同様に一方の端子がノードＮ₂に接続され、回路構成上、容量素子Ｃ₂と対になるように接続されている。但し、容量素子Ｃ₄は、容量素子Ｃ₂のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。

【0070】

さらに、発振器２０は、タイミング生成回路３０を備えて構成される。この発振器２０は、ノードＮ₁，Ｎ₄と信号出力端子Ｔ_OUT＋，Ｔ_OUT−とが直接接続されておらず、タイミング生成回路３０を介して接続されている。このタイミング生成回路３０は、各ノードの信号の波形を整形するための波形整形回路の一つである。なお、タイミング生成回路３０は、波形整形回路３１と、ＡＮＤ演算回路Ｌ₁と、ＮＯＲ演算回路Ｌ₂とを備えて構成される。

【0071】

波形整形回路３１は、インバータＩ₃，Ｉ₄を備えて構成される。インバータＩ₃，Ｉ₄は、インバータＩ₁，Ｉ₂と同様に、入力端子から入力された信号の位相を反転させる反転増幅回路である。インバータＩ₃は、入力端子がノードＮ₄に接続され、出力端子がＡＮＤ演算回路Ｌ₁の２つの入力端子のうちの一方の入力端子に接続される。インバータＩ₄は、入力端子がノードＮ₁に接続され、出力端子がＮＯＲ演算回路Ｌ₂の２つの入力端子のうちの一方の入力端子に接続される。

【0072】

ＡＮＤ演算回路Ｌ₁は、一方の入力端子がノードＮ₅に接続され、他方の入力端子がノードＮ₆に接続され、出力端子が信号出力端子Ｔ_OUT＋に接続される。ＡＮＤ演算回路Ｌ₁は、２つの入力端子から入力された信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に基づいてＡＮＤ演算を行う。そして、ＡＮＤ演算回路Ｌ₁は、その演算結果に応じた電圧Ｖ_OUT＋の信号を、クロック信号Ｓ_OUT＋として出力端子Ｔ_OUT＋から出力する。

【0073】

ＮＯＲ演算回路Ｌ₂は、一方の入力端子がノードＮ₅に接続され、他方の入力端子がノードＮ₆に接続され、出力端子が信号出力端子Ｔ_OUT−に接続される。ＮＯＲ演算回路Ｌ₂は、２つの入力端子から入力された信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に基づいてＮＯＲ演算を行う。ＮＯＲ演算回路Ｌ₂は、その演算結果に応じた電圧Ｖ_OUT−の信号を、クロック信号Ｓ_OUT−として出力端子Ｔ_OUT−から出力する。

【0074】

この発振器２０は、発振器１０と同様に、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂との各素子によって、ノードＮ₂の信号Ｓ₂とノードＮ₃の信号Ｓ₃とを、ノードＮ₁の信号Ｓ₁に帰還させている。一方で、発振器２０は、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂に対応する抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄との各素子を備えているが、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄との各素子によっては、ノードＮ₂の信号Ｓ₂とノードＮ₃の信号Ｓ₃とを、ノードＮ₁の信号Ｓ₁に帰還させていない。その代わりに、発振器２０は、ノードＮ₄の信号Ｓ₄をタイミング生成回路３０に出力している。

【0075】

そして、タイミング生成回路３０は、共に同相であるノードＮ₁の信号Ｓ₁と、ノードＮ₄の信号Ｓ₄とを入力し、周期が信号Ｓ₁及び信号Ｓ₄の周期と共に同じであって、位相が互いに逆相である一対のノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する。なお、発振器２０では、ノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成させるために、ノードＮ₁の信号Ｓ₁を第１の基準信号としてタイミング生成回路３０に出力し、ノードＮ₄の信号Ｓ₄を第２の基準信号としてタイミング生成回路３０に出力している。

【0076】

勿論、波形整形回路は、第１実施形態に係る発振器１０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃のうちの少なくとも１つの信号を入力し、入力された信号の波形を整形して所望の波形を生成するような回路であれば良い。例えば、ノードＮ₁の信号Ｓ₁又はノードＮ₄の信号Ｓ₄と、それらと逆相であるノードＮ₃の信号Ｓ₃とをタイミング生成回路３０に入力させて、タイミング生成回路３０でノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成するように、発振器２０を構成しても良い。又、タイミング生成回路３０の代わりに、バッファ回路等を波形整形回路として用いることで、共に同相であるクロック信号を生成するように、発振器２０を構成することもできる。

【0077】

（発振器２０の信号Ｓ₄の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図６及び図７を参照して、本発明の第２実施形態に係る発振器２０のノードＮ₄の信号Ｓ₄の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図６は、発振器２０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示すグラフである。図６（ａ）及び図６（ｂ）に示すグラフの縦軸は各信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示し、横軸は時間Ｔを示す。
図７（ａ）は、ノードＮ₄の電圧ｖ₄を基準とした時、時間Ｔがｔ₃（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₄（Ｓｅｃ）のときの各ノードの電圧を示す。

【0078】

なお、発振器２０によりクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する動作においても、発振器１０によりクロック信号Ｓ_OUTを生成する動作と同様に、ノードＮ₄の信号Ｓ₄の電圧ｖ４の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂は０（Ｖ）である。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃がＶ_DD（Ｖ）になる。すると、図６（ｂ）に示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃´（Ｓｅｃ）になるまでの間、ノードＮ₄の電圧ｖ₄は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に減少していく。さらに、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間（クロック信号Ｓ_OUT＋，Ｓ_OUT−のノンオーバーラップ区間である時間Ｔ_N（Ｓｅｃ））、ノードＮ₄の電圧ｖ₄は、Ｖ_DD（Ｖ）からＶ_DD×２^-1/n（Ｖ）に向かって徐々に減少していく。

【0079】

このように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃´（Ｓｅｃ）になるまでの間で、ノードＮ₄の電圧ｖ₄を、所望の最高電圧から徐々に減少させる場合には、容量素子Ｃ₃，Ｃ₄の容量値ｃ₃，ｃ₄を変更すれば良い。
一方で、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。すると、図６（ｂ）に示すように、ノードＮ₄の電圧ｖ₄は、Ｖ_DD×２^-1/n（Ｖ）から０（Ｖ）に向かって徐々に減少していく。

【0080】

このように、ノードＮ４の電圧ｖ₄の所望の最低電圧まで減少させるために、容量素子Ｃ₃，Ｃ₄の容量値ｃ₃，ｃ₄を変更すれば良い。
上記のようにして、ノードＮ₄の電圧ｖ₄の最高電圧及び最低電圧を任意の電圧にすると共に、最高電圧と最低電圧との中間の電圧になるタイミングを時間Ｔ_N（Ｓｅｃ）だけずらす時を考える。
時間ｔに対するノードＮ₄の電圧ｖ₄（ｔ）を、下記の数２−１に示す式のように表すことができる。

【0081】

【数2-1】

【0082】

ここで、抵抗素子Ｒ₂の抵抗値をｒ₂とし、容量素子Ｃ₃，Ｃ₄の容量値をｃ₃，ｃ₄とする。そして、時間Ｔがｔ₃´（Ｓｅｃ）、つまりＴ_C／２（Ｓｅｃ）になる時間Ｔ_N（Ｓｅｃ）前の電圧ｖ₄（Ｔ_C／２−Ｔ_N）は、Ｖ_DD／２（Ｖ）である。すると、電圧ｖ₄（Ｔ_C／２−Ｔ_N）を、下記の数２−２に示すように表すことができる。

【0083】

【数2-2】

【0084】

さらに、上記の数２−２に示した式は、下記の数２−３に示すように展開することができる。

【0085】

【数2-3】

【0086】

従って、時間Ｔ_N（Ｓｅｃ）を、下記の数２−４に示すように表すことができる。

【0087】

【数2-4】

【0088】

ここで、上記で説明した数１−７に示した式のように、抵抗素子Ｒ₁の抵抗値をｒ₁とし、容量素子Ｃ₁，Ｃ₂の容量値を３ｃ₂，ｃ₂として表わす。すると、ノードＮ₄の信号Ｓ₄の周期Ｔ_Cは、Ｔ_C＝８ｃ₂ｒ₁Ｉｎ２になる。よって、時間Ｔ_N（Ｓｅｃ）を、下記の数２−５に示すように展開することができる。

【0089】

【数2-5】

【0090】

ここで、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数を、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂とからなるＲＣ回路１１の時定数のｎ倍とする。すると、時間Ｔ_N（Ｓｅｃ）を、下記の数２−６に示す式のように表すことができる。

【0091】

【数2-6】

【0092】

なお、上記の数２−６に示した式の変数ｎは、１以下の値である。
上記で説明したように、発振器１０のノードｖ₄の信号Ｓ₄の時間Ｔ_N（Ｓｅｃ）を、ＲＣ回路１１の時定数とＲＣ回路２１の時定数との比１：ｎと、ノードＮ₁の信号Ｓ₁の周期Ｔ_Cとの関係によって、任意の時間にすることができる。勿論、ノードｖ₄の信号Ｓ₄の時間Ｔ_N（Ｓｅｃ）は任意の時間で良いため、上記で説明したようにＲＣ回路の各容量素子の容量値を変更すれば良い。
又、時間Ｔがｔ₃（Ｓｅｃ）である時、つまりＴ_C／２（Ｓｅｃ）である時の電圧ｖ４（Ｔ_C／２）は、下記の数２−７に示す式のように表すことができる。

【0093】

【数2-7】

【0094】

さらに、図７（ａ）及び図７（ｂ）に示した各ノードの電圧より、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₄の電圧の変位を、下記の数２−８に示す式のように表すことができる。

【0095】

【数2-8】

【0096】

上記の数２−８に示した式から、容量素子Ｃ₃の容量値ｃ₃と容量素子Ｃ₄の容量値ｃ₄との関係を、下記の数２−９に示す式のように表すことができる。

【0097】

【数2-9】

【0098】

そして、上記の数２−９に示した式を、下記の数２−１０に示す式のように展開することができる。

【0099】

【数2-10】

【0100】

つまり、容量素子Ｃ₃の容量値ｃ₃と、容量素子Ｃ₄の容量値ｃ₄の容量値との比は、１：（１−２^-(1/n)）／（１＋２^-(1/n)）であることがわかる。さらに、容量素子Ｃ₃の容量値ｃ₃と容量素子Ｃ₁の容量値ｃ₁との間の関係を、下記の数２−１１に示す式のように表すことができる。

【0101】

【数2-11】

【0102】

従って、容量素子Ｃ₃の容量値ｃ₃を、下記の数２−１２に示す式のように表すことができる。

【0103】

【数2-12】

【0104】

同時に、容量素子Ｃ₄の容量値ｃ₄を、下記の数２−１３に示す式のように表すことができる。

【0105】

【数2-13】

【0106】

上記で説明したように、抵抗素子Ｒ₁，Ｒ₂の抵抗値ｒ₁，ｒ₂と、容量素子Ｃ₁〜Ｃ₄の容量値ｃ₁〜ｃ₄を変更することによって、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の最高電圧をＶ_DD（Ｖ）にすることができる。同時に、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の最低電圧を０（Ｖ）にすることができる。

【0107】

上記で説明したことをまとめると、発振器２０においては、発振器１０と同様に、容量素子Ｃ₁の容量値ｃ₁とＣ₂の容量値ｃ₂との比を３：１にする。さらに、容量素子Ｃ₃の容量値ｃ₃とＣ₄の容量値ｃ₄との比を、（１−２^-(1/n)）／（１＋２^-(1/n)）：１にする。すると、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁の信号Ｓ₁の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にすることができる。
なお、さらに、抵抗素子Ｒ₁の抵抗値ｒ₁と、抵抗素子Ｒ₂の抵抗値ｒ₂との比を例えば１０：９と変更することで、ノードＮ₁を流れる信号Ｓ₁とノードＮ₄を流れる信号Ｓ₄との周波数を変えずに、僅かに位相を変えることもできる。

【0108】

（発振器２０の動作）
続いて、図８を参照して、本発明の第２実施形態に係る発振器２０の動作を説明する。
図８（ａ）は、発振器１０のノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の電圧ｖ₁，ｖ₄を示す。図８（ｂ）は、発振器１０のノードＮ₂，Ｎ₃の信号Ｓ₂，Ｓ₃の電圧ｖ₂，ｖ₃を示す。図８（ｃ）は、発振器１０のノードＮ₅，Ｎ₆の信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆を示す。図８（ｄ）は、発振器１０の信号出力端子Ｔ_OUT＋，Ｔ_OUT−から出力されたクロック信号Ｓ_OUT＋，Ｓ_OUT−の電圧Ｖ_OUT＋，Ｖ_OUT−を示す。
図８（ａ）〜（ｄ）のグラフの縦軸は各信号の電圧を示し、横軸は時間Ｔを示している。なお、図８（ａ）及び図８（ｂ）のグラフに示すノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃の変化については、第１実施形態に係る発振器１０のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃の変化と基本的に同じであるため、説明を省略する。

【0109】

まず、各時間ＴにおけるインバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂の変化を説明する。
図８（ｂ）に示すように、時間Ｔがｔ₁（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、Ｖ_DD／２（Ｖ）より高い電圧から最高電圧であるＶ_DD（Ｖ）に向かって徐々に高くなる。

【0110】

次に、図８（ｂ）に示すように、時間Ｔがｔ₂（Ｓｅｃ）になると、インバータＩ２の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、ノードＮ₄の電圧ｖ₄は、漸近的に０（Ｖ）に徐々に近づき、下側が凸になる凸曲線をたどるようにして低くなっていく。

【0111】

そして、時間Ｔがｔ₃´（Ｓｅｃ）になると、ノードＮ₄の電圧ｖ４はＶ_DD／２（Ｖ）になる。この時、ノードＮ₁の電圧ｖ₁は、まだＶ_DD／２（Ｖ）になっていない。
次に、図８（ａ）に示すように、時間Ｔがｔ₃´（Ｓｅｃ）になってから、さらに時間Ｔ_N（Ｓｅｃ）だけ経過したｔ₃（Ｓｅｃ）になるまでの間、ノードＮ４の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、漸近的に０（Ｖ）に徐々に近づくと共に、下側が凸になる凸曲線をたどるようにして、さらに低くなっていく。

【0112】

次に、図８（ｂ）に示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。又、ノードＮ₄の電圧ｖ₄は、Ｖ_DD／２（Ｖ）より低い電圧から最低電圧である０（Ｖ）に向かって徐々に低くなる。

【0113】

次に、図８（ｂ）に示すように、時間Ｔがｔ₄（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、最低電圧である０（Ｖ）からＶ_DD／２（Ｖ）まで徐々に高くなる。この時、ノードＮ₄の電圧ｖ₄は、漸近的にＶ_DD（Ｖ）に近づくと共に、上側に凸になる凸曲線をたどるようにして高くなっていく。
そして、時間Ｔがｔ₅´（Ｓｅｃ）になると、ノードＮ₄の電圧ｖ₄はＶ_DD／２（Ｖ）になる。この時、ノードＮ₁の電圧ｖ₁は、まだＶ_DD／２（Ｖ）になっていない。

【0114】

次に、図８（ａ）に示すように、時間Ｔがｔ₅´（Ｓｅｃ）になってから、さらに時間Ｔ_N（Ｓｅｃ）だけ経過したｔ₅（Ｓｅｃ）になるまでの間、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、漸近的にＶ_DD（Ｖ）に徐々に近づくと共に、上側が凸になる凸曲線をたどるようにして、さらに高くなっていく。
そして、時間Ｔがｔ₅（Ｓｅｃ）になった時に、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。又、各グラフに示した各信号の電圧は、全て時間Ｔがｔ₁（Ｓｅｃ）であった時と同じ電圧に戻る。
上記の動作が繰り返されながら、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄がタイミング生成回路３０に入力される。

【0115】

タイミング生成回路３０において、最初に、インバータＩ₃がノードＮ₄の信号Ｓ₄を反転させる。又、インバータＩ₄がノードＮ₁の信号Ｓ₁を反転させる。このため、図８（ｃ）に示すように、ノードＮ₅の信号Ｓ₅は、ノードＮ₄の信号Ｓ₄と逆相になる。又、ノードＮ₆の信号Ｓ₆は、ノードＮ₁の信号Ｓ₁と逆相になる。
つまり、ノードＮ₅の信号Ｓ₅の電圧ｖ５は、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₄（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、信号Ｓ₅の電圧ｖ₅は、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₂（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。

【0116】

又、ノードＮ₆の信号Ｓ₆の電圧ｖ₆は、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、信号Ｓ₆の電圧ｖ₆は、時間Ｔがｔ₅´（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。
さらに、タイミング生成回路３０において、ＡＮＤ演算回路Ｌ₁が、２つの信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に応じたＡＮＤ演算することで、クロック信号Ｓ_OUT＋を生成する。又、ＮＯＲ演算回路Ｌ₂が、２つの信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に応じたＮＯＲ演算することで、クロック信号Ｓ_OUT＋を生成する。

【0117】

すると、図８（ｄ）に示すように、クロック信号Ｓ_OUT＋の電圧Ｖ_OUT＋は、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、クロック信号Ｓ_OUT＋の電圧Ｖ_OUT＋は、時間Ｔがｔ₅´（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。
又、クロック信号Ｓ_OUT−の電圧Ｖ_OUT−は、時間Ｔがｔ₁になってからｔ₂（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、クロック信号Ｓ_OUT−の電圧Ｖ_OUT−は、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。

【0118】

つまり、タイミング生成回路３０から出力されたクロック信号Ｓ_OUT＋とクロック信号Ｓ_OUT−とは、位相が互いに逆相である。さらに、クロック信号Ｓ_OUT＋とクロック信号Ｓ_OUT−とは、電圧の立ち上がり時間と立ち下がり時間との差が、時間Ｔ_N（Ｓｅｃ）になるようなノンオーバーラップの関係にある。
上記で説明したように、発振器２０は、上記で説明した動作を繰り返すことで、ノンオーバーラップクロック信号であるクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する。なお、上記で説明した発振器２０により生成されたクロック信号Ｓ_OUT＋，Ｓ_OUT−の周期についても、発振器１０と同様に、ＲＣ回路２１の時定数によって決まる。クロック信号Ｓ_OUT＋，Ｓ_OUT−の周期は、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまで時間と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまで時間との総和である。

【0119】

（発振器２０のまとめ）
上記で説明したように、第２実施形態に係る発振器２０は、抵抗素子Ｒ₁の抵抗値ｒ₁と、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂に加えて、抵抗素子Ｒ₂の抵抗値ｒ₂と、容量素子Ｃ₃の容量値ｃ₃と、容量素子Ｃ₄の容量値ｃ₄の容量値によって、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の電圧ｖ₁，ｖ₄の最高電圧及び最低電圧を、任意に電圧にする。又、発振器２０は、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄が、最高電圧と最低電圧との中間の電圧Ｖ_DD／２（Ｖ）になるタイミングを時間Ｔ_N（Ｓｅｃ）だけずらす。さらに、発振器２０は、タイミング生成回路３０を用いて、互い逆相であるノンオーバーラップクロック信号を生成することができる。

【0120】

（変形例）
上記で説明した各実施形態に係る発振器１０，２０は、インバータの数が２つであった。しかしながら、インバータの数はこれに限定されない。そこで、インバータの数を、発振器１０，２０のインバータの数より１つだけ多くし、３つのインバータを用いて構成された発振器について説明する。
（発振器３０の回路構成）
まず、図９を参照して、本発明に係る第２実施形態に係る発振器２０の変形例として、発振器３０の回路構成を説明する。
図９に示す発振器３０は、図５に示した発振器２０を構成する素子の他に、インバータＩ₅を備えて構成される。
インバータＩ₅は、インバータＩ₁，Ｉ₂と同様に、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路である。インバータＩ₅は、ノードＮ₁とインバータＩ₁の入力端子との間に接続される。

【0121】

つまり、図９に示す発振器３０は、直列に接続されたインバータＩ₁，Ｉ₂の最前段に、さらにインバータＩ₅が接続される。つまり、発振器３０は、３つのインバータＩ₁〜Ｉ₅が互いに直列に接続されている。従って、最後段のインバータＩ₂の出力端子から出力された信号Ｓ₂は、ノードＮ₁の信号Ｓ₁に帰還されるように構成されている。
但し、発振器１０，２０ではインバータの数が偶数であったが、発振器３０ではインバータの数が奇数である。このため、最後段のインバータＩ₂の出力端子から出力された信号Ｓ₂と、最前段のインバータＩ₅の入力端子に入力された信号とは逆相になる。

【0122】

このため、発振器３０のノードＮ₂，Ｎ₃の位置と、発振器２０のノードＮ₂，Ｎ₃の位置とを入れ替えてある。従って、発振器３０においても、ノードＮ₂がインバータＩ₂の出力端子と、容量素子Ｃ₂及び抵抗素子Ｒ₁との接続点である。又、ノードＮ₃が、インバータＩ₁の出力端子と容量素子Ｃ₁との接続点である。要するに、発振器３０においても、ノードＮ₂の信号Ｓ₂は、ノードＮ₁の信号Ｓ₁と逆相になる。又、ノードＮ₃の信号Ｓ₃は、ノードＮ₁の信号Ｓ₁と同相になる。

【0123】

容量素子Ｃ₁は、ノードＮ₃の信号Ｓ₃を、ノードＮ₃の信号Ｓ₃と同相であるノードＮ₁の信号Ｓ₁に帰還させる。又、抵抗素子Ｒ₁及び容量素子Ｃ₂は、ノードＮ₂の信号Ｓ₂を、ノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。
このように、発振器３０は、インバータの数が偶数であるが、発振器２０と同様に、抵抗素子Ｒ₁及び容量素子Ｃ₁，Ｃ₂と、抵抗素子Ｒ₂及び容量素子Ｃ₃，Ｃ₄とが互いに対になり、それらのインバータを共有しているように接続されている。さらに、発振器３０は、発振器２０と同様に、タイミング生成回路３０を備えている。これにより、タイミング生成回路３０は、ノードＮ₁，Ｎ₄から共に同相である信号を入力し、互いに逆相であるノンオーバーラップの関係があるクロック信号Ｓ_OUT＋，Ｓ_OUT−を出力するように構成されている。

【0124】

（発振器３０の動作）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が奇数である。しかしながら、発振器３０は、各ノードを流れる信号の電圧や位相が、第２実施形態に係る発振器２０と同じになるように構成されている。従って、図２に示す発振器３０の各ノードＮ₁〜Ｎ₄及びクロック信号Ｓ_OUT＋，Ｓ_OUT−の立ち上がり方及び立ち下がり方は、図示するまでもなく、図８に示した発振器２０の各信号の立ち上がり方及び立ち下がり方と同じになる。

【0125】

（発振器３０のまとめ）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が、第２実施形態に係る発振器２０と異なっている。しかしながら、発振器を構成する複数のインバータの数の関わらず、容量素子Ｃ₁〜Ｃ₄の容量値ｃ₁〜ｃ₄及び抵抗素子Ｒ_1,Ｒ₂の抵抗値ｒ_1,ｒ₂によって、各ノードの信号の最高電圧及び最低電圧を任意の電圧にすることができる。

【産業上の利用可能性】

【0126】

特に、正弦波やパルス信号等のようなクロック信号を生成する発振器として利用される。この発振器を有する半導体装置は、ビデオカメラやオーディオ機器等の各種の電子機器用の発振器を有する半導体装置として利用することができる。

【符号の説明】

【0127】

１０，２０，４０……発振器
３０……タイミング生成回路
３１……波形整形回路
Ｉ₁〜Ｉ₄……インバータ
Ｒ₁，Ｒ₂……抵抗素子
Ｃ₁〜Ｃ₄……容量素子
Ｌ₁……ＡＮＤ演算回路
Ｌ₂……ＮＯＲ演算回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】