特許 5713616 液晶駆動用のソースドライバのオフセットキャンセル出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5713616

(24)【登録日】2015年3月20日

(45)【発行日】2015年5月7日

(54)【発明の名称】液晶駆動用のソースドライバのオフセットキャンセル出力回路

(51)【国際特許分類】

   G09G 3/36 20060101AFI20150416BHJP

   G02F 1/133 20060101ALI20150416BHJP

   G09G 3/20 20060101ALI20150416BHJP

   H03K 5/08 20060101ALI20150416BHJP

【ＦＩ】

   G09G3/36

   G02F1/133 575

   G02F1/133 550

   G09G3/20 623F

   G09G3/20 641C

   G09G3/20 611H

   G09G3/20 623B

   G09G3/20 612E

   H03K5/08 E

【請求項の数】7

【全頁数】11

(21)【出願番号】特願2010-210627(P2010-210627)

(22)【出願日】2010年9月21日

(65)【公開番号】特開2012-68294(P2012-68294A)

(43)【公開日】2012年4月5日

【審査請求日】2013年9月13日

【前置審査】

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】一倉 宏嘉

【審査官】 中村 直行

(56)【参考文献】

【文献】 特開２０１０−１３４１０７（ＪＰ，Ａ）

【文献】 特開２００１−０６７０４７（ＪＰ，Ａ）

【文献】 特開２００７−２８８４７７（ＪＰ，Ａ）

【文献】 特開平０８−０１７１８３（ＪＰ，Ａ）

【文献】 特開平０６−０２１４４３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００ − ３／３８

Ｇ０２Ｆ １／１３３

Ｈ０３Ｋ ５／０８

(57)【特許請求の範囲】

【請求項1】

ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセットキャンセル出力回路であって、
基準電圧が非反転入力端に印加されたオペアンプと、
前記オペアンプの反転入力端に各々の一端が接続された入力コンデンサ及び出力コンデンサと、
リセット動作時に前記反転入力端と前記オペアンプの出力端との間に接続された第１の電界効果トランジスタをオンさせて前記反転入力端と前記オペアンプの出力端との間を短絡させると共に前記入力コンデンサ及び前記出力コンデンサ各々にオフセット電圧を蓄電させ、前記リセット動作後の通常出力動作時に前記第１の電界効果トランジスタをオフさせ、前記入力コンデンサの他端に前記階調電圧を印加しかつ前記出力コンデンサの他端を前記オペアンプの出力端に接続するスイッチ素子回路と、を備え、
前記スイッチ素子回路は、
前記リセット動作時及び前記通常出力動作時に前記第１の電界効果トランジスタの基板に前記基準電圧に等しい第１の電位を印加し、
前記通常出力動作中の前記階調電圧の切り替え毎に、当該階調電圧の電圧レベルが変化する遷移期間においてのみ、前記第１の電界効果トランジスタのソース／ドレインから前記基板に流れるリーク電流を防止するように前記基板に前記第１の電位とは異なる第２の電位を前記第１の電位に代えて印加することを特徴とするオフセットキャンセル出力回路。

【請求項2】

前記スイッチ素子回路は、前記リセット動作時にオンして前記反転入力端に前記基準電圧を印加させる第２の電界効果トランジスタを有し、
前記リセット動作時及び前記通常出力動作時に前記第１及び前記第２の電界効果トランジスタ各々の基板に前記第１の電位を印加し、前記通常出力動作中の前記階調電圧の切り替え時に前記第１及び前記第２の電界効果トランジスタ各々のソース／ドレインから前記基板に流れるリーク電流を防止するように前記基板に前記第２の電位を前記第１の電位に代えて印加することを特徴とする請求項１記載のオフセットキャンセル出力回路。

【請求項3】

前記第２の電位は、前記第１及び前記第２の電界効果トランジスタ各々がＰチャンネルの電界効果トランジスタであるとき前記基準電圧より高いレベルの電源電圧に等しい電位であり、前記第１及び前記第２の電界効果トランジスタ各々がＮチャンネルの電界効果トランジスタであるとき前記基準電圧より低いレベルのアース電位に等しいことを特徴とする請求項２記載のオフセットキャンセル出力回路。

【請求項4】

前記通常出力動作中の前記階調電圧の切り替え時に、前記第１及び前記第２の電界効果トランジスタ各々のゲートに前記基準電圧とは異なるレベルの電圧が印加されることを特徴とする請求項２又は３記載のオフセットキャンセル出力回路。

【請求項5】

前記通常出力動作中の前記階調電圧の切り替え時に、前記基板に前記第２の電位を印加する期間は所定時間であるであることを特徴とする請求項１〜４のいずれか１記載のオフセットキャンセル出力回路。

【請求項6】

前記通常出力動作中の前記階調電圧の切り替え時に、前記基板に前記第２の電位を印加する期間は前記オペアンプの出力電圧又は階調電圧が変化すべき電圧に対応して定められた閾値に達するまで期間であることを特徴とする請求項１〜４のいずれか１記載のオフセットキャンセル出力回路。

【請求項7】

基準電圧が非反転入力端に印加されたオペアンプと、前記オペアンプの反転入力端に各々の一端が接続された入力コンデンサ及び出力コンデンサと、を備え、ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバの出力回路のオフセットキャンセル方法であって、
リセット動作時に前記反転入力端と前記オペアンプの出力端との間に接続された第１の電界効果トランジスタをオンさせて前記反転入力端と前記オペアンプの出力端との間を短絡させると共に前記入力コンデンサ及び前記出力コンデンサ各々にオフセット電圧を蓄電させ、
前記リセット動作後の通常出力動作時に前記第１の電界効果トランジスタをオフさせ、前記入力コンデンサの他端に前記階調電圧を印加しかつ前記出力コンデンサの他端を前記オペアンプの出力端に接続し、
前記リセット動作時及び前記通常出力動作時に前記第１の電界効果トランジスタの基板に前記基準電圧に等しい第１の電位を印加し、
前記通常出力動作中の前記階調電圧の切り替え毎に、当該階調電圧の電圧レベルが変化する遷移期間においてのみ、前記第１の電界効果トランジスタのソース／ドレインから前記基板に流れるリーク電流を防止するように前記基板に前記第１の電位とは異なる第２の電位を前記第１の電位に代えて印加することを特徴とするオフセットキャンセル方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶駆動用のソースドライバのオフセットキャンセル出力回路に関する。

【背景技術】

【0002】

液晶表示パネルを駆動するソースドライバにおいてはオペアンプからなる出力回路から出力される駆動電圧のオフセット成分をキャンセルする機能が備えられている（特許文献１及び２参照）。図１は特許文献２に示された従来のオフセットキャンセル出力回路の構成を示している。このオフセットキャンセル回路はキャパシタカップリング方式のオペアンプ回路であり、出力アンプ１、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔ、スイッチ素子ＳＷ１〜ＳＷ６、及び抵抗Ｒ１を備えている。また、このオフセットキャンセル出力回路には入力電圧として基準電圧ＶＯＰと、電圧ＶＤＡＣとが供給される。電圧ＶＤＡＣはソースドライバに供給される画素毎の階調を示すディジタルデータがソースドライバ内のＤ／Ａ（ディジタル／アナログ）コンバータ（図示せず）によってアナログ電圧に変換されて得られた電圧（階調電圧）である。基準電圧ＶＯＰの印加端子はオペアンプからなる出力アンプ１の非反転入力端に接続されている。出力アンプ１の反転入力端は入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々の一端に接続されている。スイッチ素子ＳＷ１は電圧ＶＤＡＣの印加端子と入力コンデンサＣｉｎの他端との間に接続されている。スイッチ素子ＳＷ２は基準電圧ＶＯＰの印加端子と入力コンデンサＣｉｎの他端との間に接続されている。スイッチ素子ＳＷ３は出力アンプ１の非反転入力端と反転入力端との間に接続されている。スイッチ素子ＳＷ４は出力アンプ１の反転入力端と出力端ＯＵＴとの間に接続されている。スイッチ素子ＳＷ５は出力コンデンサＣｏｕｔの他端と出力アンプ１の出力端ＯＵＴとの間に接続されている。スイッチ素子ＳＷ６は出力コンデンサＣｏｕｔの他端と基準電圧ＶＯＰの印加端子との間に接続されている。抵抗Ｒ１の一端は出力アンプ１の出力端ＯＵＴに接続され、出力アンプ１の出力電圧が抵抗Ｒ１を介して端子ＰＡＤから駆動電圧として出力されるようになっている。

【0003】

かかる従来のオフセットキャンセル出力回路の動作としてはリセット動作と通常出力動作とがある。リセット動作は映像信号の垂直同期信号に同期した外部リセット信号に応じて生じる。電圧ＶＤＡＣは通常出力動作において水平同期信号に同期して生成される。

【0004】

先ず、リセット動作では、図２に示すように、スイッチ素子ＳＷ１，ＳＷ５がオフとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６がオンとなる。よって、図２において黒丸で示された全ての接続点（ノード）の電圧が基準電圧ＶＯＰに等しくされることによりリセットが行われる。すなわち、基準電圧ＶＯＰがスイッチ素子ＳＷ２を介して入力コンデンサＣｉｎの他端に印加され、同時にスイッチ素子ＳＷ６を介して出力コンデンサＣｏｕｔの他端に印加される。更に、出力アンプ１の反転入力端と非反転入力端とがスイッチ素子ＳＷ３によって短絡されるので、出力アンプ１の出力端にはオフセット電圧ΔＶが生成される。このオフセット電圧ΔＶはスイッチ素子ＳＷ４を介して接続点ＦＢに供給される。これにより、入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々にはオフセット電圧ΔＶが蓄電された状態となり、この状態で本出力回路の動作が安定する。

【0005】

次に、リセット動作から通常出力動作に移行すると、図３に示すように、スイッチ素子ＳＷ１，ＳＷ５がオンとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６がオフとなる。反転入力端の接続点ＦＢはフローティング状態となり、接続点ＦＢの電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎには基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔには出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力アンプ１からはオフセット電圧ΔＶ分がキャンセルされて出力電圧が生成される。また、反転入力端には電圧ＶＤＡＣに応じて入力コンデンサＣｉｎを介して電圧が印加されるので、基準電圧ＶＯＰと反転入力端の電圧との差に応じた電圧が出力される。この通常出力動作では、出力アンプ１の出力電圧が駆動電圧として１水平期間毎の書き込み信号に応じて書き込み期間に液晶表示パネルの画素に出力される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平１１−０４４８７２号公報

【特許文献2】特開２００１−６７０４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

かかる従来のオフセットキャンセル出力回路においては、図４に示すように、上記したリセット信号と書き込み信号とが生成され、リセット動作においてリセット信号の発生に応じて反転入力端の接続点ＦＢの電圧がほぼ基準電圧ＶＯＰ（ΔＶを含む）に等しくなり、リセット動作から通常出力動作に移行すると、その接続点ＦＢの電圧は基準電圧ＶＯＰから徐々に低下していく。これはＦＥＴ（電界効果トランジスタ）からなるスイッチ素子ＳＷ４における基板（サブストレート）へのリーク電流やソース・ドレイン間のリーク電流の存在によって生じる。よって、出力アンプ１の反転入力端の接続点ＦＢにおいて基準電圧ＶＯＰを長時間に亘って維持できないために出力アンプ１の出力電圧中のオフセット電圧分が増加して表示品質の悪化をもたらすという問題があった。

【0008】

そこで、本発明の目的は、かかる点を鑑みてなされたものであり、出力アンプのオフセット電圧が適切にキャンセルされて表示品質の悪化を防止することができる液晶駆動用のソースドライバのオフセットキャンセル出力回路及びオフセットキャンセル方法を提供することである。

【課題を解決するための手段】

【0009】

本発明のオフセットキャンセル出力回路は、ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセットキャンセル出力回路であって、基準電圧が非反転入力端に印加されたオペアンプと、前記オペアンプの反転入力端に各々の一端が接続された入力コンデンサ及び出力コンデンサと、リセット動作時に前記反転入力端と前記オペアンプの出力端との間に接続された第１の電界効果トランジスタをオンさせて前記反転入力端と前記オペアンプの出力端との間を短絡させると共に前記入力コンデンサ及び前記出力コンデンサ各々にオフセット電圧を蓄電させ、前記リセット動作後の通常出力動作時に前記第１の電界効果トランジスタをオフさせ、前記入力コンデンサの他端に前記階調電圧を印加しかつ前記出力コンデンサの他端を前記オペアンプの出力端に接続するスイッチ素子回路と、を備え、前記スイッチ素子回路は、前記リセット動作時及び前記通常出力動作時に前記第１の電界効果トランジスタの基板に前記基準電圧に等しい第１の電位を印加し、前記通常出力動作中の前記階調電圧の切り替え毎に、当該階調電圧の電圧レベルが変化する遷移期間においてのみ、前記第１の電界効果トランジスタのソース／ドレインから前記基板に流れるリーク電流を防止するように前記基板に前記第１の電位とは異なる第２の電位を前記第１の電位に代えて印加することを特徴としている。

【0010】

本発明のオフセットキャンセル方法は、基準電圧が非反転入力端に印加されたオペアンプと、前記オペアンプの反転入力端に各々の一端が接続された入力コンデンサ及び出力コンデンサと、を備え、ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバの出力回路のオフセットキャンセル方法であって、リセット動作時に前記反転入力端と前記オペアンプの出力端との間に接続された第１の電界効果トランジスタをオンさせて前記反転入力端と前記オペアンプの出力端との間を短絡させると共に前記入力コンデンサ及び前記出力コンデンサ各々にオフセット電圧を蓄電させ、前記リセット動作後の通常出力動作時に前記第１の電界効果トランジスタをオフさせ、前記入力コンデンサの他端に前記階調電圧を印加しかつ前記出力コンデンサの他端を前記オペアンプの出力端に接続し、前記リセット動作時及び前記通常出力動作時に前記第１の電界効果トランジスタの基板に前記基準電圧に等しい第１の電位を印加し、前記通常出力動作中の前記階調電圧の切り替え毎に、当該階調電圧の電圧レベルが変化する遷移期間においてのみ、前記第１の電界効果トランジスタのソース／ドレインから前記基板に流れるリーク電流を防止するように前記基板に前記第１の電位とは異なる第２の電位を前記第１の電位に代えて印加することを特徴としている。

【発明の効果】

【0011】

本発明のオフセットキャンセル出力回路及びオフセットキャンセル方法によれば、階調電圧の切り替え時に第１の電界効果トランジスタのソース／ドレインから基板に流れるリーク電流を防止するように基板に第１の電位とは異なる第２の電位を第１の電位に代えて印加することが行われる。これにより、第１の電界効果トランジスタのソース／ドレインから基板に流れるリーク電流を抑えるために反転入力端の電位を基準電圧に保持することができ、出力電圧オフセットを最小に留めることができる。よって、オペアンプのオフセット電圧が適切にキャンセルされて表示品質の悪化を防止することができる。

【図面の簡単な説明】

【0012】

【図1】従来のオフセットキャンセル出力回路の構成を示すブロック図である。

【図2】図１の回路のリセット動作時のスイッチ素子のオンオフを示す図である。

【図3】図１の回路の通常出力動作時のスイッチ素子のオンオフを示す図である。

【図4】図１の回路の外部リセット信号、書き込み信号及び接続点ＦＢの電圧変化を示す図である。

【図5】本発明の実施例としてオフセットキャンセル出力回路の構成を示すブロック図である。

【図6】図５の回路のリセット動作時のスイッチ素子のオンオフを示す図である。

【図7】図５の回路の通常出力動作時のスイッチ素子のオンオフを示す図である。

【図8】図５の回路の外部リセット信号、書き込み信号及び接続点ＦＢの電圧変化を示す図である。

【図9】図５の回路のリセット動作から通常出力動作への切り替え時のスイッチ素子のオンオフを示す図である。

【図10】基板電圧の制御の無し及び有りの各々の場合の接続点ＦＢの電圧変化及びスイッチ素子のオンオフを示す図である。

【図11】本発明の他の実施例としてオフセットキャンセル出力回路の構成を示すブロック図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【0014】

図５は本発明の実施例としてオフセットキャンセル出力回路の構成を示している。このオフセットキャンセル出力回路においては、図１の従来のオフセットキャンセル出力回路の構成に、更に、スイッチ素子ＳＷ７，ＳＷ８が追加されている。このオフセットキャンセル出力回路においては、スイッチ素子ＳＷ１〜ＳＷ８はＰチャンネルのＦＥＴである。なお、スイッチ素子ＳＷ４が第１の電界効果トランジスタに相当し、スイッチ素子ＳＷ３が第２の電界効果トランジスタに相当する。

【0015】

スイッチ素子ＳＷ７は基準電圧ＶＯＰの印加端子とスイッチ素子ＳＷ３，ＳＷ４各々の基板（サブストレート又はバックゲート）との間に接続されている。この基板への接続点をＶＧとしている。スイッチ素子ＳＷ８は電源電圧ＶＤＤの印加端子とスイッチ素子ＳＷ３，ＳＷ４各々の基板との接続点ＶＧとの間に接続されている。スイッチ素子ＳＷ１，ＳＷ２，ＳＷ５〜ＳＷ８の基板には電源電圧ＶＤＤが印加される。

【0016】

また、スイッチ素子ＳＷ３，ＳＷ４各々のゲートにはインバータ２から制御信号ＣＯＮＴが供給される。インバータ２はコンプリメンタリ構成の２つのＦＥＴ２ａ，２ｂから構成される。ＰチャンネルのＦＥＴ２ａのソースは接続点ＶＧに接続されている。ＮチャンネルのＦＥＴ２ｂのソースは接続点ＶＧに基準電位（アース電位）ＶＳＳが供給される。ＦＥＴ２ａ，２ｂ各々のドレインから制御信号ＣＯＮＴが出力される。

【0017】

なお、この実施例において電源電圧ＶＤＤは１８Ｖであり、基準電圧ＶＯＰは３Ｖであり、アース電位ＶＳＳは０Ｖであり、電圧ＶＤＡＣは０〜１８Ｖである。

【0018】

かかる構成のオフセットキャンセル出力回路の動作としては従来の回路と同様に、リセット動作と通常出力動作とがある。リセット動作は映像信号の垂直同期信号に同期した外部リセット信号に応じて生じる。

【0019】

先ず、リセット動作では、図６に示すように、スイッチ素子ＳＷ１，ＳＷ５，ＳＷ８がオフとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７がオンとなる。よって、基準電圧ＶＯＰがスイッチ素子ＳＷ２を介して入力コンデンサＣｉｎの他端に印加され、同時にスイッチ素子ＳＷ６を介して出力コンデンサＣｏｕｔの他端に印加される。更に、出力アンプ１の反転入力端と非反転入力端とがスイッチ素子ＳＷ３によって短絡されるので、出力アンプ１の出力端にはオフセット電圧ΔＶが生成される。このオフセット電圧ΔＶはスイッチ素子ＳＷ４を介して接続点ＦＢに供給される。これにより、入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔ各々にはオフセット電圧ΔＶが蓄電された状態となり、この状態で本出力回路の動作が安定する。

【0020】

次に、リセット動作から通常出力動作に移行すると、図７に示すように、スイッチ素子ＳＷ１，ＳＷ５，ＳＷ７がオンとなり、スイッチ素子ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ８がオフとなる。反転入力端の接続点ＦＢはフローティング状態となり、接続点ＦＢの電圧が基準電圧ＶＯＰで維持されるように出力アンプ１は動作する。すなわち、入力コンデンサＣｉｎには基準電圧ＶＯＰと電圧ＶＤＡＣとの差電圧に応じて電荷が流れ、出力コンデンサＣｏｕｔには出力アンプ１の出力電圧と基準電圧ＶＯＰとの差電圧に応じて電荷が流れ、これにより、出力アンプ１からはオフセット電圧ΔＶ分がキャンセルされて出力電圧が生成される。通常出力動作では、１水平期間毎の書き込み信号に応じて書き込み期間にオンとなるスイッチ素子（図示せず）によって出力アンプ１の出力電圧が駆動電圧として液晶表示パネルに出力され、これにより液晶表示パネルにおいて駆動電圧が対応する画素の書き込み電圧として保持される。

【0021】

通常出力動作期間及びリセット動作期間には、スイッチ素子ＳＷ７がオンされ、スイッチ素子ＳＷ８がオフされる。これにより、基準電圧ＶＯＰがスイッチ素子ＳＷ７を介して接続点ＶＧのラインに印加されるので、接続点ＶＧの電位が基準電圧ＶＯＰに固定される。よって、接続点ＦＢと接続点ＶＧの電位差がなくなり、スイッチ素子ＳＷ４においては基板へリークする電流を低減させることができ、図８に示すように、接続点ＦＢにおける基準電圧ＶＯＰ変動を抑えることができる。

【0022】

通常動作期間中において電圧ＶＤＡＣのレベルが変化する時（すなわち出力端ＯＵＴの電圧が変化する時）のその電圧変化幅によっては、入力コンデンサＣｉｎ及び出力コンデンサＣｏｕｔのカップリングにより接続点ＦＢの電圧レベルが大きく変動し、スイッチ素子ＳＷ３，ＳＷ４各々のソース／ドレインと接続点ＶＧとの間でＰＮ順方向電流が流れて大きなリークが発生してしまう。この結果、接続点ＦＢの電圧は例えば図１０のＡに示すように出力端ＯＵＴの電圧変化時に低下することが起きる。

【0023】

これに対して、通常出力動作期間中に電圧ＶＤＡＣのレベルが変化する時には、図９に示すように、スイッチ素子ＳＷ７がオフされ、スイッチ素子ＳＷ８がオンされる。具体的には図１０に示すように書き込み信号（パルス）の発生から所定時間に亘ってスイッチ素子ＳＷ７がオフされ、スイッチ素子ＳＷ８がオンされる。

【0024】

このようにスイッチ素子ＳＷ７のオフ及びスイッチ素子ＳＷ８のオンの期間は遷移期間として図１０に示されている。遷移期間には電源電圧ＶＤＤがスイッチ素子ＳＷ８を介してスイッチ素子ＳＷ３，ＳＷ４各々の基板に印加されるので、スイッチ素子ＳＷ３，ＳＷ４各々においてソース／ドレインと基板との間で大きなリーク電流が流れることが回避される。よって、図１０のＢに示すように出力端ＯＵＴの電圧変化時の接続点ＦＢの電圧レベル低下を抑えることができる。

【0025】

これら一連の動作の中で、スイッチ素子ＳＷ３，ＳＷ４におけるリーク電流を抑えるため、スイッチ素子ＳＷ３，ＳＷ４の基板電位を切り替えると同時に制御信号ＣＯＮＴの電位も切り替えることが行われる。すなわち、スイッチ素子ＳＷ３，ＳＷ４のオフのためにそのゲートに供給される制御信号ＣＯＮＴは接続点ＶＧの電圧である電源電圧ＶＤＤとなる。これにより、スイッチ素子ＳＷ３，ＳＷ４の基板電位の切り替えによるスイッチ素子ＳＷ３，ＳＷ４におけるリーク電流の発生を防止することができる。

【0026】

以上のように、かかる実施例によれば、スイッチ素子ＳＷ３，ＳＷ４の基板に至る接続点ＶＧを基準電圧ＶＯＰと電源電圧ＶＤＤとの間で切り替えるスイッチ素子ＳＷ７，ＳＷ８を追加したので、接続点ＦＢから接続点ＶＧへのリーク電流を抑え、接続点ＦＢを長時間に渡って基準電圧ＶＯＰに保持することができ、出力電圧オフセットを最小に留めるという効果が得られる。

【0027】

なお、上記した実施例においては、スイッチ素子としてＰチャンネルのＦＥＴが用いられているが、ＮチャンネルのＦＥＴを用いても良い。スイッチ素子としてＮチャンネルのＦＥＴを用いた場合には、電圧ＶＤＡＣのレベルが変化する遷移期間にはスイッチ素子ＳＷ３及びスイッチ素子ＳＷ４各々の基板には電源電圧ＶＤＤに代えてアース電位ＶＳＳが供給される。

【0028】

また、電圧ＶＤＡＣのレベルが変化する時に、スイッチ素子ＳＷ７がオフされ、スイッチ素子ＳＷ８がオンされる期間（上記の所定時間）は、出力アンプの出力電圧又は電圧ＶＤＡＣの電圧変化が終了するに要する時間であっても良いし、出力アンプの出力電圧又は電圧ＶＤＡＣが変化すべき電圧に対応して定められた閾値に達するまでを検出した期間であっても良い。

【0029】

図１１は本発明の他の実施例を示している。この図１１のオフセットキャンセル出力回路は、図５の出力回路のスイッチ素子ＳＷ３が設けられていない構成である。この構成は特許文献１の図１３に示された回路のものと同様である。図１１のオフセットキャンセル出力回路においても通常出力動作期間中に電圧ＶＤＡＣのレベルが変化する時には、スイッチ素子ＳＷ７がオフされ、スイッチ素子ＳＷ８がオンされる。スイッチ素子ＳＷ７のオフ及びスイッチ素子ＳＷ８のオンにより、電源電圧ＶＤＤがスイッチ素子ＳＷ８を介してスイッチ素子ＳＷ４の基板に印加されるので、スイッチ素子ＳＷ４においてソース／ドレインと基板との間で大きなリーク電流が流れることが回避される。よって、出力端ＯＵＴの電圧変化時の接続点ＦＢの電圧レベル低下を抑えることができる。

【0030】

更に、上記した実施例で示した電源電圧ＶＤＤ、基準電圧ＶＯＰ、アース電位ＶＳＳ、及び電圧ＶＤＡＣ各々のレベルは一例であり、それらの電圧レベルに限定されることはなく、他の電圧レベルで良いことは勿論である。

【符号の説明】

【0031】

１ 出力アンプ
２ インバータ
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
ＳＷ１〜ＳＷ８ スイッチ素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】