特許 5715531 シングル差動変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5715531

(24)【登録日】2015年3月20日

(45)【発行日】2015年5月7日

(54)【発明の名称】シングル差動変換回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20150416BHJP

【ＦＩ】

   H03F3/45 Z

【請求項の数】2

【全頁数】11

(21)【出願番号】特願2011-187411(P2011-187411)

(22)【出願日】2011年8月30日

(65)【公開番号】特開2012-80526(P2012-80526A)

(43)【公開日】2012年4月19日

【審査請求日】2014年2月20日

(31)【優先権主張番号】特願2010-203312(P2010-203312)

(32)【優先日】2010年9月10日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】小山 一夫

【審査官】 富澤 哲生

(56)【参考文献】

【文献】 特開平０３−０８９７１２（ＪＰ，Ａ）

【文献】 特開２００４−３２０７１２（ＪＰ，Ａ）

【文献】 特開平０６−２１６７７２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／００３８６１１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

第１の入力端子と、第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２の出力端子と、を備える全差動型の演算増幅器と、
一端に入力信号が入力され、他端に前記第１の入力端子が接続される第１の入力インピーダンス素子と、
一端に基準電圧が入力され、他端に前記第２の入力端子が接続される第２の入力インピーダンス素子と、
前記第２の入力端子と前記第１の出力端子との間に接続される第１の負帰還インピーダンス素子と、
前記第１の入力端子と前記第２の出力端子との間に接続される第２の負帰還インピーダ
ンス素子と、
前記第２の入力端子と前記第２の出力端子との間に接続される正帰還インピーダンス素子と、
を含み、
前記第２の負帰還インピーダンス素子は、第３の負帰還インピーダンス素子と第４の負帰還インピーダンス素子とを含み、
前記第１の負帰還インピーダンス素子のインピーダンス値と前記第３の負帰還インピーダンス素子のインピーダンス値とが等しく、
前記正帰還インピーダンス素子のインピーダンス値と前記第４の負帰還インピーダンス素子のインピーダンス値とが等しく、
前記正帰還インピーダンス素子のインピーダンス値と前記第１の負帰還インピーダンス素子のインピーダンス値とが等しく、
前記第１の入力インピーダンス素子のインピーダンス値と前記第２の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とするシングル差動変換回路。

【請求項2】

第１の入力端子と、第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２出力端子と、を備える全差動型の演算増幅器と、
一端に入力信号が入力され、他端に前記第１の入力端子が接続される第１の入力インピーダンス素子と、
一端に基準電圧が入力され、他端に前記第２の入力端子が接続される第２の入力インピーダンス素子と、
前記第２の入力端子と前記第１の出力端子との間に接続される第１の負帰還インピーダンス素子と、
前記第１の入力端子と前記第２の出力端子との間に接続される第２の負帰還インピーダンス素子と、
前記第２の入力端子と前記第２の出力端子との間に接続される正帰還インピーダンス素子と、
を含み、
前記第１の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第２の負帰還インピーダンス素子のインピーダンス値と等しく、
前記正帰還インピーダンス素子のインピーダンス値と前記第１の負帰還インピーダンス素子のインピーダンス値とが等しく、
前記第１の入力インピーダンス素子のインピーダンス値と前記第２の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とするシングル差動変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シングルエンドの入力を差動出力に変換する、シングル差動変換回路に関する。

【背景技術】

【0002】

シングルエンドで入力された信号を増幅し、互いに位相の極性が逆である２つの信号に変換して出力する回路がある。このような回路を、本明細書では、シングル差動変換回路と記す。
図４は、従来の一般的なシングル差動変換回路を説明するための図である。図４に示したシングル差動変換回路は、全差動型の演算増幅器１０４、演算増幅器１０４の反転入力端子１０４ａ、非反転入力端子１０４ｃに接続された２つの入力インピーダンス素子１０１ａ、１０１ｂ、反転入力端子１０４ａと非反転出力端子１０４ｂとの間と、非反転入力端子１０４ｃと反転出力端子１０４ｄとの間とに接続された２つの負帰還インピーダンス素子１０２ａ、１０２ｂを備えている。入力インピーダンス素子１０１ａ、１０１ｂのインピーダンスはいずれもＺ1、負帰還インピーダンス素子１０２ａ、１０２ｂのインピーダンスはいずれもＺ2である。

【0003】

また、図中のＶipはシングル差動変換回路に入力される信号の電圧を示し、Ｖon、Ｖopはシングル差動変換回路から出力される信号の電圧を示している。Ｖsp、Ｖsnは演算増幅器１０４の入力電圧である。以上の物理量を示す記号の添え字である「ｐ」、「ｎ」は、電圧の位相を表していて、「ｐ」の添え字で表される電圧と「ｎ」の添え字で表される電圧とは、互いに交流電圧の直流成分となる電圧値を基準として振幅が反転している電圧であって、換言すれば位相が互いに１８０度相違している。

【0004】

本明細書では、互いに位相が１８０度相違する２つの信号の関係を「逆相」あるいは「位相の極性が逆」と記し、位相が一致している２つの信号の関係を「同相」あるいは「位相の極性が同じ」と記す。また、同相と逆相との関係を、「位相が反転した」とも記す。さらに、一の信号の入出力に割り当てられた一の端子と、この端子に割り当てられた信号と逆相の信号に割り当てられた端子との関係を、「極性が逆である」というものとする。また、一の信号の入出力に割り当てられた一の端子と、この端子に割り当てられた信号と同相の信号に割り当てられた端子との関係を、「極性が同じである」というものとする。

【0005】

図４に示した一般的なシングル差動変換回路では、電圧Ｖipの変動に応じて入力電圧Ｖsp（≒Ｖsn）が変動することが知られている。このため、従来技術では、Ｖsp、Ｖsnの変動を考慮してシングル差動変換回路を設計することが必要であり、この点により、特に低電圧のシングル差動変換回路の設計条件が制限されるという不具合を生じていた。
上記した不具合を解消することを目的とした従来技術としては、例えば、図５に示す回路が開示されている特許文献１が挙げられる。特許文献１には、図中に示した外部から入力される信号の電圧Ｖin、抵抗値Ｒ1、Ｒ2、Ｒ3、Ｒ4の間に、以下の式によって表される関係があることが記載されている。そして、式中に示した同相電圧ＶCM＝（Ｖsp＋Ｖsn）／２を小さくするようにＲ1〜Ｒ4を設定することにより、電圧Ｖinによらず同相電圧ＶCMを小さくすることができるとしている。
ＶCM／Ｖin
＝Ｒ3／[Ｒ1＋Ｒ2（Ｒ1＋Ｒ3）／（Ｒ2＋Ｒ4）]・Ｒ2／（Ｒ2＋Ｒ4）

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平９−１３０１６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記した式のＶCM／Ｖinは、抵抗値Ｒ3または抵抗値Ｒ2を０にすることによって０にすることができる。しかしながら、抵抗値Ｒ3を０または抵抗値Ｒ2を０にすれば、図５に示した回路はシングル差動変換回路として機能しない。また、同相電圧ＶCMを小さく抑えるために抵抗値Ｒ3または抵抗値Ｒ2を小さくすると、抵抗値Ｒ３と抵抗値Ｒ１との比と、抵抗値Ｒ４と抵抗値Ｒ２との比とがアンバランスになり、安定的な回路動作を乱す原因となるため、抵抗値Ｒ3や抵抗値Ｒ2は十分に小さな値とはできず、結果として同相電圧ＶCMを十分小さく抑えることができなかった。つまり、上記した従来技術では、同相電圧ＶCMを抑制することはできるものの、十分に小さく抑えることはできず、電圧Ｖinの変動による演算増幅器４０４の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することはできなかった。すなわち、従来技術では、増幅器としての機能を維持したまま、同相電圧ＶCMを十分に低減することができなかった。
本発明は、上記した点に鑑みてなされたものであり、増幅器としての機能を維持したまま、外部から入力される電圧の変動による演算増幅器の入力電圧の変動を十分に低減することができるシングル差動変換回路を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明の一態様のシングル差動変換回路は、第１の入力端子（例えば図１に示した反転入力端子１０４ａ）と、第２の入力端子（例えば図１に示した非反転入力端子１０４ｃ）と、前記第１の入力端子と極性が同じである第１の出力端子（例えば図１に示した反転出力端子１０４ｄ）と、前記第１の入力端子と極性が逆である第２の出力端子（例えば図１に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図１に示した演算増幅器１０４）と、一端に入力信号が入力され、他端に前記第１の入力端子が接続される第１の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ａ）と、一端に基準電圧が入力され、他端に前記第２の入力端子が接続される第２の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ｂ）と、前記第２の入力端子と前記第１の出力端子との間に接続される第１の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ｂ）と、前記第１の入力端子と前記第２の出力端子との間に接続される第２の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１００）と、前記第２の入力端子と前記第２の出力端子との間に接続される正帰還インピーダンス素子（例えば図１に示した正帰還インピーダンス素子１０３ａ）と、を含み、前記第２の負帰還インピーダンス素子は、第３の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０３ｂ）と第４の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ａ）とを含み、前記第１の負帰還インピーダンス素子のインピーダンス値と前記第３の負帰還インピーダンス素子のインピーダンス値とが等しく、前記正帰還インピーダンス素子のインピーダンス値と前記第４の負帰還インピーダンス素子のインピーダンス値とが等しく、前記正帰還インピーダンス素子のインピーダンス値と前記第１の負帰還インピーダンス素子のインピーダンス値とが等しく、前記第１の入力インピーダンス素子のインピーダンス値と前記第２の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とする。

【0015】

本発明の一態様のシングル差動変換回路は、第１の入力端子（例えば図１に示した反転入力端子１０４ａ）と、第２の入力端子（例えば図１に示した非反転入力端子１０４ｃ）と、前記第１の入力端子と極性が同じである第１の出力端子（例えば図１に示した反転出力端子１０４ｄ）と、前記第１の入力端子と極性が逆である第２出力端子（例えば図１に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図１に示した演算増幅器１０４）と、一端に入力信号が入力され、他端に前記第１の入力端子が接続される第１の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ａ）と、一端に基準電圧が入力され、他端に前記第２の入力端子が接続される第２の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ｂ）と、前記第２の入力端子と前記第１の出力端子との間に接続される第１の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ｂ）と、前記第１の入力端子と前記第２の出力端子との間に接続される第２の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１００）と、前記第２の入力端子と前記第２の出力端子との間に接続される正帰還インピーダンス素子（例えば図１に示した入力インピーダンス素子１０３ａ）と、を含み、前記第１の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第２の負帰還インピーダンス素子のインピーダンス値と等しく、前記正帰還インピーダンス素子のインピーダンス値と前記第１の負帰還インピーダンス素子のインピーダンス値とが等しく、前記第１の入力インピーダンス素子のインピーダンス値と前記第２の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とする。

【発明の効果】

【0017】

以上説明した本発明の態様のシングル差動変換回路によれば、外部からシングル差動変換回路に入力される電圧が変動しても、電圧の変動に伴う演算増幅器の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することができる。このような本発明によれば、外部から入力される電圧の変動による演算増幅器の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することができるシングル差動変換回路を提供することができる。
また、このようなシングル差動変換回路によれば、演算増幅器は変動しない所定の入力電圧を基準にして動作すればよいことになる。このため、演算増幅器として、コモンモードインプットレンジが狭い増幅器を使用することが可能となって、シングル差動変換回路の設計の自由度を高めることができる。

【図面の簡単な説明】

【0018】

【図1】本発明の一実施形態のシングル差動変換回路を説明するための図である。

【図2】図１に示した演算増幅器の内部を説明するための回路図である。

【図3】本発明の一実施形態の負帰還インピーダンス素子１００を１つの素子で構成したシングル差動変換回路を説明するための図である。

【図4】従来の一般的なシングル差動変換回路を説明するための図である。

【図5】本発明の従来技術を説明するための図である。

【発明を実施するための形態】

【0019】

以下、図を参照して本発明に係る一実施形態を説明する。
(回路構成）
図１は、本実施形態のシングル差動変換回路を説明するための図である。
図１に示したシングル差動変換回路は、演算増幅器１０４と、２つの入力インピーダンス素子１０１ａ、１０１ｂ、負帰還インピーダンス素子１００、１０２ｂ、正帰還インピーダンス素子１０３ａ、コモンモードフィードバック回路（図中にＣＭＦＢと記す）１０５を含む。負帰還インピーダンス素子１００は、負帰還インピーダンス素子１０２ａ、１０３ｂを含んでいる。コモンモードフィードバック回路１０５は、演算増幅器１０４から出力されるコモンモード電圧を検出し、フィードバックする回路である。コモンモードフィードバック回路１０５により、出力コモンモード電圧を一定の値に維持できる。

【0020】

演算増幅器１０４は、全差動型の演算増幅器であって、反転入力端子１０４ａ、反転入力端子１０４ａと極性が逆である非反転入力端子１０４ｃ、非反転出力端子１０４ｂ、非反転出力端子１０４ｂと極性が逆である反転出力端子１０４ｄを備えている。反転入力端子１０４ａは、入力インピーダンス素子１０１ａを介して信号入力端子１０６に接続される。また、信号入力端子１０６には外部から電圧Ｖipの信号が入力される。
反転入力端子１０４ａと非反転出力端子１０４ｂとの間には負帰還インピーダンス素子１０２ａが接続される。非反転出力端子１０４ｂは、信号出力端子１０８に接続される。このとき、信号出力端子１０８から出力される電圧をＶonとする。
非反転入力端子１０４ｃは、入力インピーダンス素子１０１ｂを介して信号入力端子１０７に接続される。信号入力端子１０７にはアナロググランドが印加されている。

【0021】

非反転入力端子１０４ｃと反転出力端子１０４ｄとの間には負帰還インピーダンス素子１０２ｂが接続される。反転出力端子１０４ｄは、信号出力端子１０９に接続される。このとき、信号出力端子１０９から出力される電圧をＶopとする。
さらに、本実施形態では、反転入力端子１０４ａと非反転出力端子１０４ｂとの間に負帰還インピーダンス素子１０３ｂが、非反転入力端子１０４ｃと非反転入力端子１０４ｃと極性が同じである非反転出力端子１０４ｂとの間に正帰還インピーダンス素子１０３ａが接続されている。

【0022】

以上述べたインピーダンス素子のうち、本実施形態では、入力インピーダンス素子１０１ａ、１０１ｂのインピーダンス値をＺ1、負帰還インピーダンス素子１０２ａ、１０２ｂのインピーダンス置をＺ2、正帰還インピーダンス素子１０３ａ、負帰還インピーダンス素子１０３ｂのインピーダンス値をＺ3とする。
なお、入力インピーダンス素子１０１ａのインピーダンス値と入力インピーダンス素子１０１ｂのインピーダンス値との比、負帰還インピーダンス素子１０２ａのインピーダンス値と負帰還インピーダンス素子１０２ｂのインピーダンス値との比、正帰還インピーダンス素子１０３ａのインピーダンス値と負帰還インピーダンス素子１０３ｂのインピーダンス値との比が、それぞれ等しければ、入力インピーダンス素子１０１ａ、１０１ｂのインピーダンス値が同じであり、負帰還インピーダンス素子１０２ａ、１０２ｂのインピーダンス値が同じであり、正帰還インピーダンス素子１０３ａ、負帰還インピーダンス素子１０３ｂのインピーダンス値が同じである場合と同様の効果を奏する。

【0023】

演算増幅器１０４の反転入力端子１０４ａ、非反転入力端子１０４ｃは、互いに極性が逆であり、入力信号と基準電圧を示す信号とがそれぞれ入力される。また、信号出力端子１０８、１０９は、位相の極性が互いに逆である信号が出力される。図中の「ｎ」、「ｐ」の添え字は、信号の位相の極性を示すものであり、「ｎ」の添え字で示した信号と、「ｐ」の添え字で示した信号とは互いに極性が逆の関係になっている。「ｎ」の添え字で示した信号同士、「ｐ」の添え字で示した信号同士は、互いに極性が同じ関係になっている。

【0024】

このような構成のシングル差動変換回路によれば、２つの入力端子のうちの一の入力端子と、２つの出力端子のうち、当該一の入力端子と極性が同じである出力端子との間に接続される正帰還インピーダンス素子１０３ａ、負帰還インピーダンス素子１０３ｂを設けたため、反転入力端子１０４ａ、非反転入力端子１０４ｃに接続されるノードに等しいインピーダンス値によって帰還をかけることができる。このため、電圧Ｖipが変動しても、正帰還インピーダンス素子１０３ａ、負帰還インピーダンス素子１０３ｂが変動に応じた帰還をかけて演算増幅器の入力電圧Ｖsn、Ｖspの変動を抑えることができる。

【0025】

図２は、図１に示した演算増幅器１０４の内部を説明するための回路図である。図中の入力端子１０４ａ、１０４ｃと出力端子１０４ｂ、１０４ｄは図１の同名端子に相当する。
また、図示したように、演算増幅器１０４には正電源電圧ＶDD、負電源電圧ＶSS、演算増幅器１０４を流れる電流を決定するためのＶbiasp、Ｖbiasnが印加されている。

【0026】

（動作）
次に、以上説明した本実施形態のシングル差動変換回路の動作を、式を使って説明する。
（１）従来のシングル差動変換回路の動作
ここでは、本実施形態のシングル差動変換回路の動作と比較するため、先ず、図４に示した従来のシングル差動変換回路の動作について式を使って説明する。なお、以下の式中のＶip、Ｖon、Ｖin、Ｖop、Ｖsn、Ｖsp、Ｚ1、Ｚ2、Ｚ3は、全て図４中に示した、あるいは図４の説明において記した物理量である。

【0027】

図４に示した従来のシングル差動変換回路において、キルヒホッフの法則にしたがって図４中のＶspが印加されるノードに流れ込む電流の総和が０となる条件は、以下の式によって表される。
（Ｖip−Ｖsp）／Ｚ1＋（Ｖon−Ｖsp）／Ｚ2＝０
上記の式を変形することにより、式（１）を得る。
（１／Ｚ1＋１／Ｚ2）Ｖsp＝Ｖip／Ｚ1＋Ｖon／Ｚ2 …式（１）

【0028】

図４中のＶsnが印加されるノードに流れ込む電流についても同様に、以下の式（２）が得られる。
０−Ｖsn／Ｚ1＋（Ｖop−Ｖsn）／Ｚ2＝０
（１／Ｚ1＋１／Ｚ2）Ｖsn＝Ｖop／Ｚ2 …式（２）

【0029】

差動出力電圧Ｖop−Ｖonを求めるために、式（１）と式（２）の両辺をそれぞれ引き算すると、
（１／Ｚ1＋１／Ｚ2）（Ｖsp−Ｖsn）
＝Ｖip／Ｚ1＋（Ｖon−Ｖop）／Ｚ2
を得る。
演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができるので、式（３）を得る。
Ｖop−Ｖon＝（Ｚ2／Ｚ1）Ｖip …式（３）

【0030】

一方、演算増幅器１０４の入力電圧Ｖsp、Ｖsnを求めるためには、式（１）と式（２）の両辺をそれぞれ足し合わせて、以下の式を得る。
（１／Ｚ1＋１／Ｚ2）（Ｖsp＋Ｖsn）
＝Ｖip／Ｚ1＋（Ｖon＋Ｖop）／Ｚ2
上記の式を変形すると、式（４）が得られる。
１／２／（Ｖsp＋Ｖsn）
＝Ｖip／Ｚ1／２／（１／Ｚ1＋１／Ｚ2）＋（Ｖop＋Ｖon）／Ｚ2／２／（１／Ｚ1＋１／Ｚ2）
＝Ｚ2Ｖip／２／（Ｚ1＋Ｚ2）＋Ｚ1（Ｖop＋Ｖon）／２／（Ｚ1＋Ｚ2）…式（４）

【0031】

ここで、（Ｖop＋Ｖon）／２は、図４に示したシングル差動変換回路の出力コモン電圧を表している。図４に示したシングル差動変換回路は、コモン電圧を、コモンモードフィードバック回路１０５を用いてアナロググラウンド（＝０）になるように制御されている。なお、図４に示したシングル差動変換回路では、インピーダンス値Ｚ1、Ｚ2の関係だけで差動出力電圧（Ｖop−Ｖon）が決まるが、Ｖop、Ｖonが一意に決まらない。コモンフィードバック回路１０５は、Ｖop、Ｖonのコモン電圧を決定するための回路である。

【0032】

演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができ、式（４）の左辺はＶsp（＝Ｖsn）と考えられる。このため、式（４）から、以下の式（５）を得ることができる。
Ｖsp＝Ｖsn＝Ｚ2・Ｖip／２／（Ｚ1＋Ｚ2） …式（５）
式（５）から、従来のシングル差動変換回路では、演算増幅器１０４の入力電圧Ｖsp（＝Ｖsn）が、外部から入力される信号の電圧Ｖipに依存して変化することが分かる。

【0033】

（２）本実施形態のシングル差動変換回路の動作
次に、図１に示した本実施形態のシングル差動変換回路の動作を説明する。
図１に示したシングル差動変換回路において、Ｖspの信号が入力されるノードに流れ込む電流の総和が０になる条件は、キルヒホッフの法則にしたがって、以下の式によって表される。
（Ｖip−Ｖsp）／Ｚ1＋（Ｖon−Ｖsp）／Ｚ2＋（Ｖon−Ｖsp）／Ｚ3＝０
この式を変形すると、式（６）を得る。
Ｖsp（１／Ｚ1＋１／Ｚ2＋１／Ｚ3）＝Ｖip／Ｚ1＋Ｖon／Ｚ2＋Ｖon／Ｚ3
…式（６）
Ｖsnが入力されるノードについても同様に、式（７）が得られる。
（０−Ｖsn）／Ｚ1＋（Ｖop−Ｖsn）／Ｚ2＋（Ｖon−Ｖsn）／Ｚ3＝０
Ｖsn（１／Ｚ1＋１／Ｚ2＋１／Ｚ3）＝Ｖop／Ｚ2＋Ｖon／Ｚ3
…式（７）

【0034】

差動出力電圧Ｖop−Ｖonを求めるために、式（６）と式（７）との両辺をそれぞれ減算すると、以下の式が得られる。
（１／Ｚ1＋１／Ｚ2＋１／Ｚ3）（Ｖsp−Ｖsn）＝Ｖip／Ｚ1＋（Ｖon−Ｖop）／Ｚ2
上記した式では、演算増幅器１０４の利得が充分高ければ、Ｖsn＝Ｖspとみなすことができる。このとき、式（８）が得られる。
Ｖop−Ｖon＝Ｚ2・Ｖip／Ｚ1 …式（８）
式（８）は従来回路における式（３）と同じであるから、本実施形態は従来回路と同じ利得を持つことがわかる。
式（８）において、Ｖop＝−Ｖonであるから、以下の式（９）が得られる。
Ｖop＝−Ｖon＝Ｚ2・Ｖip／２／Ｚ1 …式（９）

【0035】

一方、演算増幅器１０４の入力電圧Ｖsp、Ｖsnを求めるためには、式（６）と式（７）の両辺をそれぞれ加算する。加算の結果、式（１０）が得られる。
（１／Ｚ1＋１／Ｚ2＋１／Ｚ3）（Ｖsp＋Ｖsn）
＝（Ｖip／Ｚ1）＋（Ｖon＋Ｖop）／Ｚ2＋２Ｖon／Ｚ3 …式（１０）
（Ｖop＋Ｖon）／２＝０であるから、式（９）、（１０）により、以下の式（１１）が得られる。
（１／Ｚ1＋１／Ｚ2＋１／Ｚ3）（Ｖsp＋Ｖsn）
＝Ｖip／Ｚ1−Ｚ2・Ｖip／Ｚ1／Ｚ3＝（１／Ｚ1−Ｚ2／Ｚ1／Ｚ3）]Ｖip
…式（１１）

【0036】

式（１１）において、Ｖsp、Ｖsnは、演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができる。このとき、式（１１）から、式（１２）を得ることができる。
Ｖsp＝Ｖsn＝[（１／Ｚ1−Ｚ2／Ｚ1／Ｚ3）Ｖip／２]／(１／Ｚ1＋１／Ｚ2＋１／Ｚ3）
…式（１２）
式（１２）において、インピーダンス値Ｚ3、Ｚ2を等しいとすれば、
Ｖsp＝Ｖsn＝０ …式（１３）
が成立する。

【0037】

つまり、本実施形態では、図１に示したインピーダンス素子１０２ａ、１０２ｂのインピーダンス値Ｚ2と、インピーダンス素子１０３ａのインピーダンス値Ｚ3を等しい値とすることにより、入力電圧Ｖsp、Ｖsnを、外部から入力される電圧Ｖipに依存しないようにすることが可能になる。そして、入力電圧Ｖsp、Ｖsnが外部から入力される電圧Ｖipに依存しない実施形態では、入力電圧Ｖsp、Ｖsnの電圧Ｖipによる変動を増幅器としての機能を維持したまま完全になくすことができる。
また、式（１２）において、インピーダンス値Ｚ3、Ｚ2を近い値とすれば、
Ｖsp＝Ｖsn≒０ …式（１４）
が成立する。

【0038】

つまり、本実施形態では、図１に示したインピーダンス素子１０２ａ、１０２ｂのインピーダンス値Ｚ2と、インピーダンス素子１０３ａのインピーダンス値Ｚ3が近い値であるとき、入力電圧Ｖsp、Ｖsnの電圧Ｖipによる変動を増幅器としての機能を維持したまま十分に低減することができる。
なお、本実施形態は、以上説明した構成に限定されるものではない。すなわち、本実施形態では、負帰還インピーダンス素子１００を、負帰還インピーダンス素子１０２ａ、１０３ｂの２つの素子によって構成している。しかし、図１に示したように、負帰還インピーダンス素子１００は、負帰還インピーダンス素子１０２ａ、１０３ｂを並列に接続した場合に得られるインピーダンス値を持った１つの素子として構成することができる。ただし、負帰還インピーダンス素子１００のインピーダンス値Ｚ４は、式（１５）となる。
Ｚ４＝Ｚ２・Ｚ３／（Ｚ２＋Ｚ３） ・・・式（１５）

【産業上の利用可能性】

【0039】

以上説明した態様のシングル差動変換回路は、外部から入力される電圧の変動によって演算増幅器の入力電圧が完全に変動しないようにすることが望ましいシングル差動変換回路であれば、どのようなシングル差動変換回路にも適用することができる。

【符号の説明】

【0040】

１０１ａ、１０１ｂ 入力インピーダンス素子
１０２ａ、１０２ｂ、１０３ｂ 負帰還インピーダンス素子
１０３ａ 正帰還インピーダンス素子
１０４ 演算増幅器
１０４ａ 反転入力端子
１０４ｂ 非反転出力端子
１０４ｃ 非反転入力端子
１０４ｄ 反転出力端子
１０５ コモンモードフィードバック回路
１０６、１０７ 信号入力端子
１０８、１０９ 信号出力端子

【図1】

【図2】

【図3】

【図4】

【図5】