特許 5723737 半導体集積回路及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5723737

(24)【登録日】2015年4月3日

(45)【発行日】2015年5月27日

(54)【発明の名称】半導体集積回路及びその制御方法

(51)【国際特許分類】

   G11C 29/00 20060101AFI20150507BHJP

   G11C 5/00 20060101ALI20150507BHJP

【ＦＩ】

   G11C29/00 603Z

   G11C29/00 603H

   G11C5/00 303Z

【請求項の数】8

【全頁数】19

(21)【出願番号】特願2011-212604(P2011-212604)

(22)【出願日】2011年9月28日

(65)【公開番号】特開2012-160248(P2012-160248A)

(43)【公開日】2012年8月23日

【審査請求日】2014年5月14日

(31)【優先権主張番号】10-2011-0009076

(32)【優先日】2011年1月28日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

(74)【代理人】

【識別番号】100118913

【弁理士】

【氏名又は名称】上田 邦生

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(72)【発明者】

【氏名】テ シク ユン

(72)【発明者】

【氏名】カン ソル イ

【審査官】 小林 紀和

(56)【参考文献】

【文献】 特開２００６−０８５７７５（ＪＰ，Ａ）

【文献】 特開平１０−２８９５９５（ＪＰ，Ａ）

【文献】 特開２０１１−０１８８８２（ＪＰ，Ａ）

【文献】 特開平０７−１１４７９９（ＪＰ，Ａ）

【文献】 特開２００３−０３００４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／００

Ｇ１１Ｃ ５／００

(57)【特許請求の範囲】

【請求項1】

複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記第１メモリ領域は、複数のメモリバンクで区分され、
前記第２メモリ領域は、前記複数のメモリバンクと同一の数だけ区分され、区分された各々はランク単位で区分されることを特徴とする半導体集積回路。

【請求項2】

複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記マスターは、前記ローアドレス信号とリペアアドレス信号とが一致することを定義するリペアフラグ信号を前記スレーブに提供するように構成され、
前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、
前記ローアドレス信号及びランクリフレッシュ信号に応答して、前記第２メモリ領域のリダンダントワードラインを選択的に駆動して、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、
を備えたことを特徴とする半導体集積回路。

【請求項3】

前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、
前記比較信号及び前記ランクリフレッシュ信号に応答して、リペア判断信号を生成するように構成された判断部と、
前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックと、
を備えたことを特徴とする請求項２に記載の半導体集積回路。

【請求項4】

前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項３に記載の半導体集積回路。

【請求項5】

複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記マスターは、前記ローアドレス信号とリペアアドレス信号とが一致することを定義するリペアフラグ信号を前記スレーブに提供するように構成され、
前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、
前記ローアドレス信号、ランクリフレッシュ信号及びデコーディング信号に応答して、前記第２メモリ領域のリダンダントワードラインを選択的に駆動し、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、
ランク信号に応答してランクローアクティブ信号をデコードして、前記デコーディング信号を生成するように構成されたランクスイチング部を含むことを特徴とする半導体集積回路。

【請求項6】

前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、
前記比較信号、前記ランクリフレッシュ信号及び前記デコーディング信号に応答して、リペア判断信号を生成するように構成された判断部と、
前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックを含むことを特徴とする請求項５に記載の半導体集積回路。

【請求項7】

前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項６に記載の半導体集積回路。

【請求項8】

第１メモリ領域が形成されたスレーブ及び第２メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、
前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、
前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第２メモリ領域のメモリセルをアクティブさせる段階と、
前記スレーブが、前記リペアの可否の判断結果に応答して、前記第１メモリ領域のメモリセルの活性化を遮断する段階と、
を含み、
前記スレーブは、前記第１メモリ領域をメモリバンク単位で区分して制御し、
前記マスターは、前記第２メモリ領域を前記第１メモリ領域と同一のメモリバンク単位に区分して、区分されたそれぞれのメモリバンクをランク方式に合うように区分して制御することを特徴とする半導体集積回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関し、特に、半導体集積回路及びその制御方法に関する。

【背景技術】

【0002】

半導体集積回路は、集積度の向上を目的に、２つ以上のチップ（Ｃｈｉｐ）でパッケージを構成したマルチチップパッケージ（ＭｕｌｔｉＣｈｉｐ Ｐａｃｋａｇｅ）形態が主に使われている。

【0003】

図１に示されるように、従来の技術による半導体集積回路１は、ＴＳＶ（シリコン貫通ビア；Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を利用してマスターチップ（Ｍａｓｔｅｒ Ｃｈｉｐ）（以下、マスター）とスレーブチップ（Ｓｌａｖｅ Ｃｈｉｐ）（以下、スレーブ）を積層した構造である。

【0004】

マスターは、周辺領域と、信号伝達のためのＴＳＶ領域Ａと、物理的な支持や電源供給のためのＴＳＶ領域Ｂとを備える。マスターは、メモリ領域を具備しない。

【0005】

スレーブは、周辺領域と、信号伝達のためのＴＳＶ領域Ａ’と、物理的な支持や電源供給のためのＴＳＶ領域Ｂ’と、メモリ領域とを含む。この時、スレーブのメモリ領域は、例えば、ＤＲＡＭを使用することができ、８個のメモリバンクＢＫ０〜ＢＫ７で区分されることができる。

【0006】

スレーブの各メモリバンクは、リペア動作のための、すなわち、ノーマルセル（Ｎｏｒｍａｌ Ｃｅｌｌｓ）のうちの不良が発生したノーマルセル（Ｎｏｒｍａｌ Ｃｅｌｌ）を切り替えるためのリダンダントセル（Ｒｅｄｕｎｄａｎｔ Ｃｅｌｌｓ）を備える。

【0007】

また、リペア動作と関連したフューズセット及び制御ロジック回路などが、メモリバンクの間、メモリバンクと周辺領域の間またはメモリバンクとＴＳＶ領域との間等に位置するようになっている。

【0008】

図２に示されるように、マスターは、ローアクティブ信号ＲＡＣＴを生成するための回路構成を備え、複数のナンドゲートＮＤ１、ＮＤ２と、複数のトランジスタＭ１、Ｍ２と、複数のインバータＩＶ１〜ＩＶ４とで構成され得る。

【0009】

この時、ローアクティブ信号ＲＡＣＴは、メモリバンクの数だけ必要である。したがって、図２の回路は、メモリバンクの数だけ備えられる。

【0010】

図２の回路は、アクティブパルスＡＣＴＰ、スライスアドレス信号ＳＬＩＣＥ、ローアクティブ信号ＲＡＣＴ及びプリチャージパルスＰＲＥＰに応答して、ローアクティブ信号ＲＡＣＴを生成する。

【0011】

図３に示されるように、スレーブは、ワードラインを駆動するためのワードライン駆動回路１０を備え、複数のフューズブロック１１と、判断部１３と、複数のドライバブロック１４、１６、１８と、マット選択部１５と、デコーダー１７とを備える。

【0012】

フューズブロック１１は、ローアドレス信号ＲＡとリペアアドレス信号とを比較して、信号ＨＩＴＢ＜０：Ｎ＞を生成する。

【0013】

この時、リペアアドレス信号は、フューズブロックのフューズを選択的にカットして保存される。

【0014】

判断部１３は、ローアクティブ信号ＲＡＣＴと信号ＨＩＴＢ＜０：Ｎ＞を組み合わせて、各種信号ＸＨＩＴＢ＜０：Ｍ＞、ＮＸＥＢ、ＲＡＸ２＜０：１＞を生成する。

【0015】

この時、信号ＸＨＩＴＢ＜０：Ｍ＞は、リダンダントワードライン（Ｒｅｄｕｎｄａｎｔ Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅ）ＲＭＷＬ＜０：Ｍ＞の活性化を定義する信号である。信号（ＮＸＥＢ）は、リペアアドレス信号、すなわち、フューズデータが定義するノーマルワードラインの活性化を防止する信号である。信号ＲＡＸ２＜０：１＞は、サブワードラインを指定するためのアドレス信号として、メインワードラインとサブワードラインが１：４コーディングされた場合の例を上げたものである。

【0016】

マット選択部１５は、信号ＸＨＩＴＢ＜０：Ｍ＞、ＮＸＥＢに応答してノーマルワードラインの活性化を防ぎ、セルマット（２０）のリダンダントセルアレイに該当するサブワードラインを選択するためのイネーブル信号ＥＮを生成する。

【0017】

デコーダー１７は、ローアドレス信号ＲＡをデコードして、アドレス信号ＬＡＸを生成する。

【0018】

ドライバブロック１４は、信号ＸＨＩＴＢ＜０：Ｍ＞に該当するリダンダントワードライン（ＲＭＷＬ＜０：Ｍ＞）を駆動する。

【0019】

ドライバーブロック１６は、アドレス信号ＲＡＸ２＜０：１＞を駆動して、アドレス信号ＢＡＸを生成する。

【0020】

ドライバーブロック１８は、アドレス信号ＢＡＸを駆動して、サブワードライン駆動信号ＦＸを生成する。

【0021】

判断部（１３）は、図４に示されるように、複数のロジック回路１３−１〜１３−３を備える。

【0022】

ロジック回路１３−１は、フューズブロック１１の出力信号ＨＩＴＢ＜０：Ｎ＞とローアクティブ信号ＲＡＣＴとを組み合わせて、信号ＸＨＩＴＢ＜０：Ｍ＞を生成する。

【0023】

この時、ロジック回路１３−１は、信号ＸＨＩＴＢ＜０＞を生成する構成のみ図示したもので、信号ＸＨＩＴＢ＜０：Ｍ＞を生成するために、ロジック回路（１３−１）は、Ｍ＋１個だけ備えられる。

【0024】

ロジック回路１３−２は、フューズブロック１１の出力信号ＨＩＴＢ＜０：Ｎ＞のうちの偶数番号に該当する信号同士及び奇数番号に該当する信号同士をそれぞれ組み合わせて、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤを生成する。

【0025】

ロジック回路１３−３は、複数の信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤ、ＲＡＣＴを組み合わせて、アドレス信号ＲＡＸ２＜０：１＞及び信号ＮＸＥＢを生成する。

【0026】

上述した従来技術では、スレーブは、メモリ領域を具備しているが、マスターは、メモリ領域を具備していないので、マスターとスレーブとのチップサイズが異なることになる。

【0027】

したがって、単純にＴＳＶを連結するためには、マスターのチップサイズを大きくしければならなかった。

【0028】

上述した通り、従来の半導体集積回路には、非効率的なマスターのチップサイズを大きくすることによってネットダイ（Ｎｅｔ Ｄｉｅ）が減少する点に問題があった。

【0029】

また、従来の半導体集積回路では、スレーブにノーマルセルとリダンダントセルとが備えられており、リペア動作、すなわち、アクセス（Ａｃｃｅｓｓ）するメモリセルのリペアの可否を判断するための関連動作が自主的に行われる。

【0030】

したがって、リペア動作のために、フューズデータと外部から入力されたアドレス信号とを比較する等の動作のための時間が必要になるので、非同期パラメータ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｐａｒａｍｅｔｅｒ）が増加するようになる。

【先行技術文献】

【特許文献】

【0031】

【特許文献1】米国特許第７９４００７４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0032】

本発明の実施形態では、積層されたチップの面積を効率的に使用することができるようにした半導体集積回路及びその制御方法を提供する。

【0033】

また、本発明の実施形態では、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。

【課題を解決するための手段】

【0034】

本発明の実施形態において、第１チップと、該第１チップに積層された第２チップと、を備え、該第２チップに第１メモリ領域が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域が形成されることを特徴とする。

【0035】

本発明の実施形態において、第１メモリ領域を備えたスレーブと、第２メモリ領域を備え、第１メモリ領域の不良の可否を判断して、その判断結果によって第１メモリ領域の不良のメモリセルを第２メモリ領域のメモリセルで切り替えるように構成されるマスターと、を備えたことを異なる特徴とする。

【0036】

本発明の実施形態において、スレーブは、リペアフラグ信号に応答して、第１メモリ領域の不良のメモリセルの活性化を遮断するように構成されることをもう一つの異なる特徴とする。

【0037】

本発明の実施形態において、マスターは、リフレッシュ動作時に、第１メモリ領域の活性化を遮断するように構成されることをもう一つの異なる特徴とする。

【0038】

本発明の実施形態において、第１メモリ領域と第２メモリ領域とは互いに異なる種類のメモリで構成されることをもう一つの異なる特徴とする。

【0039】

本発明の実施形態において、第２メモリ領域はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されることをもう一つの異なる特徴とする。

【0040】

本発明の実施形態において、複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、を備えたことをもう一つの異なる特徴とする。

【0041】

本発明の実施形態において、第１メモリ領域が形成されたスレーブ及び第２メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第２メモリ領域のメモリセルをアクティブさせる段階と、前記スレーブが、前記リペアの可否の判断結果に応答して、前記第１メモリ領域のメモリセルの活性化を遮断する段階と、を含むことをもう一つの異なる特徴とする。

【発明の効果】

【0042】

本発明の実施形態において、マスターにリペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシー領域及びリダンダントセルを含むメモリ領域を形成することによってマスターとスレーブとの回路面積の不均衡を解消した。したがって、マスターとスレーブとの回路面積効率を同時に増加させることによってネットダイを増加させることができる。

【0043】

また、マスターのメモリ領域をＳＲＡＭで構成することによってリフレッシュの必要がないので、リダンダンシーのための動作時間を最小化して非同期パラメータを減少させることによって半導体集積回路の動作速度を向上させることができる。

【図面の簡単な説明】

【0044】

【図1】従来技術における半導体集積回路１のレイアウト図である。

【図2】図１のマスターのローアクティブ信号の生成回路の回路図である。

【図3】図１のスレーブのワードライン駆動回路１０のブロック図である。

【図4】図３の判断部１３の回路図である。

【図5】本発明の実施形態における半導体集積回路１００の斜視図である。

【図6】本発明の実施形態における半導体集積回路１００のレイアウト図である。

【図7】本発明の異なる実施形態における半導体集積回路１０１のレイアウト図である。

【図8】本発明の実施形態によるマスター及びスレーブ０とのブロック図である。

【図9】図８のリダンダントワードライン駆動部１５０のブロック図である。

【図10】図９の判断部１５３の回路図である。

【図11】図８のパルス生成部２６０の回路図である。

【図12】図８のローアクティブ信号生成部２４０の回路図である。

【図13】図８のランクスイッチング部１７０の動作を説明するためのブロック図である。

【図14】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。

【図15】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。

【図16】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。

【図17】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。

【発明を実施するための形態】

【0045】

以下で添付された図を参照して本発明の実施形態をより詳細に説明する。

【0046】

本発明の実施形態は、マスターチップ（Ｍａｓｔｅｒ Ｃｈｉｐ）（以下、マスター）とひとつまたはそれ以上のスレーブチップ（Ｓｌａｖｅ Ｃｈｉｐ）（以下、スレーブ）とをシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を利用して積層した形態の半導体集積回路を図示したものである。

【0047】

マスターは、外部信号及び電源などをＴＳＶを通してスレーブに提供して、スレーブとの信号の送信／受信を遂行するための構成である。

【0048】

図５は、マスターとスレーブ０及びスレーブ１とをＴＳＶを利用して積層した形態の半導体集積回路１００を図示する。

【0049】

本発明の実施形態において、スレーブ０及びスレーブ１が、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなるメモリ領域を具備し、マスターは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなるメモリ領域を具備する。

【0050】

この時、スレーブ０及びスレーブ１のＤＲＡＭはノーマルセルのみからなり、マスターのＳＲＡＭは前記ノーマルセル等のリペアのためのリダンダントセルで構成される。

【0051】

積層構造を基準に、マスターのメモリ領域とスレーブ等のメモリ領域とは互いに対応になる位置、すなわち、互いに向かい合う位置に形成される。

【0052】

前述した通り、マスターにメモリ領域が形成されることによって、マスターとスレーブのチップサイズとを実質的に同一にすることができる。

【0053】

図６に示されるように、本発明の実施形態において、スレーブ０とスレーブ１とは同一に構成することができる。

【0054】

スレーブ０は、周辺領域と、信号伝達のためのＴＳＶ領域Ａ’と、物理的な支持や電源供給のためのＴＳＶ領域Ｂ’と、メモリ領域とを備えている。

【0055】

この時、スレーブ０のメモリ領域は、各々ＤＲＡＭからなる複数のメモリバンクＢＫ０〜ＢＫ７で区分されることができる。

【0056】

スレーブ０は、図１に示される従来技術と比較した時、複数のメモリバンクＢＫ０〜ＢＫ７がノーマルセルのみからなり、リペア動作と関連したフューズセット及び制御ロジック回路などが形成されていない。また、図示は省略されたが、複数のメモリバンクＢＫ０〜ＢＫ７は、ノーマルメインワードライン及びノーマルサブワードラインを備えている。

【0057】

一方、マスターは、周辺領域と、信号伝達のためのＴＳＶ領域Ａと、物理的な支持や電源供給のためのＴＳＶ領域Ｂと、リダンダンシー領域と、メモリ領域とを備えている。

【0058】

この時、リダンダンシー領域は、リペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシーブロックを備えている。マスターのメモリ領域は、各々ＳＲＡＭからなる複数のメモリバンクＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭで区分されることができる。

【0059】

この時、図示は省略されたが、複数のメモリバンクＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭは、リダンダントメインワードライン及びリダンダントサブワードラインを備えている。

【0060】

図７に示されるように、本発明の実施形態はランク（ＲＡＮＫ）方式を支援できるように、マスターのメモリ領域を複数のランクＲＫ０ＳＲＡＭ〜ＲＫ７ＳＲＡＭで区分した半導体集積回路１０１を提供することができる。

【0061】

ランク方式の種類には、８ランク、４ランク、２ランク及び１ランクがある。

【0062】

あらゆるスレーブ等のメモリバンクを８個で認識するランク方式を８ランク、４個で認識するランク方式を４ランク、２個で認識するランク方式を２ランク、同じランクで認識するランク方式を１ランクとする。

【0063】

図８は、マスターとスレーブ０のそれぞれのワードライン駆動に関連した回路を図示したものである。

【0064】

図８に示されるように、マスターとスレーブ０とは複数のＴＳＶを通して連結される。

【0065】

図８に示されるように、マスターは、アドレス信号スイチング部１１０と、送信部（ＴＸ）１２０と、リダンダンシーブロック１５０と、メモリ領域１６０と、ランクスイチング部１７０とを備えている。

【0066】

アドレス信号スイチング部１１０は、アクティブ信号ＡＣＴとリフレッシュ信号ＲＥＦとに応答して、外部アドレス信号ＡＤＤ＿ＥＸＴまたはカウントアドレス信号ＡＤＤ＿ＣＮＴをローアドレス信号ＲＡとして出力するように構成されている。

【0067】

この時、アクティブ信号ＡＣＴは、バンク／ランク区分なしでアクティブ命令によって発生される信号である。

【0068】

リフレッシュ信号ＲＥＦは、バンク／ランク区分なしでリフレッシュ命令によって発生される信号である。

【0069】

カウントアドレス信号ＡＤＤ＿ＣＮＴは、半導体集積回路１００の内部のリフレッシュカウンタ（図示省略）でリフレッシュ動作のために生成されるアドレス信号である。

【0070】

アドレス信号スイチング部１１０は、アクティブ信号ＡＣＴが入力されると、外部アドレス信号（ＡＤＤ＿ＥＸＴ）をローアドレス信号ＲＡとして出力する。

【0071】

アドレス信号スイチング部１１０は、リフレッシュ信号ＲＥＦが入力されると、カウントアドレス信号ＡＤＤ＿ＣＮＴをローアドレス信号ＲＡとして出力する。

【0072】

送信部１２０は、ローアドレス信号ＲＡ、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラッグＨＩＴＳＵＭＢをスレーブ０へ伝送する。

【0073】

この時、スライスアドレス信号ＳＬＩＣＥは、複数のスレーブを区分するための信号である。本発明の実施形態、すなわち、図５を基準に、スライスアドレス信号ＳＬＩＣＥは、スレーブ０とスレーブ１とを区分するための信号である。

【0074】

アクティブパルスＡＣＴＰは、メモリバンク別に区分されて該当メモリバンクの活性化を指定する信号である。

【0075】

メモリ領域１６０は、ＳＲＡＭで構成することができ、図６のように複数のメモリバンク（Ｋ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭで構成したり、図７のように、複数のランクＲＫ０ＳＲＡＭ〜ＲＫ７ＳＲＡＭで構成することができる。

【0076】

メモリ領域１６０は、ＳＲＡＭで構成されるので、リフレッシュの必要がない。

【0077】

ランクスイチング部１７０は、リダンダンシーブロック１５０がランク方式（例えば、８ランク、４ランク、２ランク、１ランク）に合うリダンダントワードラインを選択するようにするための信号を生成する構成である。

【0078】

ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＿ＲＡＣＴをランク信号ＲＫ２／ＲＫ４によって定義されたランク方式に合うようにデコードしてデコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣを生成するように構成される。

【0079】

ランクスイチング部１７０は、図１３を参照して説明されるが、設定された割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成してもよい。

【0080】

リダンダンシーブロック１５０は、ローアドレス信号ＲＡ、ランクリフレッシュ信号ＲＥＦ＿ＲＫ及びデコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣに応答して、リダンダントワードラインＲＭＷＬ＜０：Ｍ＞及びサブワードラインＦＸをアクティブにして、リペアフラグＨＩＴＳＵＭＢを生成する。

【0081】

この時、リペアフラグＨＩＴＳＵＭＢは、ローアドレス信号ＲＡとリペアアドレス信号とが一致してリペア動作がなされることをスレーブに知らせるための信号である。

【0082】

図８に示されるように、スレーブ０は、受信部（ＲＸ）２１０と、ワードライン駆動部２２０と、ローアクティブ信号生成部２４０と、パルス生成部２６０とを備えている。

【0083】

受信部２１０は、マスターから送信されたローアドレス信号ＲＡ、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラグＨＩＴＳＵＭＢを受信する。

【0084】

ワードライン駆動部２２０は、メモリ領域ＢＫ０〜ＢＫ７（図６参照）のノーマルメインワードラインのうちのローアドレス信号ＲＡ及びローアクティブ信号ＲＡＣＴ＜０：７＞に該当するノーマルメインワードラインをアクティブにする。

【0085】

パルス生成部２６０は、リペアフラグＨＩＴＳＵＭＢに応答して、リペアフラグパルスＨＩＴＳＵＭＰを生成する。

【0086】

ローアクティブ信号生成部２４０は、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラグパルスＨＩＴＳＵＭＰに応答して、ローアクティブ信号ＲＡＣＴ＜０：７＞を生成する。

【0087】

図９に示されるように、リダンダンシーブロック１５０は、複数のフューズブロック１５１と、判断部１５３と、第１ドライバーブロック１５４と、第２ドライバーブロック１５５と、第３ドライバーブロック１５６と、デコーダー１５７とを備えている。

【0088】

複数のフューズブロック１５１は、ローアドレス信号ＲＡと各々保存されたリペアアドレス信号とを比較して比較信号ＨＩＴＢ＜０：Ｎ＞を生成する。

【0089】

この時、リペアアドレス信号は、フューズブロックのフューズを選択的にカットして保存される。

【0090】

判断部１５３は、比較信号ＨＩＴＢ＜０：Ｎ＞、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣ及びランクリフレッシュ信号ＲＥＦ＿ＲＫに応答して、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞及びアドレス信号ＲＡＸ２＜０：１＞を生成する。

【0091】

この時、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞は、リダンダントワードライン（Ｒｅｄｕｎｄａｎｔ Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅ）ＲＭＷＬ＜０：Ｍ＞のうちのアクティブになるリダンダントワードラインを定義する信号である。アドレス信号ＲＡＸ２＜０：１＞は、サブワードラインを選択するためのアドレス信号として、メインワードラインとサブワードラインとが１：８コーディングされた場合の例を挙げたものである。

【0092】

デコーダー１５７は、ローアドレス信号ＲＡをデコードしてアドレス信号ＬＡＸを生成する。

【0093】

この時、アドレス信号ＬＡＸは、一つのワードラインが不良の時、それと隣接したワードラインをリダンダントワードラインで切り替えるために必要な信号である。

【0094】

万一、一つのワードラインが不良の時、該当ワードラインのみリダンダントワードラインで切り替えるように決まった場合には、アドレス信号ＬＡＸは必要なく、そのため、デコーダー１５７も必要ない。

【0095】

第１ドライバブロック（ＲＭＷＬＤＲＶ）１５４は、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞に該当するリダンダントワードラインＲＭＷＬ＜０：Ｍ＞を駆動する。

【0096】

第２ドライバブロック（ＢＡＸＤＲＶ）１５５は、アドレス信号ＲＡＸ２＜０：１＞またはアドレス信号ＲＡＸ２＜０：１＞、ＬＡＸを駆動してアドレス信号ＢＡＸを生成する。

【0097】

第３ドライバーブロック１５６は、アドレス信号ＢＡＸを駆動してサブワードライン駆動信号ＦＸを生成する。

【0098】

そして、メモリ領域１６０は、リダンダントセルアレイＲＫ０＿ＢＫ０、ＲＫ１＿ＢＫ０などを備えている。この時、メモリ領域１６０は、リダンダントセルアレイをバンク及びランクに対応になるように区分して割り当てした例を挙げたものである。

【0099】

図１０に示されるように、判断部１５３は、複数のロジック回路１５３−１〜１５３−３を備えている。

【0100】

ロジック回路１５３−１は、フューズブロック１５１の出力信号ＨＩＴＢ＜０：Ｎ＞、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣ及びランクリフレッシュ信号ＲＥＦ＿ＲＫを組み合わせて、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞を生成する。

【0101】

この時、ロジック回路１５３−１は、信号ＸＨＩＴＢ＜０＞を生成する構成だけを図示したものであり、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞を生成するためにロジック回路１５３−１がＭ＋１個だけ備えられている。

【0102】

ロジック回路１５３−１は、出力信号ＨＩＴＢ＜０：Ｎ＞のうちのいずれか一つでもアクティブにされて、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣがアクティブにされると、信号ＸＨＩＴＢ＜０＞をアクティブにさせる。

【0103】

ロジック回路１５３−１は、ランクリフレッシュ信号ＲＥＦ＿ＲＫがアクティブにされると、異なる入力信号等の活性化の可否と関係なしで信号ＸＨＩＴＢ＜０＞を非活性化させる。

【0104】

ロジック回路１５３−２は、フューズブロック１５１の出力信号ＨＩＴＢ＜０：Ｎ＞のうちの偶数番号に該当する信号同士及び奇数番号に該当する信号同士をそれぞれ組み合わせて、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤを生成する。

【0105】

ロジック回路１５３−２は、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤのうちのいずれか一つでもアクティブにされ、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣがアクティブにされると、リペアフラグＨＩＴＳＵＭＢをアクティブさせる。

【0106】

ロジック回路１５３−３は、複数の信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤ、ＲＫ＿ＲＡＣＴ＿ＤＥＣを組み合わせてアドレス信号ＲＡＸ２＜０：１＞を生成する。

【0107】

図１１に示されるように、パルス生成部２６０は、複数のインバータＩＶ１１、ＩＶ１２と、遅延器ＤＬＹと、ナンドゲートＮＤ１１とを備えている。

【0108】

パルス生成部２６０は、リペアフラグＨＩＴＳＵＭＢの活性化タイミング（フォーリングＥＳＪＩ）を感知して遅延器ＤＬＹの遅延時間だけ幅を持つリペアフラグパルスＨＩＴＳＵＭＰを生成する。

【0109】

図１２に示されるように、ローアクティブ信号生成部２４０は、複数のナンドゲートＮＤ２１〜ＮＤ２４と、複数のトランジスタＭ２１、Ｍ２２と、複数のインバータＩＶ２１〜ＩＶ２３とを備えている。

【0110】

この時、ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞を生成する構成のみ図示したものであり、ローアクティブ信号ＲＡＣＴ＜０：７＞信号をすべて生成するために図１２のような回路の構成が８個具備されている。

【0111】

ローアクティブ信号生成部２４０は、アクティブパルスＡＣＴＰ及びスライスアドレス信号ＳＬＩＣＥの活性化に応答して、ローアクティブ信号ＲＡＣＴ＜０＞をアクティブにさせる。

【0112】

ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞がアクティブにされた状態でプリチャージパルスＰＲＥＰが発生されると、ローアクティブ信号ＲＡＣＴ＜０＞を非活性化させる。

【0113】

ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞がアクティブにされた状態でリペアフラッグパルスＨＩＴＳＵＭＰが発生されると、ローアクティブ信号ＲＡＣＴ＜０＞を非活性化させる。

【0114】

図１３は、ランク方式（８ランク、４ランク、２ランク及び１ランク）をすべて支援できるようにマスターのメモリ領域１６０のセルマットにランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞を割り当てる方法を示している。

【0115】

この時、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞は、８ランクを支援して０番バンクに関連したランクローアクティブ信号を表したものである。

【0116】

ランク信号ＲＡＮＫ２／ＲＡＮＫ４は、ランク方式を定義するための信号である。図示されるように、ランク信号ＲＡＮＫ２／ＲＡＮＫ４のロジックレベルを組み合わせて、８ランク、４ランク、２ランク及び１ランクを定義することができる。

【0117】

ランク方式は、フューズセットまたはテストモードなどを利用してランク信号ＲＡＮＫ２／ＲＡＮＫ４のロジックレベルを可変させることによって設定できる。

【0118】

複数のセルマット（０番ＳＲＡＭ ＭＡＴ〜７番ＳＲＡＭ ＭＡＴ）には、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞がランク方式（８ランク、４ランク、２ランク及び１ランク）別に割り当てられる。

【0119】

この時、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞をランク方式（８ランク、４ランク、２ランク及び１ランク）別に割り当てるための規則が決まる。

【0120】

その規則として、０番ＳＲＡＭ ＭＡＴには‘００００’、１番ＳＲＡＭ ＭＡＴには‘１０００’、２番ＳＲＡＭ ＭＡＴには‘２１００’、３番ＳＲＡＭ ＭＡＴには‘３１００’、４番ＳＲＡＭ ＭＡＴには‘４２１０’、５番ＳＲＡＭ ＭＡＴには‘５２１０’、６番ＳＲＡＭ ＭＡＴには‘６３１０’そして７番ＳＲＡＭ ＭＡＴには‘７３１０’が指定される。

【0121】

例えば、‘６３１０’が指定された６番ＳＲＡＭ ＭＡＴは８ランクの場合ＲＫ＜６＞＿ＲＡＣＴ＜０＞、４ランクの場合ＲＫ＜３＞＿ＲＡＣＴ＜０＞、２ランクの場合ＲＫ＜１＞＿ＲＡＣＴ＜０＞そして１ランクの場合ＲＫ＜０＞＿ＲＡＣＴ＜０＞が割り当てられる。

【0122】

したがって、ランクスイチング部１７０は、ランク信号ＲＡＮＫ２／ＲＡＮＫ４に応答してランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞を割り当てられた複数のセルマット（０番ＳＲＡＭ ＭＡＴ〜７番ＳＲＡＭ ＭＡＴ）に提供する。

【0123】

例えば、ランク信号ＲＡＮＫ２／ＲＡＮＫ４が８ランクを定義して、ランクローアクティブ信号ＲＫ＜７＞＿ＲＡＣＴ＜０＞がアクティブにされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜７＞＿ＲＡＣＴ＜０＞を７番ＳＲＡＭ ＭＡＴに提供する。

【0124】

ランク信号ＲＡＮＫ２／ＲＡＮＫ４が４ランクを定義して、ランクローアクティブ信号ＲＫ＜３＞＿ＲＡＣＴ＜０＞がアクティブにされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜３＞＿ＲＡＣＴ＜０＞をセルマット（６番ＳＲＡＭ ＭＡＴと７番ＳＲＡＭ ＭＡＴ）に提供する。

【0125】

ランク信号ＲＡＮＫ２／ＲＡＮＫ４が２ランクを定義して、ランクローアクティブ信号ＲＫ＜１＞＿ＲＡＣＴ＜０＞がアクティブされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜１＞＿ＲＡＣＴ＜０＞を複数のセルマット（４番ＳＲＡＭ ＭＡＴ〜７番ＳＲＡＭ ＭＡＴ）に提供する。

【0126】

ランク信号ＲＡＮＫ２／ＲＡＮＫ４が１ランクを定義して、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞がアクティブされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞をあらゆる複数のセルマット（０番ＳＲＡＭ ＭＡＴ〜７番ＳＲＡＭ ＭＡＴ）に提供する。

【0127】

ランクスイチング部１７０は、図１３を参照して説明したランクローアクティブ信号の割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成することができる。

【0128】

図１４ないし図１７は、図１３を参照して説明したランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０：７＞の割当方式に合うようにメモリ領域１６０のリダンダントセルなどを構成した例を挙げたものである。

【0129】

本発明の実施形態は、メモリ領域１６０をメモリバンク単位で区分して、区分された各々を再びランク単位で区分する。

【0130】

８ランク、８バンクの場合、図１４のように、複数のセルマットに対して、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して８個ずつのランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：７＞＿ＲＡＣＴ＜７＞が割り当てられる。

【0131】

４ランク、８バンクの場合、図１５のように、ランクローアクティブ信号ＲＫ＜０：３＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して４個ずつのランクローアクティブ信号ＲＫ＜０：３＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：３＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、４ランクの場合、８ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。

【0132】

２ランク、８バンクの場合、図１６のように、ランクローアクティブ信号ＲＫ＜０：１＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して２個ずつのランクローアクティブ信号ＲＫ＜０：１＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：１＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、２ランクの場合、４ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。

【0133】

１ランク、８バンクの場合、図１７のように、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して１個ずつのランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、１ランクの場合、２ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。

【0134】

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0135】

１０ ワードライン駆動回路
１３、１５３ 判断部
２０ セルマット
１５０ リダンダンシーブロック
１６０ メモリ領域
２４０ ローアクティブ信号生成部
２６０ パルス生成部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】