特許 5732163 ランダムノイズ動作モードへの管理された遷移を伴う位相ロックループ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5732163

(24)【登録日】2015年4月17日

(45)【発行日】2015年6月10日

(54)【発明の名称】ランダムノイズ動作モードへの管理された遷移を伴う位相ロックループ装置

(51)【国際特許分類】

   H03L 7/107 20060101AFI20150521BHJP

   H03L 7/093 20060101ALI20150521BHJP

   H03L 7/095 20060101ALI20150521BHJP

   H03L 7/08 20060101ALI20150521BHJP

【ＦＩ】

   H03L7/10 C

   H03L7/08 E

   H03L7/08 B

   H03L7/08 M

【請求項の数】11

【全頁数】15

(21)【出願番号】特願2014-87276(P2014-87276)

(22)【出願日】2014年4月21日

(65)【公開番号】特開2014-217060(P2014-217060A)

(43)【公開日】2014年11月17日

【審査請求日】2014年4月21日

(31)【優先権主張番号】13305526.9

(32)【優先日】2013年4月22日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】110001243

【氏名又は名称】特許業務法人 谷・阿部特許事務所

(72)【発明者】

【氏名】デービッド カナル

【審査官】 鬼塚 由佳

(56)【参考文献】

【文献】 特開２０１１−１３０４３５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１７５６８２（ＵＳ，Ａ１）

【文献】 Song-Yu Yang, et al.，A 7.1 mW, 10 GHz All Digital Frequency Synthesizer With Dynamically Reconfigured Digital Loop Filter in 90 nm CMOS Technology，Solid-State Circuits, IEEE Journal of，米国，ＩＥＥＥ，２０１０年 ３月，vol.45,No.3，pp.578 - 586

【文献】 Chao-Ching Hung, et al.，A 1.25GHz fast-locked all-digital phase-locked loop with supply noise suppression，VLSI Design Automation and Test (VLSI-DAT), 2010 International Symposium on ，米国，IEEE，２０１０年 ４月２６日，pp.237 - 240

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ ７／１０７

Ｈ０３Ｌ ７／０８

Ｈ０３Ｌ ７／０９３

Ｈ０３Ｌ ７／０９５

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

ランダムノイズ動作モードへの管理された遷移を伴う位相ロックループ（ＰＬＬ）装置であって、
基準周波数を有する基準信号を入力する第１の比較器入力、周波数変換後の信号を入力する第２の比較器入力、および、位相差に応じて、２つの離散的値のうちの１つを備えるエラー信号を生成するように適合される比較器出力を備えるバンバン非線形位相比較器と、
前記比較器出力に接続されるフィルタ入力、ならびに比例係数および積分係数のそれぞれの値を入力し、前記比例係数および積分係数について入力された前記値に従って、時間フィルタ処理されたエラー信号をフィルタ出力において生成するのに適した少なくとも１つの構成入力を備える比例積分型のループフィルタと、
制御信号が入力される少なくとも１つの制御入力、および前記制御信号に応じて変動するＶＣＯ周波数を有するＶＣＯ信号を生成するＶＣＯ出力を有する電圧制御発振器（ＶＣＯ）モジュールと、
前記ＶＣＯモジュールの前記制御入力に前記フィルタ出力を接続するように構成され、その結果、前記制御信号は前記時間フィルタ処理されたエラー信号に基づく、少なくとも１つの制御接続と、
入力において前記ＶＣＯ出力に接続され、前記ＶＣＯ信号に基づいて前記周波数変換後の信号を変換器出力で生成するように適合され、前記変換器出力が前記第２の比較器入力に接続される周波数変換器と、
前記ＰＬＬ装置の現動作中にロック条件が満たされるかどうかを示すロック信号、および前記基準信号に対する前記周波数変換後の信号について現存している位相時間シフトに関する２つの連続する符号反転間の持続時間を示す振動長値を生成するように構成されるロック検出器と
を少なくとも備えるＰＬＬ装置であって、
前記ＰＬＬ装置は、前記ロック信号および前記振動長値を受信するために入力において接続され、前記ループフィルタの前記少なくとも１つの構成入力に出力において接続され、前記ＰＬＬ装置の前記動作中に継続的に実行される分析に基づいて、前記比例係数および積分係数の前記値を出力で選択および生成するように適合されるループコントローラであって、前記分析は、
前記ロック条件が満たされる場合、前記ループフィルタ内で現在使用されている前記比例係数および前記積分係数の前記それぞれの値を、前記比例係数および前記積分係数についてそれぞれ選択される新しい値で置き換える第１のステップであって、前記新しい値のそれぞれは、現在使用されている値よりも小さい、第１のステップと、
前記ロック条件が満たされず、前記位相時間シフトに関する２つの連続する符号反転間の前記持続時間が第１の持続時間しきい値よりも長い場合、前記ループフィルタ内で現在使用されている前記比例係数および前記積分係数の前記それぞれの値を、現在使用されている前記値が選択される前に前記比例係数および積分係数についてそれぞれ使用された前の値で置き換える第２のステップと
を含む、ループコントローラをさらに備えることを特徴とするＰＬＬ装置。

【請求項2】

前記エラー信号および前記時間フィルタ処理されたエラー信号がデジタル信号となるように、前記位相比較器および前記ループフィルタが適合されることを特徴とする請求項１に記載のＰＬＬ装置。

【請求項3】

前記エラー信号は、前記基準信号に対する前記周波数変換後の信号の前記位相時間シフトが正である限り、第１のエラー信号値に等しくなり、前記位相時間シフトが負である限り、前記第１のエラー信号値とは異なる第２のエラー信号値に等しくなるように、前記位相比較器が適合され、
前記ロック検出器が前記比較器出力に入力において接続されることを特徴とする請求項２に記載のＰＬＬ装置。

【請求項4】

前記ロック条件が、それぞれ第２の持続時間しきい値未満である連続する持続時間にわたってカウント数がしきい値数よりも大きく、前記持続時間が前記基準信号に対する周波数変換後の信号の前記位相時間シフトの２つの連続する符号反転間に存在するものであるように、前記ロック検出器が適合されることを特徴とする請求項１乃至３のいずれか一項に記載のＰＬＬ装置。

【請求項5】

前記比例係数および積分係数についてそれぞれ現在値が使用される間に前記第２のステップが実行されるとき、前記比例係数および前記積分係数について前記現在値よりもそれぞれ大きい他の値が使用される間に実行される前記第２のステップに比べて、前記第２のステップで使用される前記第１の持続時間しきい値が小さくなるように、前記ループコントローラがさらに適合されることを特徴とする請求項１乃至４のいずれか一項に記載のＰＬＬ装置。

【請求項6】

前記フィルタ出力と前記ＶＣＯモジュールのそれぞれの制御入力との間で並列に配置される少なくとも２つの制御接続を備え、すべての制御接続が、互いに異なるそれぞれのＶＣＯ利得値に関連付けられ、
前記ループコントローラが、前記ＶＣＯモジュールの前記対応する制御入力に、前記時間フィルタ処理されたエラー信号に基づく制御信号を出力するために、任意の時間に前記制御接続のうちの１つだけを選択すると共に、選択されない制御接続に対応する前記ＶＣＯモジュールの各制御入力に、それぞれの一定の制御信号が供給されるように適合され、 前記ループコントローラが、ＶＣＯ利得値の降順に前記制御接続を次々に選択し、前記現在選択されている制御接続について前記ロック条件が満たされると、現在選択されているある制御接続から次の制御接続に切り換えるようにさらに適合され、
前記ＰＬＬ装置は、最小のＶＣＯ利得値に関連付けられる制御接続以外の前記制御接続のうちの１つについて前記ロック条件が満たされるとき、前記時間フィルタ処理されたエラー信号に対応する平均値を求め、次いで、前記対応するＶＣＯ入力に前記平均値を前記一定の制御信号として常に供給すると共に、より小さいＶＣＯ利得値を有する前記制御接続がその後に選択されるように適合されるＤＣＯセンタコードファインダをさらに備え、 前記最小のＶＣＯ利得値に関連付けられる前記制御接続が最後に選択されるとき、前記比例係数および前記積分係数の前記値が、前記第１及び第２のステップに基づいて選択されることを特徴とする請求項１乃至５のいずれか一項に記載のＰＬＬ装置。

【請求項7】

前記ループコントローラが、前記現在選択されている制御接続のそれよりも小さいＶＣＯ利得値に関連付けられる前記制御接続の１つに対応する前記ＶＣＯモジュールの各制御入力においてミッドレンジ制御信号を強制するようにさらに適合されることを特徴とする請求項６に記載のＰＬＬ装置。

【請求項8】

ＤＣＯセンタコードファインダが、２段シフトレジスタおよび平均化ユニットを備え、 前記基準信号に対する前記周波数変換後の前記信号の位相時間シフトのそれぞれの符号反転時に、前記時間フィルタ処理されたエラー信号を供給するために、前記シフトレジスタが接続され、
前記シフトレジスタの両方のステージ内にそれぞれ含まれる値に基づく平均値を前記ループコントローラに出力するために、前記平均化ユニットが接続されることを特徴とする請求項６または７に記載のＰＬＬ装置。

【請求項9】

ＰＬＬ動作を実現するように接続された位相比較器、比例積分型のループフィルタ、電圧制御発振器（ＶＣＯ）モジュール、および周波数変換器を少なくとも備えるＰＬＬ装置を操作するプロセスであって、
前記ループフィルタは、比例係数および積分係数のそれぞれの値に従ってエラー信号を時間フィルタ処理するのに適しており、
前記ＰＬＬ装置は、前記ＰＬＬ装置の前記動作中に継続的に分析を実行することによって選択される前記比例係数および前記積分係数に関する値を使用して動作し、前記分析は、
ロック条件が満たされる場合、前記ループフィルタ内で現在使用されている前記比例係数および前記積分係数のそれぞれの値を、前記比例係数および積分係数についてそれぞれ選択される新しい値で置き換える第１のステップであって、前記新しい値のそれぞれは、現在使用されている値よりも小さい、第１のステップと、
前記ロック条件が満たされず、前記基準信号に対する前記周波数変換後の信号について現存している位相時間シフトに関する２つの連続する符号反転間の持続時間が第１の持続時間しきい値よりも長い場合、前記ループフィルタ内で現在使用されている前記比例係数および前記積分係数の前記それぞれの値を、現在使用されている前記値が選択される前に前記比例係数および積分係数についてそれぞれ使用された前の値で置き換える第２のステップと
を含み、
前記位相時間シフトは、前記位相比較器によって受信される基準信号に対して、前記周波数変換器によって生成される周波数変換後の信号について存在することを特徴とするプロセス。

【請求項10】

少なくとも２つの制御接続が、前記ループフィルタのフィルタ出力と前記ＶＣＯモジュールのそれぞれの制御入力との間で並列に配置され、すべての制御接続が、互いに異なるそれぞれのＶＣＯ利得値に関連付けられる前記プロセスにおいて、
前記ＰＬＬ装置の継続する動作中に、
前記ＶＣＯモジュールの前記対応する制御入力に、前記ループフィルタによって生成された時間フィルタ処理されたエラー信号に基づく制御信号を出力するために、任意の時間に前記制御接続のうちの１つだけを選択すると共に、選択されない制御接続に対応する前記ＶＣＯモジュールの各制御入力に、それぞれの一定の制御信号が供給される第３のステップと、
次いで、ＶＣＯ利得値の降順に前記制御接続を次々に選択し、前記現在選択されている制御接続について前記ロック条件が満たされると、現在選択されているある制御接続から次の制御接続に切り換える第４のステップと、
最小のＶＣＯ利得値に関連付けられる制御接続以外の前記制御接続のうちの１つについて前記ロック条件が満たされるとき、前記時間フィルタ処理されたエラー信号に対応する平均値を求め、次いで、前記対応するＶＣＯ入力に前記平均値を前記一定の制御信号として常に供給すると共に、より小さいＶＣＯ利得値を有する前記制御接続がその後に選択される第５のステップと
をさらに含み、
前記最小のＶＣＯ利得値に関連付けられる前記制御接続が最後に選択されるとき、前記比例係数および前記積分係数の前記値が、前記第１及び第２のステップに基づいて選択されることを特徴とする請求項９に記載のプロセス。

【請求項11】

現在選択されている前記制御接続のＶＣＯ利得値よりも小さいＶＣＯ利得値に関連付けられる、選択されない制御接続に対応する前記ＶＣＯモジュールの各制御入力に供給される前記それぞれの一定の制御信号は、ミッドレンジ制御信号であることを特徴とする請求項１０に記載のプロセス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バンバン非線形位相検出器と、ランダムノイズ動作モードへの管理された遷移とを有する位相ロックループ（ＰＬＬ）装置に関する。本発明はまた、ＰＬＬ装置を操作するプロセスに関する。

【背景技術】

【0002】

ＰＬＬ装置は、電子回路または無線送信ユニットで実装された周波数合成器用のコア要素である。次いで、ロック時間を短縮し、ＰＬＬ装置の動作安定性を改善することが常に求められている。

【0003】

実際に、バンバン非線形位相検出器を備えるＰＬＬ装置は、初期開始から２つの連続する動作モードで動作する。第１の動作モードは、基準信号と周波数変換後の信号との間の位相誤差が前後に振動する緩和振動モードである。この緩和振動モードは、それ自体を、ロック状態にまだ達していないロック取得段階と、次いで、周波数変換後の信号の周波数が基準信号に対して近いまま、さらには非常には近いままとなるようにロック状態が継続的に維持されるロック段階とに分けられる。ロック状態が失われるのを回避するために動作安定性が必要であり、そうでなければ、ロック取得をやり直すべきであり、ＰＬＬ装置によって生成されるクロック信号を再び使用することができるまで、時間が浪費される。ＰＬＬが生成したクロック信号の段階での低ノイズと共に動作安定性を得るために、ＰＬＬ装置の開ループ利得を低減しなければならない。しかし、位相振動の大きさを低減し続けることにより、ＰＬＬが生成したクロック信号の周波数のループ制御内でノイズが取り込まれる。これは、十分な低減範囲だけＰＬＬ装置の開ループ利得を低減する間に、ロック状態が継続的に得られた後に生じるランダムノイズ動作モードである。このモードでは、アナログジッタ源が、位相検出器非線型性の十分なディザリングを生成し、この後者は、サンプリング周波数に対して無視できる、実際には１０分１小さい周波数成分の信号に関する線形装置として振る舞う。ＰＬＬ位相誤差はそのような信号である。

【0004】

次いで、ロック取得段階が開始した後に可能な限り迅速にランダムノイズ動作モードで動作することのできるＰＬＬ装置が求められている。

【0005】

さらに、ロック取得段階、ロック段階、およびランダムノイズ動作モードのそれぞれは、ＰＬＬ装置で実装される比例積分ループフィルタに関する利得値を必要とし、それらは、最小のロック取得時間および改善された安定性を得るために、異なる。

【0006】

大きな位相誤差に関するＰＬＬ応答を線形化することを可能にし、その結果、ロック取得段階がより迅速に実施されるＰＬＬ装置が説明されている（例えば、特許文献１参照。）。このＰＬＬ装置は、位相誤差の２つの連続する符号反転間の持続時間を測定すること、およびエラー信号がループフィルタに供給される前に、測定された持続時間をエラー信号自体と組み合わせることを実装する。しかし、そのようなＰＬＬ装置は、ロック状態が実際に得られることを検出せず、それは、ランダムノイズ動作モードに達することができない。

【0007】

この状況から始めて、本発明の一目的は、信頼性が高く、迅速な方式で、ランダムノイズ音動作モードに達することのできるＰＬＬ装置を提供することにある。具体的には、本発明のＰＬＬ装置は、ロック取得段階を迅速に実施し、次いでランダムノイズ動作中を含めて可能な限りロック状態を維持すべきである。

【0008】

本発明の別の目的は、ロック状態が失われた場合、ＰＬＬ装置がランダムノイズ動作モードを自動的に、可能な限り迅速に回復することができることである。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】米国特許第８２０３３６９号明細書

【発明の概要】

【0010】

これらの目的またはその他のうちの少なくとも１つに対処するために、本発明の第１の態様は、ランダムノイズ動作モードへの管理された遷移を伴う位相ロックループ装置であって、
基準周波数を有する基準信号を入力する第１の比較器入力、周波数変換後の信号を入力する第２の比較器入力、および、位相差に応じて、２つの離散的値のうちの１つからなるエラー信号を生成するように適合される比較器出力を備えるバンバン非線形位相比較器と、
比較器出力に接続されるフィルタ入力、ならびに比例係数および積分係数のそれぞれの値を入力し、比例係数および積分係数について入力した値に従って、時間フィルタ処理されたエラー信号をフィルタ出力で生成するのに適した少なくとも１つの構成入力を備える比例積分型のループフィルタと、
制御信号が入力される少なくとも１つの制御入力、および制御信号に応じて変動するＶＣＯ周波数を有するＶＣＯ信号を生成するＶＣＯ出力を有する電圧制御発振器（ＶＣＯ）モジュールと、
ＶＣＯモジュールの制御入力にフィルタ出力を接続するように構成され、その結果、制御信号が時間フィルタ処理されたエラー信号に基づく、少なくとも１つの制御接続と、
入力でＶＣＯ出力に接続され、ＶＣＯ信号に基づいて周波数変換後の信号を変換器出力で生成するように適合され、変換器出力が第２の比較器入力に接続される周波数変換器と、
ＰＬＬ装置の現動作中にロック条件が満たされるかどうかを示すロック信号、および基準信号に対する周波数変換後の信号について現存している位相時間シフトに関する２つの連続する符号反転間の持続時間を示す振動長値を生成するように構成されるロック検出器と
を少なくとも備える位相ロックループ装置を提案する。

【0011】

本発明によれば、ＰＬＬ装置は、ロック信号および振動長値を受信するために入力で接続され、ループフィルタの少なくとも１つの構成入力に出力で接続されるループコントローラをさらに備える。ループコントローラは、ＰＬＬ装置の動作中に継続的に実行される以下の分析に基づいて、比例係数および積分係数の値を出力で選択および生成するように適合される。

【0012】

本発明に係る位相ロックループ装置における分析は、ロック条件が満たされる場合、ループフィルタ内で現在使用されている比例係数および積分係数のそれぞれの値を、現在使用されている対応する値よりもそれぞれ小さいものとしてこれらの比例係数および積分係数についてそれぞれ選択される新しい値で置き換える第１のステップであって、新しい値のそれぞれは、現在使用されている値よりも小さい、第１のステップ、および
ロック条件が満たされず、位相時間シフトに関する２つの連続する符号反転間の持続時間が第１の持続時間しきい値よりも長い場合、ループフィルタ内で現在使用されている比例係数および積分係数のそれぞれの値を、現在使用されている値が選択される前に比例係数および積分係数についてそれぞれ使用された前の値で置き換える第２のステップを含む。

【0013】

したがって、本発明のＰＬＬ装置の動作中、第１のステップは、ロック状態が維持されることを保証しながら、ループフィルタの比例係数および積分係数に関する値を徐々に低減することを可能にする。第２のステップは、ロック状態が再び自動的に追跡され、ＰＬＬ動作の何らかの時間に失われた場合に回復されることを保証する。したがって、迅速なロック取得がまず実施されるように比例係数および積分係数の漸進的低減がもたらされる。次いで、ランダムノイズ動作モードまでの進行が、この進行の各ステージについて適切である比例係数および積分係数に関する値で達成される。したがって、ロック状態を失う危険を低減することができる。

【0014】

好ましくは、エラー信号および時間フィルタ処理されたエラー信号がデジタル信号となるように、位相比較器およびループフィルタが適合されうる。

【0015】

具体的には、エラー信号は、基準信号に対する周波数変換後の信号の位相時間シフトが正である限り、第１のエラー信号値に等しくなり、位相時間シフトが負である限り、第１のエラー信号値とは異なる第２のエラー信号値に等しくなるように、位相比較器が適合されうる。位相比較器のそのような実施形態は、単純で製造が容易であり、ロック検出器は、入力で比較器出力に接続されうる。

【0016】

本発明の好ましい実施形態では、ロック条件が、それぞれ第２の持続時間しきい値未満である連続する持続時間にわたってカウント数がしきい値数よりも大きく、これらの持続時間が基準信号に対する周波数変換後の信号の位相時間シフトの２つの連続する符号反転間に存在するものであるように、ロック検出器が適合されうる。ロック検出器のそのような実施形態は、単純で製造が容易である。

【0017】

有利には、比例係数および積分係数についてそれぞれ現在値が使用される間にこの第２のステップが実行されるとき、比例係数および積分係数について現在値よりもそれぞれ大きい他の値が使用される間に実行される第２のステップに比べて、第２のステップで使用される第１の持続時間しきい値が小さくなるように、ループコントローラがさらに適合されうる。したがって、ＰＬＬ装置のランダムノイズ動作中に、ロック状態の喪失への迅速な反応が達成されうる。

【0018】

本発明のＰＬＬ装置の改善は、例えばマルチスケールレンジ構造の間のＶＣＯ周波数範囲を選択するための、いくつかの制御入力を備えるＶＣＯモジュールに関する。この目的で、ＰＬＬ装置は、フィルタ出力とＶＣＯモジュールのそれぞれの制御入力との間で並列に配置される少なくとも２つの制御接続を備えることができる。すべての制御接続は、互いに異なるそれぞれのＶＣＯ利得値に関連付けられる。次いで、ＶＣＯモジュールの対応する制御入力に、時間フィルタ処理されたエラー信号に基づく制御信号を送信するために、任意の時間にこれらの制御接続のうちの１つだけを選択すると共に、選択されない制御接続に対応するＶＣＯモジュールの各制御入力に、それぞれの一定の制御信号が供給されるように、ループコントローラが適合されうる。ループコントローラはさらに、ＶＣＯ利得値の降順に制御接続を次々に選択し、現在選択されている制御接続についてロック条件が満たされると、現在選択されているある制御接続から別の制御接続に切り換えるように適合される。さらに、ＰＬＬ装置はまた、最小のＶＣＯ利得値に関連付けられるもの以外の制御接続のうちの１つについてロック条件が満たされるとき、時間フィルタ処理されたエラー信号に対応する平均値を求め、次いで、対応するＶＣＯ入力にこの平均値を一定の制御信号として常に供給すると共に、より小さいＶＣＯ利得値を有する制御接続がその後に選択されるように適合されるデジタル制御発振器（ＤＣＯ）センタコードファインダをも備える。最後に、最小のＶＣＯ利得値に関連付けられる制御接続が最後に選択されるとき、比例係数および積分係数の値が、第１及び第２のステップに基づいて選択される。

【0019】

好ましくは、現在選択されている制御接続のそれよりも小さいＶＣＯ利得値に関連付けられる１つの制御接続に対応するＶＣＯモジュールの各制御入力でミッドレンジ制御信号を強制するように、ループコントローラが適合されうる。

【0020】

単純で製造が容易なＤＣＯセンタコードファインダの実施形態によれば、この後者は、２段シフトレジスタおよび平均化ユニットを備えることができる。次いで、基準信号に対する周波数変換後の信号の位相時間シフトのそれぞれの符号反転時に、時間フィルタ処理されたエラー信号を供給するために、シフトレジスタが接続される。シフトレジスタの両方のステージ内にそれぞれ含まれる値に基づく平均値をループコントローラに送信するために、平均化ユニットが接続される。

【0021】

本発明の第２の態様は、ＰＬＬ動作を提供するように接続された位相比較器、比例積分型のループフィルタ、ＶＣＯモジュール、および周波数変換器を少なくとも備えるＰＬＬ装置を操作するプロセスを提案する。ループフィルタは、比例係数および積分係数のそれぞれの値に従ってエラー信号を時間フィルタ処理するのに適している。本発明によれば、ＰＬＬ装置は、ＰＬＬ装置の動作中に継続的に第１及び第２のステップを実行することによって選択される比例係数および積分係数に関する値を使用して動作する。第２のステップに関係する位相時間シフトは、位相比較器によって受信される基準信号に対して、周波数変換器によって生成される周波数変換後の信号について存在するものである。そのような動作プロセスは、第１の発明の態様によるＰＬＬ装置を使用して実装されうる。

【0022】

ＶＣＯモジュールがいくつかの制御入力を備えるとき、少なくとも２つの制御接続が、フィルタ出力とＶＣＯモジュールのそれぞれの制御入力との間で並列に配置されうる。すべての制御接続を、互いに異なるそれぞれのＶＣＯ利得値に関連付けることができる。次いで、プロセスは、ＰＬＬ装置の継続する動作中に、
ＶＣＯモジュールの対応する制御入力に、ループフィルタによって生成された時間フィルタ処理されたエラー信号に基づく制御信号を送信するために、任意の時間に制御接続のうちの１つだけを選択すると共に、選択されない制御接続に対応するＶＣＯモジュールの各制御入力に、それぞれの一定の制御信号が供給される第３のステップ、
したがって、ＶＣＯ利得値の降順に制御接続を次々に選択し、現在選択されている制御接続についてロック条件が満たされると、現在選択されているある制御接続から別のものに切り換える第４のステップ、および
最小のＶＣＯ利得値に関連付けられる制御接続以外の制御接続のうちの１つについてロック条件が満たされるとき、時間フィルタ処理されたエラー信号に対応する平均値を求め、次いで、対応するＶＣＯ入力にこの平均値を一定の制御信号として常に供給すると共に、より小さいＶＣＯ利得値を有する制御接続がその後に選択される第５のステップ
をさらに含むことができる。

【0023】

最後に、最小のＶＣＯ利得値に関連付けられる制御接続が最後に選択されるとき、比例係数および積分係数の値が、第１及び第２のステップに基づいて選択される。

【0024】

好ましくは、現在選択されている制御接続のそれよりも小さいＶＣＯ利得値に関連付けられる、選択されない制御接続に対応するＶＣＯモジュールの各制御入力に供給されるそれぞれの一定の制御信号は、ミッドレンジ制御信号である。

【0025】

次に、本発明の好ましいが非限定的な実施形態に関する添付の図を参照しながら、本発明のこれらおよび他の特徴を説明する。

【図面の簡単な説明】

【0026】

【図1】本発明の一実施形態によるＰＬＬ装置のブロック図である。

【図2】図１のＰＬＬ装置の動作に関するダイアグラムであり、（ａ）はＰＬＬが生成した信号のエラー信号に関する時間変動を示す、図１のＰＬＬ装置の動作に関するダイアグラムであり、（ｂ）は、ＰＬＬが生成した信号の周波数に関する時間変動を示す、図１のＰＬＬ装置の動作に関するダイアグラムである。

【図3】図１のＰＬＬ装置で実装される動作ステップを示すブロック図である。

【図4】図１に対応するが、発明の改善を含む図である。

【0027】

これらの図のうちの相異なる図に示される同一の参照番号は、同一の機能を有する要素の同一の要素を示す。さらに、周知の機能および動作を有するが本発明の特徴に直接的に結びつけられない構成要素は、詳細には説明されない。

【発明を実施するための形態】

【0028】

図１を参照すると、その中で示される参照番号は以下の意味を有する。
１ １ａおよび１ｂとそれぞれ符号が付けられる入力と、出力１ｃとを有する、位相検出器と表される位相比較器
２ 信号入力２ａ、構成入力２ｂおよび２ｃ、ならびに信号出力２ｄを有する、ＰＩ＿ＦＩＬＴＥＲと表されるループフィルタ
３ 制御信号の入力専用の制御入力３ａと、ＶＣＯ信号を生成する出力３ｂとを有する電圧制御発振器（ＶＣＯ）モジュール
４ 入力４ａおよび出力４ｂを有する、Ｎ−ＤＩＶと表される周波数変換器
５ 基準周波数Ｆ_ＲＥＦを有する基準信号を供給する、ＲＥＦ＿ＣＬＯＣＫと表される基準クロック
６．６ａおよび６ｂとそれぞれ符号が付けられる検出器入力と、出力６ｃおよび６ｄとを有するロック検出器
７ ＬＯＯＰ＿ＣＴＲＬと表されるループコントローラ
８ フィルタ出力２ｄからＶＣＯモジュール３の制御入力３ａまで延びる制御接続
１００ ＰＬＬが生成した信号を送達する、ＰＬＬ装置の出力
基準クロック５は、その基準周波数Ｆ_ＲＥＦが正確に周波数であることを条件として、任意のタイプでよい。基準クロック５は、位相比較器１の入力１ａに基準信号を供給するように接続される。

【0029】

位相比較器１は、入力１ａで受信した基準信号と、他方の比較器入力１ｂに供給される別の周期的信号との位相差の符号を表すエラー信号を出力１ｃで生成する。この位相差は、位相比較器１に入力される両方の信号のそれぞれの位相間の時間シフトである。

【0030】

ループフィルタ２は比例積分型である。それは、入力２ａに供給されるエラー信号に基づく時間フィルタ処理されたエラー信号を出力２ｄで生成する。エラー信号は、実際に使用される位相比較器１およびループフィルタ２のタイプに対応して、アナログでもよいが、デジタルのほうが好ましい。当業者には周知であるように、任意のフィルタをそのパルス応答を使用して解析することができる。次いで、比例積分フィルタが、１つの極および１つのゼロ値を有するそのパルス応答のラプラス変換を伴うフィルタと定義される。そのようなループフィルタの動作は、２つの係数、すなわち比例係数Ｋ_Ｐおよび積分係数Ｋ_Ｉを、ループフィルタ２の構成入力２ｂおよび２ｃに供給されるそれぞれの値で実装する。

【0031】

ＶＣＯモジュール３は、入力３ａで入力される制御信号によって決定される周波数を有するＶＣＯ信号を出力３ｂで生成する。Ｆ_ＶＣＯと表されるこの周波数は、制御信号に応じて変動する。

【0032】

制御信号は、制御接続８内の時間フィルタ処理されたエラー信号から得られる。ＶＣＯモジュール３の入力３ａに応じて、制御接続８は、デジタル−アナログ変換器８０と、恐らくは低域フィルタ（図示せず）などの別の構成要素とを含むことができる。

【0033】

周波数変換器４は、入力４ａで受信したＶＣＯ信号に基づく周波数変換後の信号を出力４ｂにおいて生成するように構成された周波数分割器でよい。Ｎは、周波数変換器４内で実装されるゼロでない除数を表し、したがって周波数変換後の信号は、ＶＣＯ信号の周波数Ｆ_ＶＣＯをＮで割ることによってＶＣＯ信号から得られる。よって、得られた周波数変換後の信号が、位相比較器１の入力１ｂに供給される。

【0034】

位相比較器１、ループフィルタ２、ＶＣＯモジュール３、および周波数変換器４は、通常のＰＬＬループを形成し、周波数上昇後の信号が出力１００において送達される。ＰＬＬループ動作では、ＶＣＯ周波数Ｆ_ＶＣＯを同調するために使用される制御信号が、ループフィルタによって実施される時間フィルタ処理によってエラー信号から導出される。したがって、時間フィルタ処理されたエラー信号および制御信号はそれぞれ、ＶＣＯモジュール３によって現在合成されているＶＣＯ周波数Ｆ_ＶＣＯを表す。

【0035】

図２（ａ）および（ｂ）のダイアグラムは、図１のＰＬＬ装置の動作での完璧な進行を示す。そのような進行は理想化され、目標の動作と解釈されるからである。ＰＬＬロック状態は、ＰＬＬ装置の継続する動作に対応し、周波数変換後の信号と基準信号のそれぞれの周波数間の差は、定常またはほぼ定常のシーケンスに従って変動する。これは、示されるロック段階に対応する。ロック状態が得られる前に、ＰＬＬループは、周波数変換後の信号と基準信号との周波数差を低減するために動作し、緩和前の周波数差の可能な振動により、ロック状態に至る。この初期動作は一般にロック取得段階と呼ばれ、ロック段階の最初の部分と共に緩和振動動作を形成する。

【0036】

図２（ａ）および（ｂ）のダイアグラムは、垂直方向の位置合せに沿って互いに対応する。共通のｘ軸は時間であり、ｔと表される。図２（ａ）のｙ軸は、位相比較器１によって出力されるエラー信号である。ここでは、２状態位相比較器が例示のために使用され、周波数変換後の信号の位相が基準信号に対する時間リードを有するとき、出力される値が−０．５ボルトに等しく、周波数変換後の信号の位相が基準信号に対する遅延を有するとき、＋０．５ボルトに等しい。第１の状況では、ＶＣＯモジュール３の入力３ａに供給される制御信号のために、Ｆ_ＶＣＯ周波数が低減され、第２の状況では、Ｆ_ＶＣＯ周波数が増大される。図２（ｂ）は、Ｆ_ＶＣＯがＮ×Ｆ_ＲＥＦにほぼ等しいロック状態が得られる前の、Ｆ_ＶＣＯ周波数の２つの振動を示す。

【0037】

やはり一般に知られているように、ロック取得段階の持続時間、ロック状態の安定性、およびＦ_ＶＣＯ周波数の残留振動が、実際に実装される比例係数Ｋ_Ｐおよび積分係数Ｋ_Ｉの値に依存する。Ｆ_ＶＣＯ／ＮとＦ_ＲＥＦとの間の差の急激な低減を可能にするために、Ｋ_Ｐ値およびＫ_Ｉ値は、緩和振動モードの始まりでは高くなるべきである。その後で、継続する振動を回避し、急激な緩和を可能にするために、係数Ｋ_ＰおよびＫ_Ｉは低減されるべきである。

【0038】

しかし、１つの問題は、周波数変換後の信号と基準信号との間の位相差がランダムノイズの振幅と同じ順序であるときであっても、Ｆ_ＲＥＦに可能な限り近いＦ_ＶＣＯ／Ｎにおいてロック状態を維持することである。これは、ランダムノイズ動作モードに対応し、ＰＬＬが生成した信号のＦ_ＶＣＯ周波数が、ランダム振動持続時間で基準周波数Ｆ_ＲＥＦを約Ｎ回振動する（図２（ａ）および（ｂ）の右側参照）。ＰＬＬノイズの増大を回避することは、制御信号に関する小さい値を処理することを必要とする。この目的のために、Ｋ_Ｐ値およびＫ_Ｉ値を再び低減すべきであるが、次いで、時にはロック状態が失われることがある。図３に示される本発明のプロセスは、ＰＬＬ動作の迅速な進行を提供し、次いでランダムノイズ動作モードで動作することに関するこれらの問題を組み合わせる。

【0039】

図３では、符号Ｔ_１は、ロック取得段階とロック段階との間の遷移に対応するロック条件テストを表す。比例係数Ｋ_Ｐおよび積分係数Ｋ_Ｉに関して（Ｋ_Ｐ、Ｋ_Ｉ）_０と表される値の対は、ロック取得段階で最初に使用される値に対応する。ロック条件が満たされると、ロック状態が誤って失われるのでない限り、Ｋ_Ｐ値およびＫ_Ｉ値が段階的に低減される。次いで、最後の低減の前のＫ_ＰおよびＫ_Ｉについて使用された前の値が、帯域幅ＢＷと符号が付けられる後進ステップで再び取られ、回復されたこの構成から、低減プロセスが再び続行される。

【0040】

ステップＴ_ｎおよびＲ_ｎ＋１が、実装される係数低減プロセスの反復シーケンスを形成する。（Ｋ_Ｐ、Ｋ_Ｉ）_ｎと表される値の対が、ループフィルタ２内実装されており、ｎが１以上の整数であると仮定する。ロック条件が制御ステップＴ_ｎで肯定的に検出される場合、低減ステップＲ_ｎ＋１により、値の対（Ｋ_Ｐ、Ｋ_Ｉ）_ｎ＋１がその時から実装される。制御ステップＴ_ｎでロック条件が満たされないように見える場合、エラー信号の振動長が分析される。ＴＨ１と表される持続時間しきい値よりも大きい振動長値は、ロック状態が実際に失われることを確証する。この状況では、プロセスは、現在のものの前に使用されたＫ_Ｐ値およびＫ_Ｉ値に変更するステップＢＷ、すなわちテストステップＴ_ｎ−１が以前に肯定的にチェックされ、現在のＫ_Ｐ値およびＫ_Ｉ値を生成した低減ステップＲ_ｎに至る前に使用された値の対（Ｋ_Ｐ、Ｋ_Ｉ）_ｎ−１に変更するステップＢＷにおいて継続する。振動長値が持続時間しきい値ＴＨ１以下であることは、値の対（Ｋ_Ｐ、Ｋ_Ｉ）_ｎを用いた、ＰＬＬ装置のさらに継続する動作が、ロック状態が実際に継続中であるか、それとも失われているかを述べるためにさらに必要であることを意味する。Ｋ_Ｐ値およびＫ_Ｉ値を低減するそのようなプロセスを、ランダムノイズ動作モードに入るまで続行することができ、ＰＬＬ動作がこのモードでさらに続行される。以下の表は、本発明を実装するための可能な値の対（Ｋ_Ｐ、Ｋ_Ｉ）_ｎを、第１の持続時間しきい値ＴＨ１に関する値と共に示す。

【0041】

【表1】

【0042】

低減ステップ時または低減ステップ後にロック状態を失う確率を低減するように、具体的にはＫ_Ｐ値およびＫ_Ｉ値のスムーズな低減を生み出すために、整数ｎの最大値は決まらない。持続時間しきい値ＴＨ１は、２つの連続するｎ値について一定であることがあり、または減少していることがある。

【0043】

ロック条件をチェックすることが、ロック検出器６（図１）によって継続的に実行され、ロック検出器６は、現ＰＬＬ状態がロックされるか、ロック解除されるかを示すロック信号を生成する。振動長値もロック検出器６において提供することができる。全体のプロセスは、ループコントローラ７によって制御され、ループコントローラ７は、ロック検出器６によってロック信号および振動長値が供給される。この目的で、位相比較器１によって生成されるエラー信号が、ロック検出器６の入力６ａに供給され、エラー信号内に存在するそれぞれの一定符号セグメントの時間長を測定するためのベースクロックとして基準信号が、入力６ｂに供給される。図４は、いくつかの発明改善による、本発明ＰＬＬの可能な実施形態を示す。

【0044】

図４のボックス６の内部が、ロック検出器のための可能な機能スキームを示す。符号変更検出器と表される検出器１１が、検出器入力６ａにおいて受信されるエラー信号の符号変化を識別する。ＲＥＦ＿ＣＹＣＬＥＳカウンタと表されるカウンタ１２が、基準クロック５から検出器入力６ｂで受信した基準信号中の連続するクロックサイクルをカウントする。検出器１１が符号変化を識別するごとに、カウンタ１２がゼロにリセットされ、その結果、カウンタ１２は、エラー信号内で現在継続中の一定符号セグメントの持続時間に関する値を出力で生成する。この持続時間は、次の符号変化が生じた後の振動長値であり、検出器出力６ｄを介してループコントローラ７に送られる。

【0045】

振動長値が第２の持続時間しきい値ＴＨ２未満であるとき、比較器１３は正の信号を出力する。次いで、パターンカウンタ１４は、次々に検出される、ＴＨ２より短いそのような振動長の数を出力する。それは、持続時間しきい値ＴＨ２を超過する１つの振動長がカウンタ１２によって測定された後に、ゼロにリセットされる。比較器１３およびパターンカウンタ１４の更新が、検出器１１によって示される各符号変化時にトリガされる。パターンカウンタ１４によって出力される、ＴＨ２未満であると測定された振動長の数が、比較器１５によってしきい値数ＴＨ０と比較される。数がしきい値ＴＨ０を超過する場合、比較器１５は、現在継続中のＰＬＬ動作に関するロック状態に対応する値を有するロック信号を出力する。そうでない場合、ＰＬＬ動作に関するロック解除状態を示す値を有するロック信号が出力される。例えば、しきい値数ＴＨ０は４に等しくてよく、第２の持続時間しきい値ＴＨ２は３０に等しくてよい。

【0046】

ループコントローラ７は、プロセスが本明細書によって与えられた後の当業者の範囲内の方式で、図３のプロセスに対応するアルゴリズムを実装するように適合される。

【0047】

図４のボックス２の内部は、比例係数Ｋ_Ｐと積分係数Ｋ_Ｉの両方の役割を示す、比例積分フィルタの通常の表現である。符号ｚ^−１は、処理された以前の値を保持すること、したがって現在値との加算による時間積分機能を生成することを示す。

【0048】

参照番号８１〜８３は、いくつかの制御接続、この実施形態では３つの制御接続を表し、それぞれのフィルタ出力２ｄをＶＣＯモジュール３のそれぞれの別々の制御入力３１ａ〜３３ａに接続する。例示のために、各制御接続８１〜８３は、それぞれのデジタル−アナログ変換器８１ｂ〜８３ｂを備えることができる。各制御接続８１〜８３がそれぞれのＶＣＯ利得値に関連付けられ、関連付けられたＶＣＯ利得値は、制御接続のうちの任意の他の制御接続のＶＣＯ利得値とは異なると仮定される。例えば、ＶＣＯ利得は、制御接続８１について高く、制御接続８２について中間であり、制御接続８３について小さい。ループコントローラ７によって生成される時間フィルタ処理されたエラー信号または一定の信号を各制御接続に入力するために、制御接続８１〜８３のそれぞれの入口にマルチプレクサ８１ａ〜８３ａを配置することができる。マルチプレクサ８１ａ〜８３ａは、現在継続中であるＰＬＬ動作ステップに応じて、ループフィルタ７によってそれ自体で制御され、したがって一度にマルチプレクサ８１ａ〜８３ａのうちの１つだけが、フィルタ出力２ｄに接続される。

【0049】

ＤＣＯセンタコードファインダ９０は、最後の振動ジャンプにわたる時間フィルタ処理されたエラー信号の平均値を計算するのに適したモジュールを表す。エラー信号の符号変化によってそれを刻時することもできる。モジュール９０に関する単純な設計によれば、それは、それぞれＲＥＧ１およびＲＥＧ２と表される２つのステージ９１および９２を備えるシフトレジスタを備えることができる。したがって、時間フィルタ処理されたエラー信号の連続する値が、まずステージ９１にプッシュされ、次いでステージ９２にプッシュされる。時間フィルタ処理されたエラー信号の２つの最後の値の平均値を出力するように、平均化ユニット９３では入力において両方のステージ９１および９２の内容が供給される。この平均値がループコントローラ７に送られ、以下で説明するように、この２つの最後の値の平均値がそれをマルチプレクサ８１ａ〜８３ａに適切に転送する。

【0050】

ＰＬＬ装置がＶＣＯモジュール３に対するいくつかの制御接続を備えるとき、周波数Ｆ_ＶＣＯに関する範囲の設定が、ＶＣＯ利得値の中で最高の利得値を有する制御接続、すなわちこの例では制御接続８１と共に開始される。この第１のＰＬＬ動作ステップの間、ループコントローラ７は、制御接続８２および８３によってそれぞれ送信される制御信号を、固定の初期値、例えばそれぞれのミッドレンジ値に設定する。この目的で、ループコントローラ７の対応する出力に制御入力３２ａおよび３３ａを接続するように、マルチプレクサ８２ａおよび８３ａがループコントローラ７によって制御される。マルチプレクサ８１ａは、ＶＣＯモジュール３の制御入力３１ａにフィルタ出力２ｄを同時に接続する。それはまた、ループフィルタ２の比例係数および積分係数を、高いＶＣＯ利得値に対して適切な値に設定する。例えば、Ｋ_Ｐ値を５０に設定し、Ｋ_Ｉを０．５に設定することができる。次いで、ＰＬＬ動作がロック状態に至り、制御接続８１によって送信される時間フィルタ処理されたエラー信号についてモジュール９０によって計算される平均値に収束する。この平均値が、ロック状態に達した後に合成される平均Ｆ_ＶＣＯ周波数に対応する。次いで、それが、制御接続８１に対応するＶＣＯ制御入力３１ａでループコントローラ７によって明確に設定される。

【0051】

この周波数範囲設定が制御接続８２について再現される。制御接続８１によって送信される制御信号が、ループコントローラ７によって前に決定された平均値に従って維持される。制御接続８３によって送信される制御信号が、再びその固定の初期値に維持される。次に、ＰＬＬ動作が、制御接続８２によって送信される時間フィルタ処理されたエラー信号に関する別の平均値に至る。この別の平均値が、制御接続８２に対応するＶＣＯ制御入力３２ａにおいてループコントローラ７によって明確に設定される。

【0052】

したがって、制御接続８１および８２によって送信される両方の制御信号が設定されると、ループコントローラ７は、フィルタ出力２ｄを制御接続８３の入口に接続する。ＰＬＬ動作は、最小のＶＣＯ利得値に関連付けられる制御接続がこうしてアクティブとすることを続ける。この最後の動作ステップは、図３を参照しながら先に説明したものである。

【0053】

明らかに、ＶＣＯモジュールに提供される複数の制御接続について説明したばかりの本発明の改善を、任意の数の制御接続に拡張することができる。

【図1】

【図2】

【図3】

【図4】