特許 5743377 ゲート電極構造及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5743377

(24)【登録日】2015年5月15日

(45)【発行日】2015年7月1日

(54)【発明の名称】ゲート電極構造及び製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20150611BHJP

   H01L 29/78 20060101ALI20150611BHJP

   H01L 21/28 20060101ALI20150611BHJP

   H01L 21/285 20060101ALI20150611BHJP

   H01L 21/8238 20060101ALI20150611BHJP

   H01L 27/092 20060101ALI20150611BHJP

   H01L 29/423 20060101ALI20150611BHJP

   H01L 29/49 20060101ALI20150611BHJP

【ＦＩ】

   H01L29/78 301G

   H01L21/28 301R

   H01L21/285 C

   H01L27/08 321D

   H01L29/58 G

【請求項の数】3

【全頁数】11

(21)【出願番号】特願2008-522827(P2008-522827)

(86)(22)【出願日】2006年7月12日

(65)【公表番号】特表2009-503817(P2009-503817A)

(43)【公表日】2009年1月29日

(86)【国際出願番号】US2006027165

(87)【国際公開番号】WO2007018944

(87)【国際公開日】20070215

【審査請求日】2009年6月4日

【審判番号】不服2013-24122(P2013-24122/J1)

【審判請求日】2013年12月4日

(31)【優先権主張番号】11/185,180

(32)【優先日】2005年7月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100109726

【弁理士】

【氏名又は名称】園田 吉隆

(74)【代理人】

【識別番号】100101199

【弁理士】

【氏名又は名称】小林 義教

(72)【発明者】

【氏名】ハング， スティーヴン

(72)【発明者】

【氏名】マイナー， ゲリー

【合議体】

【審判長】 小野田 誠

【審判官】 恩田 春香

【審判官】 飯田 清司

(56)【参考文献】

【文献】 特開２００４−１８６６９３（ＪＰ，Ａ）

【文献】 国際公開第２００４／０１９３９４（ＷＯ，Ａ１）

【文献】 特開２００１−９３９８６（ＪＰ，Ａ）

【文献】 特開２００３−２３１５２（ＪＰ，Ａ）

【文献】 特開２０００−２４３８５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L29/78

(57)【特許請求の範囲】

【請求項1】

ゲート電極を形成する方法であって、
半導体基板上に誘電体層を形成するステップと、
原子層堆積によって該誘電体層上に第一金属領域を形成するステップと、
該第一金属領域上に第二金属領域を形成するステップと、
を含み、
該第一金属領域と該第二金属領域は、ゲート電極として二層構造をなすこと、
該第一金属領域と該第二金属領域がクラスタシステム内に形成され、該第一金属領域が該第二金属領域の堆積前に空気に曝されず、
該第一金属領域の厚さを２０オングストロームから８０オングストロームの間で変化させ、
該第一金属領域はＴａＮの層であり、該第二金属領域は少なくとも２００オングストロームの厚さのＴａの層である、
前記方法。

【請求項2】

電界効果トランジスタを形成する方法であって、
半導体基板において一組のソース領域とドレイン領域を形成するステップと、
該半導体基板上に誘電体層を形成するステップと、
原子層堆積を用いて該ゲート誘電体層の上に第一金属領域を堆積させるステップと、
該第一金属領域が第二金属領域の形成前に空気に曝されることなく、該第一金属領域の上に該第二金属領域を形成するステップと、
を含み、
該第一金属領域と該第二金属領域は、ゲート電極として二層構造をなすこと、
該第一金属領域の厚さを２０オングストロームから８０オングストロームの間で変化させ、
該第一金属領域はＴａＮの層であり、該第二金属領域は少なくとも２００オングストロームの厚さのＴａの層である、
前記方法。

【請求項3】

該第一金属領域と該第二金属領域がクラスタシステム内に形成される、請求項２記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般的には、集積回路製造中に用いられる材料及び方法に関するものである。

【背景技術】

【0002】

マイクロ電子デバイスは、種々の導電層が互いに相互接続して電子信号をデバイス内に伝達することを可能にする集積回路として半導体基板上に製造される。このようなデバイスの一例は、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）である。

【0003】

ゲート電極は、集積回路の一部である。例えば、ＣＭＯＳトランジスタは、半導体基板に形成されるソース領域とドレイン領域との間に配置されたゲート構造を備える。ゲート構造は、一般に、ゲート電極とゲート誘電体を備える。ゲート電極は、ゲート誘電体の上に配置されて、ゲート誘電体の下のドレイン領域とソース領域との間に形成されるチャネル領域における電荷キャリアの流れを制御する。ゲート誘電体は、典型的には、約４.０以上の誘電率を有する薄い（例えば、１０〜５０オングストローム）材質層を備える（例えば、二酸化ケイ素（ＳｉＯ₂）、オキシ窒化ケイ素（ＳｉＯＮ）、二酸化ハフニウム（ＨｆＯ₂）等）。シリコンＣＭＯＳデバイスのゲート長が１００ｎｍ未満まで縮小されるにつれて、新たな高誘電率（Ｋ）材料がおそらく酸化シリコンに取って代わるであろう。更に、金属ゲートもおそらく多結晶シリコン（ポリシリコン）ゲートに取って代わるであろう。例えば、あるＣＭＯＳトランジスタにおいて、ゲート電極は、金属（例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等）及び金属含有導電性化合物（例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等）の少なくとも一つから形成されるのがよい。ゲート電極の従来の材料としてのポリシリコンを金属や金属含有化合物で置換すると、ポリシリコン減少効果と関連している、望まれていない電圧降下を減少させるだけでなく、ドライブ電流性能やＣＭＯＳトランジスタの操作可能な速度が増大する。

【0004】

上述したように、ポリシリコンゲートの代わりとして代替材料が研究されてきた。更に、ポリシリコンゲートの代わりとして代替構造が研究されてきた。このような構造の例としては、異なる仕事関数値を有する導電金属から作られた二層構造が含まれる。これらの構造は、ここでは二層ゲート又はサンドイッチゲートと呼ばれ、基板上に形成されたゲート誘電体を含み、第一金属層と第二金属層がゲート誘電体の上に形成されている。半導体ゲート電極に対する改善は代替ゲート構造や材料の使用によってなされてきたが、集積回路デバイスの性能を改善するためにいっそうの改善が求められている。

【概要】

【0005】

本発明の一態様は、ゲート電極を形成する方法であって、半導体基板上に誘電体層を形成するステップと、原子層堆積によって誘電体層上に第一金属領域を形成するステップと、第一金属領域上に第二金属領域を形成するステップとを含む、前記方法に関する。ある種の実施形態において、第一金属領域はＴａＮを含み、第二金属領域はＴａを含む。他の実施形態において、第一金属領域と第二金属領域は、クラスタシステム又は装置における堆積によって形成され、ここで、第一金属領域が形成され、第一金属領域の上に第二金属領域が形成され、第一金属領域は空気又は周囲大気に曝されない。

【0006】

本発明の他の態様は、電界効果トランジスタを形成する方法であって、半導体基板において一組のソース領域とドレイン領域を形成するステップと、半導体基板上に誘電体層を形成するステップと；原子層堆積を用いてゲート誘電体層の上に第一金属領域を堆積させるステップ、更に、第一金属層の上に第二金属領域を形成するステップとを含む、前記方法に関する。本明細書に開示される方法が特定のステップの順序に限定されないことは理解される。例えば、すぐ上に記載される方法において、ソース領域とドレイン領域は、誘電体層と金属ゲート電極の形成の前か後に形成されてもよい。ある種の実施形態によれば、第一金属領域にはＴａＮが含まれ、第二金属領域にはＴａが含まれる。ある種の実施形態において、第二金属領域はクラスタシステム内に第二金属領域の上に形成され、第一金属領域は第二金属層の形成前に空気又は周囲大気に曝されていない。

【0007】

ある種の実施形態によれば、第一金属領域の厚さを約０〜８０オングストロームの第一量だけ変化させると、組み合わせた第一領域と第二領域の有効仕事関数が第一領域の厚さを第二領域の形成前に空気に曝した以外は（例えば、非クラスタシステムにおいて第一領域と第二領域を形成することによって）同じ第一量だけ変化させた場合と比較して組み合わせた第一領域と第二領域の有効仕事関数の変化より少なくとも約２０％だけ大きくなる。他の実施形態において、本方法は、第一金属領域の厚さを約０〜８０オングストロームの第一量だけ変化させることによって、組み合わせた第一領域と第二領域の仕事関数を第一領域の厚さが第二領域の形成前に空気に曝された以外は同じ第一量だけ変化させた場合と比較して組み合わせた第一領域と第二領域の有効仕事関数の変化より少なくとも約４０％、６０％又は８０％だけ大きくするのに有効である。例えば、第一金属領域がＴａＮを含み、第二金属領域がＴａを含む場合、約０〜８０オングストロームに第一金属領域の厚さを変化させることによる組み合わせた第一領域と第二領域の仕事関数の調整は、第二金属領域が９００オングストロームで一定に保持され、第二金属領域が第一金属領域を空気に曝さずに第二金属領域に形成される場合、少なくとも約１２０ｍＶ、１４０ｍＶ、１６０ｍＶ、１８０ｍＶ又は２００ｍＶである。相対的に、第一金属領域が空気に曝された後に同じＴａＮｉＴａゲートスタック構造が形成される場合、０〜8０オングストロームに第一金属領域厚さを変化させることによって示される仕事関数調整は多くても約１００ｍＶである。

【0008】

本発明の他の態様は、集積回路を製造する方法であって、第一ドーパントプロファイルとともに、誘電体層と、誘電体層の上にＴａＮから作られた第一金属領域と、第一金属領域の上にＴａから作られた第二金属領域とを備えるゲートスタックを有する第一導電型の少なくとも第一電界効果トランジスタを形成するステップと；第二ドーパントプロファイルとともに、誘電体層と、誘電体層の上に第一金属領域と、第一金属領域の上に第二金属領域を備えるゲートスタックを有する第二導電型の少なくとも第二電界効果トランジスタを形成するステップとを含み、ここで、第一ドーパントプロファイルと第二ドーパントプロファイルが実質的に同じである、前記方法に関する。一つ以上の実施形態において、本方法は、約０〜８０オングストロームの第一量だけ第一金属領域の厚さを変化させることによって第二領域の形成前に空気に曝された以外は第一領域の厚さが同じ第一量だけ変化させた場合の組み合わせた第一領域と第二領域の有効仕事関数の変化より少なくとも２０％、４０％、６０％、又は８０％だけ組み合わせた第一領域と第二領域の仕事関数を大きくするのに有効である。

【0009】

他の実施形態において、少なくとも二つの電界効果トランジスタを含む集積回路が提供される。一実施態様によれば、集積回路は、第一ドーパントプロファイルとともに、誘電体層と、誘電体層の上に第一金属領域と、第一金属領域の上に第二金属領域とを備えるゲートスタックとを有する第一導電型と、第二ドーパントプロファイルとともに、誘電体層と、誘電体層の上に第一金属領域と、第一金属領域の上に第二金属領域とを備えるゲートスタックとを有する第一導電型の少なくとも第二電界効果トランジスタとを含み、ここで、第一ドーパントプロファイルと第二ドーパントプロファイルは実質的に同じであり、第一電界効果トランジスタと第二電界効果トランジスタの第二金属領域の厚さは実質的に同じであり、第一電界効果トランジスタと第二電界効果トランジスタの第一金属領域の厚さは約０オングストローム〜２０オングストロームであり、第一電界効果トランジスタの第一金属領域の厚さは第二電界効果トランジスタの第一金属領域の厚さと異なり、第一電界効果トランジスタのゲートスタックの仕事関数は第二電界効果トランジスタの仕事関数と少なくとも約２０％だけ異なる。他の実施形態において、電界効果トランジスタのゲートスタック間の仕事関数の差は少なくとも４０％、６０％、６０％だけ異なる。

【0010】

例えば、ゲートスタックの第一金属領域がＴａＮから作られ、第二金属領域がＴａから作られ、第一金属領域の厚さが約０オングストローム〜８０オングストロームに変化する場合、第一ゲートスタックにおける組み合わせた第一領域と第二領域の仕事関数は第二ゲートスタックの仕事関数と少なくとも約１２０ｍＶだけ異なり得る。他の実施形態において、第一ゲートスタックと第二ゲートスタックの仕事関数は、第一領域の厚さの変化だけ作用する、少なくとも約１６０ｍＶ、１８０ｍＶ又は２００ｍＶだけ異なり得る。

【0011】

本発明の種々の態様及び実施形態の利点は、以下の詳細な説明から明らかである。上記の一般的な説明及び以下の詳細な説明はいずれも例示であり、特許を請求する本発明を更に説明するためのものであることは理解されるべきである。

【0012】

本発明の内容のより完全な認識は、添付の図面を参照する以下の詳細な説明によって理解され得る。

【詳細な説明】

【0013】

本発明の幾つかの例示的実施形態を記載する前に、本発明が以下の説明に示される構成又はプロセスステップの詳細に限定されないことは理解されるべきである。本発明は、他の実施形態も、種々の方法で実施されるか又は行われることも可能である。

【0014】

本発明の一態様は、ゲート電極及びゲート電極を含むデバイスを含むがこれらに限定されない製造品に関する。本発明の他の態様は、ゲート電極及びゲート電極を含むデバイスを製造する方法に関する。

【0015】

本発明の一つ以上の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路デバイスを形成するのに特に有用である方法を提供し、それに関連して記載される。他のデバイスや適用もまた、本発明の範囲内である。図１は、典型的なＣＭＯＳデバイスにおけるＦＥＴ対を示す断面図の部分である。図示されるＦＥＴ対は、ＮＭＯＳＦＥＴとＰＭＯＳ ＦＥＴを備えているが、ＣＭＯＳデバイスが追加のＦＥＴを含むことができ、且つ同じ導電型を有するＦＥＴを含むことができることは理解される。デバイス１００は、ｐ型材料によってドープされたシリコンウエハ１５５と、ウエハ１５５上のｐ型エピタキシャルシリコン層１６５と、エピタキシャル層１６５内で画成されたｐ型ウェル領域１２０とｎ型ウェル領域１５０と、ｐ-ウェル１２０内で画成されたｎ型トランジスタ（ＮＭＯＳＦＥＴ）１１０とｎ-ウェル１５０内で画成されたｐ型トランジスタ（ＰＭＯＳ ＦＥＴ）１４０とを備える。領域１８０は、ＮＭＯＳ １１０とＰＭＯＳ １４０トランジスタを電気的に絶縁し、領域１６０は、一組のトランジスタ１１０と１４０を基板１５５上の他の半導体デバイスから電気的に絶縁する。

【0016】

本発明の一つ以上の実施形態によれば、ＮＭＯＳトランジスタ１１０は、ゲート領域１１９と、ソース域１１４と、ドレイン領域１１６とを備える。ゲート領域１１９には、第一金属領域１２１と第二金属領域１２２とが含まれる。ソース領域とドレイン領域は、ゲート領域１１９の対向側のｎ型領域である。チャネル領域１１８は、ソース域１１４とドレイン領域１１６との間におかれる。ゲート誘電体層１１２は、チャネル領域１１８と第一金属領域１２１を分離する。ゲート誘電体層１１２は、第一金属領域１２１をチャネル領域１１８から電気的に絶縁する。ゲート誘電体層１１２と第一金属領域１２１と第二金属領域１２２は、共にここではゲートスタックと呼ばれてもよい。ゲート誘電体領域１１２は、オキシ窒化物又は高Ｋ誘電体、例えば、ＨｆＯ₂であるのがよい。本明細書で用いられる高Ｋ誘電体は、約４より大きい誘電率を有する材料を意味する。第一金属領域１２１は、ＡＬＤによって形成されることが好ましい導体材料、典型的には窒化タンタル（ＴａＮ）のような金属を含む。第二金属領域１２２は、ＰＶＤのような適切ないかなるプロセスによっても形成することができる金属、例えば、タンタルを含む。適切な電圧がｐ型シリコンウエハ１５５とゲート領域１２２との間に印加される場合、ｐ-ウェル１２０からの電子は、誘電体層１１２のすぐ下の領域１１８へ移動し、それによって、ｎ型チャネル１１８を生成する。ソース１１４とドレイン１１６との間に印加された電圧は、電流をソース１１４とドレイン１１６との間に流れさせる。

【0017】

一つ以上の実施形態によれば、ＰＭＯＳトランジスタ１４０は、ゲート領域１４９と、ソース領域１４４と、ドレイン領域１４６とを備える。ゲート領域１４９には、第一金属領域１５１と第二金属領域１５２が含まれる。ソース領域とドレイン領域は、ゲート領域１４９の対向側のｐ型領域である。チャネル領域１４８は、ソース領域１４４とドレイン領域１４６との間におかれる。ゲート誘電体１４２は、チャネル領域１４８と第一金属領域１５１を分離する。誘電体１４２は、第一金属領域１５１をチャネル領域１４８から電気的に絶縁する。誘電体は、オキシ窒化物又は高Ｋ誘電体、例えば、ＨｆＯ₂であり得る。ゲート誘電層１４２と第一金属領域１５１と第二金属領域１５２は、共に本明細書ではゲートスタックと呼ばれてもよい。

【0018】

一つ以上の実施形態において、第一金属領域１５１は、金属、典型的にはＴａＮを含む。第二金属領域１５２は、金属、例えば、タンタルを含む。適切な電圧がｐ型シリコンウエハ１５５とゲート領域１４９との間に印加される場合、ｎ-ウェル１５０からの正孔は、誘電体層１４２のすぐ下の領域１４８へ移動し、それによって、ｐ型チャネル１４８を生成する。ソース１４４とドレイン１４６との間に印加された電圧は、電流をソース１４４とドレイン１４６との間に流れさせる。

【0019】

ＭＯＳデバイス設計は、複雑なプロセスである。例えば、ＭＯＳＦＥＴの設計において、ドライブ電流を最大にすることによってなされる改善によってリーク電流が増大する。逆に、リーク電流低下のような改善によって、ドライブ電流が負に影響する。金属ゲート電極は、ポリシリコンゲートと関連している減少効果を排除することによってドライブ電流を改善することができるが、金属が望まれていない仕事関数値を示すことから金属ゲートはリーク電流を増大してしまい、トランジスタデバイスの所望の電気的性質を負に影響させる。

【0020】

本発明の一つ以上の実施形態によれば、ＣＭＯＳデバイスの改善された電気的性質は、電極仕事関数を変えることによって実現させることができ、デバイスの閾値電圧を変える。このことにより、チャネルドーピングの減少を可能にすることができ、ドーパントが減少したチャネル領域と通常関連している閾値未満のリーク電流が増加せずに、キャリア移動度とドライブ電流を改善することが予想される。

【0021】

一つ以上の実施形態によれば、組み合わせた第一領域と第二領域の仕事関数は、第一金属領域の厚さを約０〜８０オングストロームに変化させることによって変わり得る。第二金属領域の厚さがある値を超えて、第二金属領域の厚さを変化させることによってもゲートスタックの仕事関数に影響しない場合、第一金属領域の厚さを変化させることによってゲートスタックの仕事関数が変わる。一つ以上の実施形態によれば、第二金属領域の形成前に第一金属領域を空気に曝さずに第一領域と第二金属領域を形成することによって、第一金属領域が第二金属領域の形成前に空気に曝された場合に形成されたゲートスタックの仕事関数調整と比較してゲートスタックのかなり大きい仕事関数調整が達成され得る。一つ以上の実施形態によれば、第一金属領域と第二金属領域は、クラスタシステム内に形成されることができ、第一領域は空気から分離され、第二金属領域はクラスタシステム内に形成される。

【0022】

本明細書に用いられる用語“ゲート”は、ゲートとドレインとソースを有する三つの末端電界効果トランジスタの絶縁ゲート電極を意味する。仕事関数は、デバイスを形成するために用いられた材料の電子特性と構造特性によって影響される。通常、ＭＯＳトランジスタにおけるゲート電極の仕事関数は、デバイスから許容され得る電気的性能を得るために伝導帯端に近く又は価電子帯端に近くなければならない。許容され得る仕事関数を得る材料は限定され、これらの材料の一部は半導体製造プロセスにおいて用いるのが難しい。ＮＭＯＳデバイスに用いられる材料の例としては、Ａｌ及びＴａＳｉＮが挙げられるが、これらに限定されない。ＰＭＯＳデバイスにおけるこのような材料の例としては、Ｗ、Ｒｕ、及びＮｉが挙げられるが、これらに限定されない。

【0023】

本発明の例示的実施形態には、電界効果トランジスタの仕事関数の改善された変調とゲート誘電体への不純物拡散の阻止が含まれる。一つ以上の実施形態によれば、原子層堆積（ＡＬＤ）によって第一金属領域１２１、１５１の形成によって改善が達成される。ＡＬＤ装置は、米国特許第６,２８７,９６５号に開示され、この開示内容は本明細書に援用されている。他のＡＬＤシステムや方法は、米国特許第６,７８４,０９６号、米国特許出願公開第２００４/０１９０６９号に開示され、この開示内容は本明細書に援用されている。ある種の実施形態において、クラスタ装置においてゲート電極１１９、１４９を形成することによって改善が更に実現され、第一金属領域１２１、１５１と第二金属領域１２２、１５２が真空中でロードロックシステム内で堆積され、第一金属領域１２１、１５１が形成された後、空気に曝されない。ロードロックシステムで形成されるデバイスの第一金属領域の厚さを変化させることにより、第一金属領域が第二金属領域の形成前に空気に曝されている形成されたゲートスタックと比較してより広い範囲のゲートスタックの仕事関数調整が可能である。

【0024】

誘電体層１１２、１４２がオキシ窒化物である実施形態において、急速熱処理（ＲＴＰ）を酸化物の形成に用いることができ、滅結合プラズマ窒化物形成（ＮＡＤ）をオキシ窒化物形成に用いることができる。高Ｋ誘電体が用いられる実施形態において、原子層堆積（ＡＬＤ）を高Ｋ誘電体層の製造に用いることができる。好ましい実施形態では、誘電体層はＡＬＤによって形成される。金属層は、物理気相堆積（ＰＶＤ）によって形成することができる。具体的な金属の選択は、個々の適用に左右される。基板やゲートスタック構造（第一金属領域と第二金属領域と誘電体層）によっては、６０ｎｍノード未満の仕事関数の要求は、二つのグループ：近バンド端仕事関数とミッドギャップ仕事関数に分けることができる。バルクＣＭＯＳ適用については、近バンド端仕事関数を有する金属材料を用いることができる。シリコンオンインシュレータ（ＳＯＩ）適用については、ミッドギャップ仕事関数を有する金属材料を用いることができる。

【0025】

ある種の実施形態においては、第一金属領域のＡＬＤ、一具体的実施形態においては、第一金属領域のＴａＮのＡＬＤにより、それによって形成された二層ゲート構造の一つ以上の利点が得られる。一つ以上の実施形態において、誘電体層上に引き続き形成されるＰＶＤ金属層は誘電体層に対する接着を増強する。ある種の実施形態において、ＡＬＤ堆積誘電体層は、また、化学バリヤが改善されて、引き続き形成されたＰＶＤ金属がプロセスの間も後も誘電体層と相互作用することを防止することを援助する。ＡＬＤの使用により、ＡＬＤプロセスが他のプロセスより誘電体層に対する損傷が少ないことからより安定な誘電体層が得られる。一つ以上の実施形態において、ＡＬＤ堆積された誘電体層は、より良好な仕事関数調整を与え、いずれが、誘電体層の物理的厚さの制御によってデバイス閾値の微調整を可能にする。

【0026】

例示的なクラスタシステム又はツール３００を図２に示す。クラスタツールは、サイクルタイムを短縮させること、操作者が処理するウエハを少なくすること、微粒子汚染を減少させること、分子汚染を減少させること、また、難しいプロセスを開始させることのために、ロードロックチャンバ又は真空チャンバ内で幾つかのプロセスを組み合わせている。クラスタシステムの例としては、アプライドマテリアルズ、サンタクララ、カリフォルニアから入手できるＣｅｎｔｕｒａ又はＥｎｄｕｒａシステムが挙げられる。図２は、米国特許出願公開第２００４００５０３２５号、出願第１０１２４３,３７７号に記載されるガス分配システムを有する基板クラスタ処理システム３００の一実施態様を示す概略図であり、この開示内容は本明細書に援用されている。処理システム３００には、一つ以上のロードロックチャンバ３０４と、一つ以上のプロセスチャンバ３０６、３０８、３１０、３１２と、クールダウンチャンバ３１４とが含まれてもよく、全てが中央トランスファチャンバ３０２に取り付けられている。処理システム３００には、更に、処理システム３００の種々の動作を制御するためのシステムコントローラ３２５と、処理システム３００に種々の形のエネルギーを供給するための電源３５０と、処理システム３００内に含まれる種々の真空チャンバを排気するためのポンプ３７５とが含まれてもよい。各処理チャンバは、多くの基板処理操作、例えば、周期的な層堆積、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）エッチング、前洗浄、脱ガス、位置合わせ、他の基板プロセスを行うために取り付けられ得る。トランスファツール、例えば、ロボット（図示せず）は、基板を一つ以上のチャンバへ、また、一つ以上のチャンバから搬送するために用いることができる。

【0027】

一つ以上のトランスファチャンバ３０２は、基板をシステム３００内に搬送することを可能にしつつ超高真空条件を維持するために用いられる。システム３００によって行われる具体的なプロセスが必要でないならば基板処理チャンバのいずれかがシステム３００から除去されてもよい。一つの配置例において、処理チャンバ３０６と３０８は、高Ｋ誘電体層と第一金属領域を堆積させるように適合させた原子層堆積チャンバであってもよく、処理チャンバ３１０は、バルク第二金属領域を形成するように適合された周期的な堆積チャンバ、化学気相堆積チャンバ、又は物理気相堆積チャンバであってもよい。相互接続特徴部のアパーチャ又は開口部にエッチングするために取り付けられた一つ以上のエッチングチャンバのような追加の処理チャンバが設けられてもよい。

【0028】

システム３００の具体的な一配置は、本発明の一実施形態を示すためのものであり、本発明の範囲を制限するために用いるべきでない。他のツール/装置は、例えば、Ｎｏｖｅｌｌｕｓシステムズ、米国によって販売されるＩＮＯＶＡシステムを用いることができる。クラスタ又はマルチチャンバ処理システムの他の一例は、１９９３年２月１６日に発行された“Stage Vacuum Wafer Processing System and Method”と称する米国特許第５,１８６,７１８号に開示され、この開示内容は本明細書に援用されている。

【0029】

クラスタシステムにおいてＴａＮを含む第一金属領域のＡＬＤ堆積と第一金属領域の上にＴａを含有する第二金属領域のＰＶＤ堆積が第一金属領域の厚さの変化の関数としてどのように仕事関数調整に影響したかを調べるために実験を行った。本明細書に用いられるクラスタ堆積、クラスタツール、また、クラスタシステムは、基板がデバイスの領域又は層の形成の間に周囲条件又は空気に曝されないように真空圧下でロードロックシステムでの領域又は層の連続形成を意味する。

【0030】

クラスタ堆積が閾値電圧に影響を及ぼすかを決定するためにＴａＮ/Ｔａから作られたゲートスタックの第一金属領域の種々の厚さの関数として閾値電圧調整の範囲を調べた。非クラスタ堆積が金属領域間の接合部に広範囲な酸化を導入するかを決定するために第一金属領域と第二金属領域間の接合部もまた調べた。金属/金属接合部での酸化がこのパラメータに影響を及ぼすかを決定するために等価酸化物厚さ（ＥＯＴ）もまた調べた。本明細書に用いられるＥＯＴは、高ｋ誘電体ＭＯＳゲートの性能をＳｉＯ₂ベースのＭＯＳゲートの性能と比較するために用いられる数を意味する。言い換えれば、ＥＯＴは、より高誘電率ｋを特徴とする誘電体で得られたものと同じゲート容量を得るために必要とされるＳｉＯ₂ゲート酸化物の厚さを示す。例えば、１ｎｍのＥＯＴは、ｋ＝３９（ＳｉＯ₂のｋは、３.９である）を特徴とする１０ｎｍ厚誘電体の使用から得られる。

【0031】

２つのグループのシリコン基板、熱酸化によって形成されるオキシ窒化ケイ素５０オングストローム厚ゲート誘電体層の上に第一金属領域と第二金属領域を形成するためにクラスタ堆積を用いる第一グループと、第一金属領域の堆積後とゲートスタックの第二金属領域の堆積前の４時間基板が空気に曝された第二グループを処理した。いずれのグループも、第一金属領域は、２０、４０、６０、８０オングストロームの厚さでＴａＮのＡＬＤによって形成し、第二金属領域は、Ｔａの９００オングストローム層のＰＶＤによって形成した。第二金属領域の厚さが２００オングストロームより大きい場合、第二金属領域の厚さを変化させても組み合わせた第一領域と第二領域の仕事関数にほとんど影響しなかった。続いての処理には基板のリソグラフィとエッチングが必要であり、その後、約４５０℃における後アニールを続けた。

【0032】

図３は、両グループのデバイスの容量と電圧を示すグラフである。図３に示されるように、実線のグループによって示されるクラスタ堆積グループは、ＴａＮ層の厚さを約２０〜８０オングストロームに変化させた場合、２００ｍＶの仕事関数調整を示した。ＴａＮを少なくとも４時間の空気に曝すことを試みる処理した第二グループ（図３では“空気遮断”を意味する破線のグループによって示される）は、ＴａＮ層の厚さを２０〜８０オングストロームに変化させた場合、１００ｍＶの仕事関数調整しか示さなかった。上記のように、両グループのデバイスにおいて、Ｔａから作られる第二金属領域は厚さが約９００オングストロームに一定に保持した。

【0033】

従って、クラスタ装置又はシステムを用いるゲートスタックの調製物は、仕事関数の調整が劇的に改善し、ゲートレベルに適当な仕事関数とＣＭＯＳデバイス製造により広い範囲の仕事関数調整が確実になる。この例は、約０〜８０オングストロームの第一量だけ第一金属領域の厚さを変化させることによって第一領域の厚さを同じ第一量だけ変化させるが第二領域の形成前に空気に曝される場合の組み合わせた第一領域と第二領域の有効仕事関数の変化より少なくとも２０％だけ組み合わせた第一領域と第二領域の有効仕事関数を大きくすることが可能であることを証明している。また図３を参照すると、クラスタシステム内に第一金属領域と第二金属領域を形成する他の利点はより低い範囲の印加電圧で厚さによるΔＣ_ｏｘの変化が小さいことである。

【0034】

ここで図４を参照すると、クラスタシステム内に形成された、Ｔａ最上領域を有するＡＬＤによって堆積されたＴａＮ層の閾値電圧とＴａＮ厚さが示される。閾値電圧の値の調整は、約-０.５５Ｖ〜-０.７５Ｖに変化させることが示される。上記のように、閾値電圧がゲートスタックの仕事関数に影響されるので、第一金属領域と第二金属領域のクラスタ堆積によって示されるより広い範囲の仕事関数調整がデバイスのより大きい範囲の閾値電圧調整を可能にする。この一連の実験で見出される他の効果は、クラスタシステムにおける第一金属領域と第二金属領域の形成によって金属接合部での酸化が減少し、ゲートスタックのＥＯＴ値が保持されることである。

【0035】

従って、ＣＭＯＳゲートスタックの仕事関数調整の改善は、ＡＬＤを用いる第一金属領域の形成によって実現することができる。ＡＬＤを用いることにより、第一金属領域は、他の形成プロセスを用いて達成され得るよりかなり薄い寸法に縮小し得る。第一金属領域のＡＬＤ形成によって第一金属領域と第二金属領域間の結合が改善される。ＡＬＤの使用によって接合部をより良く制御する能力は、ＮＭＯＳデバイスとＰＭＯＳデバイスが有益である。クラスタシステムでＡＬＤを用いて第一金属領域を形成することによりゲートスタックの仕事関数調整の制御が更に大きくなる。本発明のある種の実施形態は、トランジスタが同一のドーパントプロファイルを有する場合でさえ、閾値電圧が異なる種々のトランジスタを有する集積回路の生成を可能にする。従って、本発明の実施形態によれば、一つ以上の導電型（例えばＰＭＯＳ、ＮＭＯＳ、又はそれらの双方）を有する複数のＦＥＴを有する集積回路を構成することができ、ここで、一導電型のトランジスタは、２０％、４０％、６０％又は８０％も変化させることができる異なる閾値電圧以外は実質的に同じチャネルドーピングプロファイルと第二金属ゲート層厚さを有することができる。

【0036】

種々の修正や変更が本発明の精神又は範囲から逸脱することなく本発明になされ得ることが当業者に明らかである。従って、本発明は、添付の特許請求の範囲とそれらの等価物の範囲内であれば本発明の修正や変更を包含するものである。

【図面の簡単な説明】

【0037】

【図1】図１は、電界効果トランジスタ対の断面図である。

【図2】図２は、基板処理システムの一実施形態を示す概略図である。

【図3】図３は、本発明の実施形態に従って作られたゲートスタックの電気容量と電圧とを示すグラフである。

【図4】図４は、本発明の実施形態に従って作られたゲートスタックの閾値電圧と第一金属領域の厚さとを示すグラフである。

【符号の説明】

【0038】

１００…デバイス、１１０…ｎ型トランジスタ、１１２…誘電体層、１１４…ソース領域、１１６…ドレイン領域、１１８…チャネル領域、１１９…ゲート領域、１２０…ｐ型ウェル領域、１２１…第一金属領域、１２２…第二金属領域、１４０…ｐ型トランジスタ、１４２…ゲート誘電体層、１４８…ｐ型チャネル、１４９…ゲート領域、１５０…ｎ型ウェル領域、１５１…第一金属領域、１５２…第二金属領域、１５５…シリコンウエハ、１８０…領域、３００…クラスタシステム、３０２…中央トランスファチャンバ、３０４…ロードロックチャンバ、３０６、３０８、３１０、３１２…プロセスチャンバ、３１４…クールダウンチャンバ、３２５…システムコントローラ、３５０…電源、３７５…ポンプ。

【図1】

【図2】

【図3】

【図4】