(58)【調査した分野】(Int.Cl.,DB名)
前記ドープ分離機構によって囲まれた前記画素領域に少なくとも1つの光検出器を形成するステップを更に含むことを特徴とする請求項1に記載のイメージセンサデバイスの形成方法。
【発明を実施するための形態】
【0010】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供するものである。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示の別の特徴に接続および/または結合された特徴の形成は、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記特徴に介在するように形成された複数の実施の形態を含むこともできる。また、相対的な用語、例えば“上”“前面”“底部”、“後部”などは、構成要素間の関連の関係を提供するのに用いられ、絶対的な方向を意図するものではない。各種の特徴は、簡易化と明確化のために任意に異なる縮尺に描かれてよい。
【0011】
図1は、本発明の各種の態様に基づくイメージセンサデバイス100の上面図である。描かれた実施形態では、イメージセンサデバイスは、裏面照射型(BSI)イメージセンサデバイスである。イメージセンサデバイス100は、画素領域101のアレイを含む。
各画素領域101は、
列(column)(例えばC
1〜C
x)および
行(row)(例えばR
1〜
Ry)に配置される。用語“画素領域”は、機構(例えば光検出器および各種回路)を含むユニットセルを指し、電磁放射を電気信号に変換す
る各種の半導体デバイスを含むことができる。画素領域101の光検出器は、フォトダイオード、相補型金属酸化物半導体(CMOS:complimentary metal-oxide semiconductor)イメージセンサ、電荷結合素子(CCD:charged coupling device)センサ、アクティブセンサ、パッシブセンサ、および/または他のセンサを含むことができる。画素領域101は、各種のセンサタイプを有するように設計されることができる。例えば、画素領域101の1つのグループは、CMOSイメージセンサであることができ、画素領域101のもう1つのグループは、パッシブセンサであることができる。描かれた実施形態では、各画素領域101は、フォトゲートタイプの光検出器などの光検出器を含むことができ、光(放射)の強度または輝度を記録する。各画素領域101は、例えば、転送トランジスタ、リセットトランジスタ、ソースフォロアトランジスタ、選択トランジスタ、他の好適なトランジスタ、またはその組み合わせなどの各種の半導体デバイスも含むことができる。付加の回路、入力、および/または出力は、イメージセンサデバイス100の周辺領域にあることができる。周辺領域のこれらの回路、入力、および/または出力は、画素領域101に接続され、画素領域101に動作環境を提供し、画素領域101との外部通信をサポートする。簡単にするために、単一の画素領域を含むイメージセンサデバイスが本説明書に述べられているが、一般的にこのような画素領域のアレイは、
図1に示されたイメージセンサデバイス100を形成することができる。
【0012】
図2Aは、基板上のイメージセンサデバイス100の画素領域101の拡大上面図である(
図2Aに示されていない)。画素領域101は、少なくとも1つの光検出器106および電磁放射を電気信号に変換する各種の回路を含むユニットセルである。描かれた実施形態では、光検出器106は、光(放射)の強度または輝度を記録するフォトダイオードを含む。画素領域101は、転送トランジスタ110、リセットトランジスタ112、ソースフォロアトランジスタ114、選択トランジスタ116、または他の好適なトランジスタ、またはその組み合わせを含む各種のトランジスタを含むことができる。画素領域101は、基板の各種のドープ領域、例えばドープ領域118A、118B、および120を含むことができる。ドープ領域118Aおよび118Bは、上述のトランジスタのソース/ドレイン領域として構成される。ドープ領域120は、浮遊拡散領域120としても呼ばれる。浮遊拡散領域120は、転送トランジスタ110のゲートスタックとリセットトランジスタ112のゲートスタックとの間にあり、転送トランジスタ110およびリセットトランジスタ112のソース/ドレイン領域の中の1つである。導電機構132は、ソースフォロアトランジスタ114のゲートスタックの一部に重なり、浮遊拡散領域120に接続する。イメージセンサデバイス100は、基板に形成された各種の分離機構(例えば、
図2Aのドープ分離機構108と
図2Cの誘電分離機構126)も含み、基板の各種の領域を分離して各種の領域間の漏れ電流を防ぐ。描かれた実施形態では、ドープ分離機構108は、画素領域101に形成され、光検出器106、転送トランジスタ110、リセットトランジスタ112、ソースフォロアトランジスタ114、および選択トランジスタ116を分離する。
図2Bは、画素領域101の部分200の拡大上面図を表している。ソースフォロアトランジスタ114の対応のゲートスタックは、画素領域101に配置される。ソース/ドレイン領域として構成されたドープ領域118Bは、ソースフォロアトランジスタ114の隣接のゲートスタックに配置される。ドープ分離機構108は、ドープ領域118Bおよびソースフォロアトランジスタ114のゲートスタックを囲む。
【0013】
図2Cは、
図2AのB−B’線に沿う画素領域101およびイメージセンサデバイス100の周辺領域102の断面図である。イメージセンサデバイス100は、前面104Aと裏面104Bを有する基板104を含む。描かれた実施形態では、基板104は、シリコンを含む半導体基板である。選択的に、または付加的に、基板104は、ゲルマニウムおよび/またはダイアモンドなどの他の元素半導体、炭化ケイ素、ヒ化ガリウム、ガリウムリン、リン化インジウム、ヒ化インジウム、および/またはアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム(SiGe)、ガリウム砒素リン(GaAsP)、ヒ化インジウムアルミニウム(AlInAs)、アルミニウムガリウム砒素(AlGaAs)、ヒ化ガリウムインジウム(GaInAs)、リン化インジウムガリウム(GaInP)、および/またはヒ化リン化インジウムガリウム(GaInAsP)を含む合金半導体、またはその組み合わせを含む。基板104は、SOI(semiconductor-on-insulator)であることができる。基板104は、設計要求によって各種のドーピング構造を有することができる(例えば、p型基板またはn型基板)。いくつかの実施形態では、p型は、正孔(hole)を半導体材料の主な電荷キャリアとすることを指し、n型は、電子を半導体材料の主な電荷キャリアとすることを指している。描かれた実施形態では、基板104は、p型基板である。基板104にドープされるP型ドーパントは、ホウ素、ガリウム、インジウム、他の好適なp型ドーパント、またはその組み合わせを含む。
【0014】
画素領域101は、フォトダイオードなどの少なくとも1つの光検出器106を含み、光感知領域106Aおよびピン層(pinned layer)106Bを含む。光感知領域106Aは、特に基板104の前面104Aに沿って基板104に形成された第1の導電タイプのドーパントを有するドープ領域である。描かれた実施形態では、光感知領域106Aは、n型ドープ領域である。ピン層106Bは、基板104の前面104Aで光感知領域106Aと重なったドープ層である。ピン層106は、光感知領域106Aに相反する導電タイプのドーパントを有する。描かれた実施形態では、ピン層106Bは、p型注入層である。
【0015】
画素領域101は、各種のトランジスタ、例えば、転送トランジスタ110(
図2Aに図示された)、リセットトランジスタ112(
図2Aに図示された)、ソースフォロアトランジスタ114および選択トランジスタ116(
図2Aに図示された)を含む。各トランジスタは、基板104の前面104A上に配置された対応のゲートスタックを有する。描かれた実施形態では、ソースフォロアトランジスタ114のゲートスタックは、分離ウェル領域109上にある。分離ウェル領域109の上面は、前面104Aから距離W
1で離れている。距離W
1は、約1000オングストローム〜約3000オングストロームの範囲にある。分離ウェル領域109の底面は、裏面104Bに向けて基板104内に更に延伸する。分離ウェル領域109は、光感知領域106Aの第1の導電タイプに相反する第2の導電タイプを有する。描かれた実施形態では、分離ウェル領域109は、p型ドープ領域である。分離ウェル領域109に用いられる適用量は、約1×10
11〜3×10
11原子密度(atoms/cm
3)である。分離ウェル領域109は、光検出器106の光感知領域106Aを囲む。各トランジスタのゲートスタックは、ゲート誘電体層およびゲート電極層を含む。ゲート誘電体層は、誘電材料、例えば酸化ケイ素、高誘電率(high−k)誘電材料、他の誘電材料、またはその組み合わせを含む。高k誘電材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウムアルミナ(HfO
2-Al
2O
3)合金、またはその組み合わせを含む。ゲート誘電体層は、ポリシリコンおよび/またはアルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、窒化チタン(TiN)、窒化タングステン(WN)、チタンアルミ(TiAl)、窒化チタンアルミ(TiAlN)、炭窒化タンタル(TaCN)、炭化タンタル(TaC)、タンタル窒化シリコン(TaSiN)を含む金属を含む。
【0016】
周辺領域102は、読み出し回路および/または画素領域101に接続された制御回路を含み、画素領域101に動作環境を提供する。描かれた実施形態では、PMOSトランジスタ122およびNMOSトランジスタ124が表される。PMOSトランジスタ122は、ゲートスタック122Aおよびn型ウェル122Cに形成されたp型導電を有するソース/ドレイン領域122Bを含む。NMOSトランジスタ124は、ゲートスタック124Aおよびp型ウェル124Cに形成されたn型導電を有するソース/ドレイン領域124Bを含む。
【0017】
イメージセンサデバイス100は、画素領域101の基板104に形成された複数のドープ分離機構108および周辺領域102の基板104に形成された複数の誘電分離機構126を更に含む。ドープ分離機構108および誘電分離機構126は、基板104の各種の領域を分離して各種の領域間の漏れ電流を防ぐ。描かれた実施形態では、ドープ分離機構108および誘電分離機構126は、PMOSトランジスタ122およびNMOSトランジスタ124、光検出器106、転送トランジスタ110(
図2Aに図示された)、リセットトランジスタ112(
図2Aに図示された)、ソースフォロアトランジスタ114、および選択トランジスタ116(
図2Aに図示された)を分離する。
【0018】
各ドープ分離機構108は、前面104Aから基板104に延伸する深さD
1を有する。深さD
1は、約1000オングストローム〜約3000オングストロームの範囲にある。ドープ分離機構108は、分離ウェル領域109のように第2の導電タイプを有する。ドープ分離機構108の深さD
1は、分離ウェル領域109から基板104の前面104Aの距離W
1に実質的に等しい。ドープ分離機構108および分離ウェル領域109は、光検出器106の光感知領域106Aを囲み、光検出器106と他の領域との間の水平(horizontal)漏れ経路を防ぐ。描かれた実施形態では、ドープ分離機構108は、p型ドープ領域である。ドープ分離機構108のP型ドーパントは、ホウ素(B)、BF
2、ガリウム、インジウム、他の好適なp型ドーパントまたはその組み合わせを含む。ドーパントに用いられる適用量は、約2×10
12〜8×10
12原子密度(atoms/cm
3)である。また、分離ウェル領域109がn型ドープ領域である時、ドープ分離機構108もn型ドープ領域である。ドープ分離機構108のN型ドーパントは、リン、ヒ素、他の好適なn型ドーパントまたはその組み合わせを含む。
【0019】
誘電分離機構126は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の絶縁材料、またはその組み合わせを含む。各誘電分離機構126は、前面104Aから基板104に延伸する深さD
2を有する。深さD
2は、約2000〜約3000オングストロームの範囲にある。誘電分離機構126の形成は、フォトリソグラフィープロセス、前面104Aから基板104にトレンチをエッチングするエッチングプロセス、および誘電材料でトレンチを充填する堆積プロセス(例えば、化学蒸着プロセスを用いることによって)を含むことができる。
【0020】
イメージセンサデバイス100は、基板104の前面104A上に配置され、光検出器106の上方を含む、多層配線(MLI:multilayer interconnect)128を更に含む。MLI128は、イメージセンサデバイス100の各種の構成部材、例えば光検出器106に接続され、イメージセンサデバイス100の各種の構成部材が照射された光(画像放射(imaging radiation))に対して適切に反応することができる。MLI128は、コンタクトおよび/またはビア130などの垂直配線130、およびライン132などの水平配線132であることができる、各種の導電機構130および132を含む。各種の導電機構130および132は、導電材料は、アルミニウム、アルミニウム/シリコン/銅合金、チタン、窒化チタン、タングステン、ポリシリコン、金属シリサイド、またはその組み合わせなどの導電材料を含む。
【0021】
MLI128の各種の導電機構130、132は、層間絶縁(ILD:interlayer dielectric)膜134の間に配置される。ILD膜134は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、TEOS酸化膜、リンケイ酸ガラス(PSG:phosphosilicate glass)、ホウ素リン酸塩ガラス(boron phosphorus silicate glass;BPSG)、フッ化ケイ酸塩ガラス(FSG:fluorinated silica glass)、炭素ドープケイ素酸化物、ブラックダイアモンド(登録商標、カリフォルニア州、サンタクララのアプライドマテリアルズ)、フッ素化アモルファスカーボン、高誘電率(低k)誘電材料、ポリイミド、またはその組み合わせを含むことができる。ILD層134は、多層構造を有することができる。
【0022】
キャリアウエハ136は、基板104の前面104A上に配置される。描かれた実施形態では、キャリアウエハ136は、MLI128に接合される。キャリアウエハ136は、シリコンまたはガラスを含む。キャリアウエハ136は、基板104の前面104Aに形成された各種の機構の保護を提供することができ、機械的強度および基板104の裏面104Bの処理のサポートを提供することもできる。
【0023】
画像センサデバイス100は、基板104の裏面104Bに配置されたドープ層138を更に含む。ドープ層138は、注入プロセス、拡散プロセス、アニーリングプロセス、またはその組み合わせによって形成される。描かれた実施形態では、ドープ層138は、ホウ素、ガリウム、インジウム、またはその組み合わせなどのp型(第2の導電タイプ)ドーパントを含む。ドープ層138は、基板104の裏面104Bから基板104に延伸するドーパントの深さdを有する。ドーパントの深さ、ドーパント濃度、ドーパント分布形状、またはドープ層138のその組み合わせは、量子効率を増加することによって画像品質を最適化し、ダーク電流を減少し、または白ピクセル欠陥を減少するのに選ばれることができる。
【0024】
イメージセンサデバイス100は、基板104の裏面104B上に配置された反射防止層140、カラーフィルター142、およびレンズ144を更に含むことができる。反射防止層140は、窒化ケイ素または酸窒化ケイ素などの誘電材料を含む。
【0025】
カラーフィルター142は、反射防止層140上に配置され、光検出器106の光感知領域106Aと位置合わせされる。カラーフィルター142は、所定の波長から可視光をフィルター除去するように設計されている。例えばカラーフィルター142は、光検出器106に向けて照射される赤色波長、緑色波長、または青色波長の光を除く可視光を除去することができる。例では、カラーフィルター142は、特定の周波数帯域(例えば、所望の光の波長)を除去する染料系(または顔料系)ポリマーを含む。
【0026】
レンズ144は、カラーフィルター142上に配置され、光検出器106の光感知領域106Aと位置合わせされる。レンズ144は、光検出器106とカラーフィルター142と各種の位置上の配置方式を有することができ、レンズ144が入射光
(incident radiation)146を光検出器106の光感知領域106Aに集光させる。また、カラーフィルター142とレンズ144の位置は、置き替えられ、レンズ144が反射防止層140とカラーフィルター142との間に配置されることができる。
【0027】
1つ以上の実施形態に基づくイメージセンサデバイス100の動作では、イメージセンサデバイス100は、基板104の裏面104Bに向けて伝播する入射光146を受けるように設計される。レンズ144は、入射光146をカラーフィルター142に導く。次いで、入射光146は、カラーフィルター142から反射防止層140を通過し、基板および対応の光検出器106、具体的に言えば光感知領域106Aに達する。入射光146に露光された時、光検出器106は、電荷を蓄積することで入射光146に反応する。
図2Aを再度参照すると、転送トランジスタ110のゲートがオンにされた時、電荷は、光検出器106から浮遊拡散領域120に転送される。導電機構132(
図2Aに表されるように)の接続によって、ソースフォロアトランジスタ114は、浮遊拡散領域120からの電荷を電圧信号に変換することができる。選択トランジスタ116は、画素アレイの単一
行を読み出し回路によって読み出されるようにすることができる。リセットトランジスタ112は、スイッチとして働き、浮遊拡散領域120をリセットする。リセットトランジスタ112がオンにされた時、浮遊拡散領域120は、全ての蓄積された電荷を除去する電力供給に効果的に接続される。
【0028】
図3は、本発明の1つ以上の実施形態に基づくイメージセンサデバイスを形成する方法300のフローチャートである。300は、本発明方法のフロー
チャートを示し、
動作301では、基板は、画素領域を有する。分離ウェル領域は、画素領域に形成される。分離ウェル領域は、第1の導電タイプを有する。描かれた実施形態では、第1の導電タイプは、p型極性である。また、第1の導電タイプは、n型極性でもある。1つの実施形態では、分離ウェル領域は、基板の前面から距離W
1で離れている。距離W
1は、約1000オングストローム〜約3000オングストロームの範囲にある。次いで、ゲートスタックが基板上の分離ウェル領域上に形成される動作302を続ける。次いで、方法300は、マスク層が分離ウェル領域上に形成され、且つゲートスタックの少なくとも大部分を覆う動作303を続ける。次いで、複数のドーパントがマスク層によって覆われていない画素領域に注入され、ゲートスタックを囲むドープ分離機構を形成する動作
304を続ける。描かれた実施形態では、第1の導電タイプは、p型極性である。
あるいはまた、第1の導電タイプは、n型極性である。方法300は、ソース/ドレイン領域が基板のゲートスタックの反対側に形成される動作305を続ける。ソース/ドレイン領域は、第1の導電タイプに相反する第2の導電タイプを有する。描かれた実施形態では、第2の導電タイプは、n型極性である。
あるいはまた、第2の導電タイプは、p型極性である。また、追加のステップが方法300の前、間、後に提供されることができることは理解される。
【0029】
図4A〜
図7Bは、
図3の方法の各種の実施形態に基づく製造の各種の段階における、イメージセンサデバイス100の画素領域101の一部200の上面図および断面図である。各種の図は、本案の発明的概念をより良く理解するために簡略化されている。
【0030】
図3に示す如く、このイメージ
センサデバイスの形成方法300は、動作301を開始し、動作302を続ける。
【0031】
図4Aは、動作301および302を実行後の画素領域101の一部200の上面図である。
図4Bは、
図4AのA−A’線に沿う一部200の断面図である。基板104は、前面104Aおよび裏面104Bを有する。前面104Aは、第1軸(B−B’線に沿う)および第1軸に垂直な第2軸(A−A’線に沿う)よって定義される。基板104は、シリコンを含む半導体基板である。描かれた実施形態では、基板104は、p型シリコン基板である。基板104にドープされたP型ドーパントは、ホウ素、ガリウム、インジウム、他の好適なp型ドーパント、またはその組み合わせを含む。
あるいはまた、基板104は、前述の如く好適な材料を含む。
【0032】
第1の導電タイプを有する分離ウェル領域109は、画素領域101に形成される。分離ウェル領域109は、距離W
1で基板の前面104Aの下方にある。距離W
1は、約1000オングストローム〜約3000オングストロームの範囲にある。分離ウェル領域109の底面は、裏面104Bに向けて基板104内に延伸する。分離ウェル領域109は、リソグラフィー
パターニングおよび注入プロセスによって形成される。描かれた実施形態では、分離ウェル領域109は、p型ドープ領域である。分離ウェル領域109のP型ドーパントは、ホウ素、ガリウム、インジウム、またはその組み合わせを含む。ドーパントに用いられる適用量は、約1×10
11〜3×10
11原子密度(atoms/cm
3)である。
あるいはまた、分離ウェル領域109は、リン、ヒ素、他の好適なn型ドーパントまたはその組み合わせなどのn型ドーパントを含むn型ドープ領域である。
【0033】
次いで、ゲートスタックは、分離ウェル領域109の上方、且つ基板104の前面104A上に形成される。描かれた実施形態では、ソースフォロアトランジスタ114のゲートスタックは、説明の目的のために表される。ソースフォロアトランジスタ114のゲートスタックは、ゲートスタック114とも呼ばれる。ゲートスタック114は、第1軸(B−B’線)に沿って長さX
1および第2軸(A−A’線)に沿って長さY
1を有する。ゲートスタック114は、分離ウェル領域109内に形成される。ゲートスタック114の長さY
1は、ソースフォロアトランジスタ114のチャネルの長さとして定義される。ゲートスタック114は、堆積、リソグラフィー
パターニング、およびエッチングプロセスを含む好適なプロセスによって形成される。ゲートスタック114は、ゲート誘電体層およびゲート電極層を含む。ゲート誘電体層は、誘電材料、例えば酸化ケイ素、高誘電率(high−k)誘電材料、他の誘電材料、またはその組み合わせを含む。高k誘電材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウムアルミナ(HfO
2-Al
2O
3)合金、またはその組み合わせを含む。ゲート誘電体層は、ポリシリコンおよび/またはアルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、窒化タンタル(TaN)、ニッケルシリサイド(NiSi)、ケイ化コバルト(CoSi)、窒化チタン(TiN)、窒化タングステン(WN)、チタンアルミ(TiAl)、窒化チタンアルミ(TiAlN)、炭窒化タンタル(TaCN)、炭化タンタル(TaC)、タンタル窒化シリコン(TaSiN)
、またはその組み合わせを含む金属を含む。
【0034】
図3に示す如く、本発明にかかるイメージデバイスの形成方法300は、動作303を続ける。マスク層は、分離ウェル領域上に形成され、且つゲートスタックの少なくとも大部分を覆う。
【0035】
図5は、動作303を実行した後の画素領域101の一部の上面図である。マスク層202(点線で図示されている)は、分離ウェル領域109上に形成され、且つゲートスタック114の少なくとも大部分を覆う。マスク層202は、ソースフォロアトランジスタ114のアクティブ領域203を定義するように構成される。ソースフォロアトランジスタ114のソース/ドレイン領域(
図7Aに118Bとして図示されている)は、以下のプロセスのアクティブ領域203内に形成されることができる。マスク層202により覆われるアクティブ領域203は、第1軸(B−B’線)に沿って長さX
2および第2軸(A−A’線)に沿って長さY
2を有する。アクティブ領域203の長さX
2は、ソースフォロアトランジスタ114のチャネルの幅として定義される。アクティブ領域203の長さX
2は、第1軸(B−B’線)に沿ってゲートスタック114の長さX
1より長いことはない。続いて形成されるソース/ドレイン領域(
図7Aに118Bとして図示されている)は、アクティブ領域203に制限される。1つの実施形態では、ゲートスタック114の全ては、マスク層202に覆われ、マスク層202のエッジは、第1軸(B−B’線)に沿ってゲートスタック114のエッジに実質的に位置合わせされる。もう1つの実施形態では、ゲートスタック114の限定的な部分は、
図5に表されるように第1軸(B−B’線)に沿ってマスク202によって覆われない。マスク層202は、リソグラフィー
パターニングプロセスによって形成され、分離ウェル領域109およびゲートスタック114の上方の機構を定義する。リソグラフィー
パターニングは、フォトレジストコーティング、ソフトベーキング、マスク位置合わせ、露光、露光後ベーキング、フォトレジスト現像、洗浄(rising)、乾燥(例えばハードベーキング)またはその組み合わせを含む。
【0036】
図3に示す如く、本発明にかかるイメージ
センサデバイスの形成方法300は、動作304を続ける。複数のドーパントは、マスク層によって覆われない画素領域内に注入され、ゲートスタックを囲むドープ分離機構を形成する。複数のドーパントは、分離ウェル領域のように
第1の導電タイプを有する。描かれた実施形態では、
第1の導電タイプは、p型極性である。
あるいはまた、第1の導電タイプは、n型極性である。
【0037】
図6Aは、動作304を実行後の画素領域101の一部200の上面図である。
図6Bは、
図6AのA−A’線に沿う一部200の断面図である。
図6Cは、
図6AのB−B’線に沿う一部200の断面図である。
図6B、
図6Cに示す如く、複数のドーパント204は、マスク層202によって覆われない画素領域101の一部200内に注入され、ドープ分離機構108を形成する。複数のドーパントは、分離ウェル領域109のように
第1の導電タイプを有す
る。ドープ分離機構108は、マスク層202によって覆われたソースフォロアトランジスタ114のアクティブ領域203を囲むように形成される。描かれた実施形態では、ドープ分離機構108は、p型
ドープ領域である。ドープ分離機構108のP型ドーパントは、ホウ素(B)、BF
2、ガリウム、インジウム、他の好適なp型ドーパント、またはその組み合わせを含む。ドーパントに用いられる適用量は、約2×10
12〜8×10
12原子密度(atoms/cm
3)である。注入は、前面104Aに平行な平面と注入の入射
ビームとの間の傾斜角θ、約75〜約90度の傾斜角で行われる。各ドープ分離機構108
は、前面104Aから基板104に延伸する深さD
1を有する。深さD
1は、約1000オングストローム〜約3000オングストロームの範囲にある。ドープ分離機構108の深さD
1は、分離ウェル領域109から基板104の前面104A
までの距離W
1に実質的に等しい。ドープ分離機構108および分離ウェル領域109は、ソースフォロアトランジスタ114のアクティブ領域203を囲み、且つ光検出器106(
図2Aおよび2Cに図示されている)の光感知領域106Aも囲む。光検出器106とソースフォロアトランジスタ114との間に存在可能な水平(horizontal)漏れ経路
は、なくすことができる。深さD
1が1000オングストロームより小さい時、ドープ分離機構108は、各種の領域を電気的に分離することができない。よって、イメージセンサデバイス100のデバイス性能は減少する可能性がある。深さD
1が3000オングストロームより大きい時、マスク層202は、高エネルギーの注入プロセスを行って深さD
1を達成する間、下方のゲートスタック114をダメージから効果的に保護することができない。
【0038】
注入が傾斜角θで行われるため、
図6Cに示されるように、ドープ分離機構108は、ゲートスタック114のエッジ114Eから、第1軸(B−B’線)に沿ってゲートスタック114の下方
に長さLで延伸することができる。ゲートスタック114は、長さLを有するドープ分離機構108の一部の上方にある。長さLは、約0.1μmより小さい。ドープ分離機構108の形状は、第1軸(B−B’線)に沿ってゲートスタック114のエッジEから凸面部分を有する。また、この形状の頂角部108Cは、ゲートスタック114のエッジ114Eと位置合わせされる。傾斜角θが90度より大きい時、ゲートスタック114は、ドープ分離機構108の部分上に位置しない。ゲートスタック114のエッジ部分は、十分に分離されない可能性があり、イメージセンサデバイス100のデバイス性能は、十分に制御されない可能性がある。いくつかの状況では、ゲートスタック114のエッジ114E(第2軸のA−A’線)に沿って漏れ電流経路があり、イメージセンサデバイス100の動作中に後に形成されるソース/ドレイン領域間の短絡を招く可能性がある。傾斜角θが75度より小さい時、ドープ分離機構108は、ゲートスタック114の下方で延伸し過ぎ、チャネル幅X
2が短縮され、デバイス性能が影響される。いくつかの実施形態では、ドープ分離機構108は、リン、ヒ素、他の好適なn型ドーパントまたはその組み合わせなどのn型ドーパントを含むn型ドープ領域である。
【0039】
図3に示す如く、本発明にかかるイメージデバイスの形成方法300は、ソース/ドレイン領域が基板のゲートスタックの反対側に形成される動作305を続ける。ソース/ドレイン領域は、第1の導電タイプに相反する第2の導電タイプを有する。描かれた実施形態では、第2の導電タイプは、n型極性である。
あるいはまた、第2の導電タイプは、p型極性である。
【0040】
図7Aは、動作305を実行後の画素領域101の一部200の上面図である。
図7Bは、
図7AのA−A’線に沿う一部200の断面図である。ソース/ドレイン領域118Bは、基板104上の分離ウェル領域109上のゲートスタックの反対側に形成される。ソース/ドレイン領域118Bは、第1軸(B−B’線)に沿って長さX
2を有する。ソース/ドレイン領域118Bの長さX
2は、ソースフォロアトランジスタ114のチャネルの幅として定義される。前文に上述のように、マスク層202は、アクティブ領域203を定義し、ソース/ドレイン領域118Bは、アクティブ領域203に制限される。アクティブ領域203の長さX
2は、第1軸(B−B’線)に沿ってゲートスタック114の長さX
1より長いことはない。
図7Aに示されるように、ソース/ドレイン領域118Bのエッジ118Cは、第1軸(B−B’線)に沿ってゲートスタック114のエッジ114Eの上方に突出しない。この構造によって、イメージセンサデバイス100の動作中、漏れ電流経路は、ゲートスタック114のエッジ114Eに沿ってドレイン領域からソース領域に行かない。この構造は、短絡からイメージセンサデバイス100を防ぐ。よって、ソース/ドレイン領域118B間の電流は、第2軸(A−A’線)に沿ってゲート幅(チャネル幅)X
2内に制限される。よって、デバイス性能は、正確に制御されることができる。
【0041】
ソース/ドレイン領域118Bは、ドープ分離機構108および分離ウェル領域109の第1の導電タイプに相反する第2の導電タイプを有する。また、
図2Aの浮遊拡散領域120は、転送トランジスタ110、リセットトランジスタ112用のソース/ドレイン領域の1つとして構成される第2の導電タイプを有する。描かれた実施形態では、トランジスタ114は、NMOSトランジスタである。ソース/ドレイン領域118Bは、n型ドープ領域である。ソース/ドレイン領域118Bのn型ドーパントは、リン、ヒ素、他の好適なn型ドーパントまたはその組み合わせを含む。
あるいはまた、トランジスタ114は、PMOSトランジスタでもある。ソース/ドレイン領域118Bは、p型ドープ領域である。ソース/ドレイン領域118BのP型ドーパントは、ホウ素(B)、BF
2、ガリウム、他の好適なp型ドーパントまたはその組み合わせを含む。
【0042】
追加のステップを、本発明にかかるイメージデバイスの形成方法300の前、間、後に提供することができる。例えば、
図2Cに示す如く、イメージセンサデバイス100は、光感知領域106Aおよびピン層106Bを含むフォトダイオードなどの光検出器106を更に含む。光感知領域106Aは、基板104(具体的に言えば基板104の前面104Aに沿って)に形成されたドーパントの第2の導電タイプを有するドープ領域である。光感知領域106Aの第2の導電タイプは、ドープ分離機構108および分離ウェル領域109の第1の導電タイプに相反する。描かれた実施形態では、光感知領域106Aは、n型ドープ領域である。ピン層106Bは、基板104の前面104Aで光感知領域106Aを覆うドープ層である。ピン層106Bは、光感知領域106Aに相反するドーパントの導電タイプを有する。描かれた実施形態では、ピン層106Bは、p型注入層である。光検出器106は、ドープ分離機構108および分離ウェル領域109によって囲まれる。
【0043】
イメージセンサデバイス100は、基板104の前面104Aの上に配置された多層配線(MLI)128を更に含む。MLI128は、コンタクトおよび/またはビア130などの垂直配線130、およびライン132などの水平配線132であることができる、各種の導電機構130および132を含む。各種の導電機構130および132は、堆積、リソグラフィー
パターニング、およびエッチングプロセスを含む好適なプロセスによって形成され、垂直および水平配線を形成する。
【0044】
MLI128の各種の導電機構130および132は、層間絶縁(ILD)膜134の間に配置される。ILD膜134は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、TEOS酸化膜、リンケイ酸ガラス(PSG)、ホウ素リン酸塩ガラス(boron phosphorus silicate glass;BPSG)、フッ化ケイ酸塩ガラス(FSG)、炭素ドープケイ素酸化物、低k誘電材料
、またはその組み合わせを含むことができる。ILD膜134は、スピンオンコーティング、化学気相成長(CVD:chemical vapor deposition)または、プラズマ化学気相成長(PECVD:plasma
enhanced chemical vapor deposition)を含む好適なプロセスによって形成することができる。1つの例では、MLI128およびILD膜134は、ダマシンプロセスを含む統合プロセスで形成することができる。
【0045】
いくつかの実施形態では、更なるプロセスのステップがMLI128の形成後に含まれる。
図2Cに示す
如く、キャリアウエハ136は、MLI128に接合される。キャリアウエハ136は、機械的強度と基板104の裏面104Bの処理のサポートを提供する。例えば、化学機械研磨(CMP:chemical mechanical polishing)プロセスなどの平坦化プロセスは、基板104の裏面104Bに用いられ、基板104の厚さを減少する。ドープ層138は、注入プロセス、拡散プロセス、アニーリングプロセス、またはその組み合わせによって、裏面104Bを経て形成され
る。反射防止層140、カラーフィルター142、およびレンズ144は、基板104の裏面104B上に配置される。カラーフィルター142およびレンズ144は、光検出器106の光感知領域106Aと位置合わせされる。
【0046】
上述の描かれた実施形態では、イメージセンサデバイス100は、p型ドープの基板104を含む。上述の例えば、光感知領域106A、ドープ分離機構108、分離ウェル領域109、および浮遊拡散領域120などの各種の機構の各種のドーピング構造は、p型ドープの基板を有するイメージセンサデバイス100の形成と一致しなければならない。
あるいはまた、イメージセンサデバイス100は、n型ドープの基板104または基板104のn型材料を含むことができる。上述の各種の機構の各種のドーピング構造は、n型ドープの基板を有するイメージセンサデバイス100の形成と一致しなければならない。
【0047】
本発明の各種の実施形態は、イメージセンサデバイスの性能を改善するのに用いられる。例えば、ドープ分離機構108は、注入プロセスによって画素領域101に形成される。本発明は、画素領域にシャロートレンチアイソレーション(STI:shallow trench isolation)を形成する時にエッチング損傷が生じる、従来の方法の欠点をなくす。エッチング損傷がなくなることで、本発明は、イメージセンサデバイスの暗電流を減少または白
画素欠陥を減少することができる。もう1つの例では、ゲートスタック114は、ドープ分離機構108を形成する注入プロセスの前に形成される。ゲートスタック114は、マスク層202の形成でより良いリソグラフィーの位置合わせのためにシャープなエッジを有する物理的機構を提供する。マスク層202の位置合わせは、ゲートスタック114と後に形成されるドープ分離機構108との間のオーバーレイ(overlay)の正確な制御を提供する。ドープ分離機構108用の注入は、傾斜角θで行われる。ドープ分離機構108は、第1軸(B−B’線)に沿ってゲートスタック114の下方で、長さL
で延伸し、ゲートスタック114のエッジ114Eを形成することができる。ドレイン領域からソース領域のゲートスタック114のエッジ114Eに沿った存在可能な漏れ電流経路がなくなり、ソース/ドレイン領域118B間の短絡が防げられる。
【0048】
本発明の1つの態様は、イメージセンサデバイスの形成方法を説明している。分離ウェルは基板の画素領域に形成される。分離ウェルは、
第1の導電タイプを有する。ゲートスタックは、基板上の分離ウェルの上方に形成される。マスク層は、分離ウェル上に形成され、且つゲートスタックの少なくとも大部分を覆う。複数のドーパントは、マスク層によって覆われていない画素領域に注入され、アクティブ領域を囲むドープ分離機構を形成する。ゲートスタックは、アクティブ領域上に配置される。複数のドーパントは、第1の導電タイプを有する。ソース領域およびドレイン領域は、基板のゲートスタックの反対側に形成される。ソース領域およびドレイン領域は、第1の導電タイプに相反する第2の導電タイプを有する。
【0049】
本発明のもう1つの態様は、イメージセンサデバイスの形成方法を説明している。画素領域は、基板の前面に設けられている。前面は、第1軸および第1軸に垂直な第2軸よって定義される。ゲートスタックは、画素領域の前面の第1軸に沿って形成される。ゲートスタックは、第1軸に沿って長さX
1および第2軸に沿って長さY
1を有する。マスク層は、ゲートスタックの少なくとも大部分および前面の一部の上方に形成され、アクティブ領域を定義する。複数のドーパントは、傾斜角θで、マスク層によって覆われていない基板内に注入され、画素領域にドープ分離機構を形成する。ドープ分離機構は、ゲートスタックおよびアクティブ領域を囲む。
【0050】
本発明にかかるイメージセンサデバイスは、第1の面を有する基板を含む。分離ウェル領域は、基板内に配置される。分離ウェル領域は、距離W
1で基板の前面の下方にある。ゲートスタックは、基板の第1の面上の分離ウェル領域の上方に配置される。ゲートスタックは、エッジを有する。ドープ分離機構は、基板内に配置され、アクティブ領域を囲む。ゲートスタックは、アクティブ領域上に配置される。ドープ分離機構は、ゲートスタックのエッジと位置合わせされた頂角部を有し、ゲートスタックのエッジからゲートスタックの下方で長さL
で延伸する。
【0051】
本実施形態及びそれらの利点について詳細に説明したが、本開示の精神及び範囲を逸脱しない限りにおいては、当業者は、添付の請求の範囲によって定義されるように、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変が可能である。また、本願の範囲は、本明細書中に述べられたプロセス、機械、製造、物質の組成、装置、方法、及びステップの特定の実施形態を限定されるものではない。当業者は、ここで述べられた実施形態に応じて、実質的に同様の機能を実行するか、または実質的に同様の結果を達成する、現存の、または後に開発される、開示、プロセス、機械、製造、物質の組成、装置、方法、及びステップから、より容易に理解されることを認識するであろう。