特許 5750324 不揮発性メモリ素子およびそのプログラム方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5750324

(24)【登録日】2015年5月22日

(45)【発行日】2015年7月22日

(54)【発明の名称】不揮発性メモリ素子およびそのプログラム方法

(51)【国際特許分類】

   G11C 16/02 20060101AFI20150702BHJP

   G11C 16/04 20060101ALI20150702BHJP

【ＦＩ】

   G11C17/00 611F

   G11C17/00 612F

   G11C17/00 641

   G11C17/00 622E

【請求項の数】8

【全頁数】10

(21)【出願番号】特願2011-151547(P2011-151547)

(22)【出願日】2011年7月8日

(65)【公開番号】特開2012-18751(P2012-18751A)

(43)【公開日】2012年1月26日

【審査請求日】2014年6月24日

(31)【優先権主張番号】10-2010-0066487

(32)【優先日】2010年7月9日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

(74)【代理人】

【識別番号】110000718

【氏名又は名称】特許業務法人中川国際特許事務所

(72)【発明者】

【氏名】朴 鎭 壽

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００５−３１７１３８（ＪＰ，Ａ）

【文献】 特開平０９−２５１７８９（ＪＰ，Ａ）

【文献】 特開２００６−０７３１６８（ＪＰ，Ａ）

【文献】 特開２００１−０９３２８８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０２

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

多数のページを含むメモリセルアレイのうちのターゲットページに下位ビットデータをプログラムする段階と、
プログラムされた前記下位ビットデータをセンシングし、前記メモリセルアレイに接続されページバッファに保存する段階と、
前記ターゲットページを消去する段階と、
前記ページバッファに上位ビットデータを入力し、入力された前記上位ビットデータと前記ページバッファに保存された前記下位ビットデータとを組み合わせてプログラムデータを生成する段階と、
前記プログラムデータを前記ターゲットページにプログラムする段階とを含んでなることを特徴とする、不揮発性メモリ素子のプログラム方法。

【請求項2】

前記ターゲットページを消去する段階は、
前記ターゲットページに接続されたワードラインには消去電圧を印加すると同時に、前記ターゲットページを除いた残りのページに接続されたワードラインには前記消去電圧より高いパス電圧を印加し、前記メモリセルアレイの形成された半導体基板のウェル領域には高電位の消去電圧を印加することを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。

【請求項3】

前記上位ビットデータと前記下位ビットデータとを組み合わせて前記プログラムデータを生成する段階は、
前記ページバッファの第１ラッチに保存された下位ビットデータを前記ページバッファの第３ラッチへ伝送する段階と、
前記ページバッファの第２ラッチに保存された上位ビットデータを前記ページバッファの第３ラッチへ伝送する段階と、
前記第３ラッチに保存されたデータを前記プログラムデータとして定義する段階とを含んでなることを特徴とする、請求項１に記載の不揮発性メモリ装置のプログラム方法。

【請求項4】

ページバッファの第１ラッチに下位ビットデータを入力する段階と、
前記下位ビットデータをターゲットページにプログラムする段階と、
プログラムされた前記下位ビットデータをセンシングして前記ページバッファの第１ラッチに保存する段階と、
前記ターゲットページを消去する段階と、
前記ページバッファの第２ラッチに上位ビットデータを入力する段階と、
前記ページバッファに保存された前記下位ビットデータと前記上位ビットデータとを組み合わせて前記ターゲットページにプログラムする段階とを含んでなることを特徴とする、不揮発性メモリ装置のプログラム方法。

【請求項5】

前記ターゲットページを消去する段階は、
前記ターゲットページに接続されたワードラインには消去電圧を印加すると同時に、前記ターゲットページを除いた残りのページに接続されたワードラインには前記消去電圧より高いパス電圧を印加し、前記ターゲットページ及び前記残りのページを含むメモリセルアレイの形成された半導体基板のウェル領域には高電位の消去電圧を印加することを特徴とする、請求項４に記載の不揮発性メモリ装置のプログラム方法。

【請求項6】

ページバッファの第１ラッチに下位ビットデータを入力する段階と、
前記下位ビットデータをターゲットページにプログラムする段階と、
前記ターゲットページにプログラムされた下位ビットデータをセンシングして前記第１ラッチに保存する段階と、
多数のページを含むメモリセルアレイのうちの前記ターゲットページを消去する段階と、
前記ページバッファの第２ラッチに上位ビットデータを入力する段階と、
前記ページバッファに保存された前記下位ビットデータと前記上位ビットデータとを組み合わせて前記ターゲットページにプログラムする段階とを含んでなることを特徴とする、不揮発性メモリ装置のプログラム方法。

【請求項7】

前記ターゲットページを消去する段階は、
前記ターゲットページに接続されたワードラインには消去電圧を印加すると同時に、前記ターゲットページを除いた残りのページに接続されたワードラインには前記消去電圧より高いパス電圧を印加し、前記メモリセルアレイの形成された半導体基板のウェル領域には高電位の消去電圧を印加することを特徴とする、請求項６に記載の不揮発性メモリ装置のプログラム方法。

【請求項8】

多数のページを含むメモリセルアレイと、
前記メモリセルアレイに接続され、第１、第２および第３ラッチを有するページバッファとを含み、
前記ページバッファは、
プログラム動作の際に下位ビットデータを前記第１ラッチに保存し、保存された前記下位ビットデータを前記メモリセルアレイのターゲットページにプログラムする段階と、
前記ターゲットページにプログラムされた前記下位ビットデータをセンシングして前記第１ラッチに保存する段階と、
前記メモリセルアレイのうちの前記ターゲットページのデータを消去する段階と、
上位ビットデータを前記第２ラッチに保存し、保存された前記上位ビットデータと前記下位ビットデータとを組み合わせて前記第３ラッチにプログラムデータとして保存する段階と、
前記プログラムデータを前記ターゲットページにプログラムする段階とを順次実行することを特徴とする、不揮発性メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリ素子およびそのプログラム方法に係り、特に、消去セルのしきい値電圧の変化を抑制することが可能な不揮発性メモリ素子およびそのプログラム方法に関する。

【背景技術】

【0002】

電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な不揮発性メモリ素子は、集積度が増加するにつれて、隣接したメモリセル間の間隔が漸次狭く形成される。

【0003】

図１ａおよび図１ｂは、プログラムセルと消去セルが隣接メモリセルからインターフェアレンスの影響を受けることを示す構成図である。

【0004】

図１ａおよび図１ｂを参照すると、プログラムセルはプログラム動作の行われる隣接メモリセルによってのみカップリング効果が存在するが、これに対し、消去セルは周辺の全体メモリセルとのカップリング効果が発生してしきい値電圧分布がプログラムセルに比べて多く変化する。

【0005】

図２は消去セルのしきい値電圧分布が変化することを示すしきい値電圧分布図である。

【0006】

図２に示すように、プログラム動作の際に、隣接したメモリセルのプログラム動作により消去セルのしきい値電圧分布が変化する。例えば、消去セルの周辺の全体メモリセルが第３しきい値電圧分布Ｃを有するプログラムセルとしてプログラムされた場合、消去セルは最も多いしきい値電圧分布の変化が発生し、読出動作の際にプログラムセル、例えば第１しきい値電圧分布Ａを有するプログラムセルとして間違って読み出されることもある。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の目的は、選択されたページの下位ビットプログラム動作の後、選択されたページの下位ビットデータをセンシングしてページバッファに保存した後、選択されたページ消去動作を行い、ページバッファに上位ビットデータを入力し、しかる後に、予め保存された下位ビットデータと新しく入力された上位ビットデータを用いて、選択されたページのプログラム動作を行うことにより、選択されたページに含まれた消去セルのしきい値電圧分布の変化を抑制して読出マージンを改善することができる、不揮発性メモリ素子のプログラム方法を提供することにある。

【課題を解決するための手段】

【0008】

本発明のある観点によれば、多数のページを含むメモリセルアレイのうちのターゲットページに下位ビットデータをプログラムする段階と、プログラムされた前記下位ビットデータをセンシングし、前記メモリセルアレイに接続されページバッファに保存する段階と、前記ターゲットページを消去する段階と、前記ページバッファに上位ビットデータを入力し、入力された前記上位ビットデータと前記ページバッファに保存された前記下位ビットデータとを組み合わせてプログラムデータを生成する段階と、前記プログラムデータを前記ターゲットページにプログラムする段階とを含んでなる、不揮発性メモリ素子のプログラム方法を提供する。

【0009】

本発明の他の観点によれば、ページバッファの第１ラッチに下位ビットデータを入力する段階と、前記下位ビットデータをターゲットページにプログラムする段階と、前記ターゲットページにプログラムされた下位ビットデータをセンシングして前記第１ラッチに保存する段階と、多数のページを含むメモリセルアレイのうちの前記ターゲットページを消去する段階と、前記ページバッファの第２ラッチに上位ビットデータを入力する段階と、前記ページバッファに保存された前記下位ビットデータと前記上位ビットデータとを組み合わせて前記ターゲットページにプログラムする段階とを含んでなる、不揮発性メモリ素子のプログラム方法を提供する。

【0010】

本発明の別の観点によれば、多数のページを含むメモリセルアレイと、前記メモリセルアレイに接続され、第１、第２および第３ラッチを有するページバッファとを含み、前記ページバッファは、プログラム動作の際に下位ビットデータを前記第１ラッチに保存し、保存された前記下位ビットデータを前記メモリセルアレイのターゲットページにプログラムする段階と、前記ターゲットページにプログラムされた前記下位ビットデータをセンシングして前記第１ラッチに保存する段階と、前記メモリセルアレイのうちの前記ターゲットページのデータを消去する段階と、上位ビットデータを前記第２ラッチに保存し、保存された前記上位ビットデータと前記下位ビットデータとを組み合わせて前記第３ラッチにプログラムデータとして保存する段階と、前記プログラムデータを前記ターゲットページにプログラムする段階とを順次実行することを特徴とする、不揮発性メモリ素子を提供する。

【発明の効果】

【0011】

本発明によれば、選択されたページの下位ビットプログラム動作の後、選択されたページの下位ビットデータをセンシングしてページバッファに保存した後、選択されたページを消去し、ページバッファに上位ビットデータを入力し、ページバッファに保存された下位ビットデータと新しく入力された上位ビットデータを用いて、選択されたページのプログラム動作を行うことにより、選択されたページに含まれた消去セルのしきい値電圧分布の変化を抑制して読出マージンを改善することができる。

【図面の簡単な説明】

【0012】

【図1a】プログラムセルと消去セルが隣接メモリセルからインターフェアレンスの影響を受けることを示す構成図である。

【図1b】プログラムセルと消去セルが隣接メモリセルからインターフェアレンスの影響を受けることを示す構成図である。

【図2】消去セルのしきい値電圧分布が変化することを示すしきい値電圧分布図である。

【図3】不揮発性メモリ素子のメモリセルアレイとページバッファを示す構成図である。

【図4】本発明の第１実施例に係るプログラム方法を説明するための順序図である。

【図5】本発明の第２実施例に係るプログラム方法を説明するための順序図である。

【発明を実施するための形態】

【0013】

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、本発明は、これらの実施例に限定されるものではなく、互いに異なる様々な形態で実現できる。但し、これらの実施例は本発明の開示を完全たるものにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

【0014】

図３は不揮発性メモリ素子のメモリセルアレイとページバッファを示す構成図である。

【0015】

図３を参照すると、メモリセルアレイ１００は多数のストリング(String)を含む。ストリングそれぞれは、ビットライン（例えば、ＢＬｅ）と共通ソースラインＣＳＬとの間に直列接続されたドレイン選択トランジスタＤＳＴ、多数のメモリセルＭＣｎ〜ＭＣ０およびソース選択トランジスタＳＳＴを含む。

【0016】

メモリセルアレイ１００の多数のメモリセルのうち、同一のワードラインに接続されたメモリセルは、同一のページに区分される。例えば、ワードラインＷＬｎ−１に接続されたメモリセルＭＣｎ−１は一つのページとして定義される。

【0017】

ページバッファ２００は、メモリセルアレイ１００のビットラインＢＬｅおよびＢＬｏに接続される。

【0018】

ページバッファ２００はビットライン選択部２１０、プリチャージ部２２０、第１ラッチ２３０、第２ラッチ２４０、および第３ラッチ２５０を含む。ビットライン選択部２１０はイブンビットラインＢＬｅまたはオッドビットラインＢＬｏをページバッファ２００内の感知ノードＳ０に選択的に接続する。プリチャージ部２２０は、感知ノードＳ０に電源電圧を印加してプリチャージする。第１ラッチ２３０は、プログラムデータ入力動作の際に入出力端子ＹＡから伝送されたプログラムデータを一時保存した後、ビットライン選択部２１０によって選択的に感知ノードＳ０に接続されたビットラインを介してターゲットページのメモリセルにプログラムデータを伝送する。また、第１ラッチ２３０は、センシング動作の際にビットライン選択部２１０によって選択的に感知ノードＳ０に接続されたビットラインを介してターゲットページのメモリセルのプログラム状態をセンシングしてセンシングデータを保存する。第２ラッチ２４０は、プログラムデータ入力動作の際に上位ビットデータの伝送を入出力端子ＹＡから受けて一時保存する。第３ラッチ２５０は、下位ビットデータおよび上位ビットデータを共にプログラムする動作の際に、第１および第２ラッチ２３０および２４０にそれぞれ保存された下位ビットデータと上位ビットデータとを組み合わせ、これをメモリセルにプログラムデータとして伝送する。

【0019】

図４は本発明の一実施例に係るプログラム方法を説明するための順序図である。

【0020】

次に、図３および図４を参照して、本発明の一実施例に係る半導体メモリ装置のプログラム方法を説明する。

【0021】

１）下位ビット（ＬＳＢ）データの入力（４１０）

【0022】

メモリセルアレイ１００のうちのターゲットページにプログラムするための下位ビットデータをページバッファ２００の第１ラッチ２３０に保存する。さらに詳しくは、ページバッファ２００に接続された入出力端子ＹＡを介して下位ビットデータが第１ラッチ２３０に伝送されて一時保存される。

【0023】

２）下位ビットデータのプログラム（４２０）

【0024】

下位ビットデータのプログラム動作を行ってメモリセルアレイ１００のターゲットページに下位ビットデータをプログラムする。さらに詳しくは、ページバッファ２００のビットライン選択部２１０は、イブンおよびオッドビットラインのうち一つのビットライン（例えば、イブンビットラインＢＬｅ）を選択して感知ノードＳ０に接続する。この際、感知ノードＳ０は第１ラッチ２３０に保存された下位ビットデータに応答して電位レベルがハイレベルまたはローレベルに制御され、制御された感知ノードＳ０の電位レベルに応じて、感知ノードＳ０に接続されたビットラインの電位も制御される。その後、ターゲットページに接続されたワードラインＷＬ<ｎ−１>にプログラム電圧が印加され、ターゲットページのうちの選択されたメモリセルＭＣｎ−１に下位ビットデータがプログラムされる。

【0025】

３）下位ビットデータのセンシング（４３０）

【0026】

メモリセルアレイ１００のターゲットページのうちの選択されたメモリセルＭＣｎ−１にプログラムされたデータをセンシングしてページバッファ２００に保存する。さらに詳しくは、ターゲットページに接続されたワードラインＷＬ<ｎ−１>に読出電圧が印加され、ワードラインＷＬ<ｎ−１>を除いた残りのワードラインＷＬ<０>〜ＷＬ<ｎ−２>およびＷＬ<ｎ>にはパス電圧が印加される。その後、ページバッファ２００のビットライン選択部２１０はイブンビットラインＢＬｅを選択して感知ノードＳ０に接続する。これにより、選択されたメモリセルＭＣｎ−１のプログラム状態に応じて、イブンビットラインＢＬｅおよび感知ノードＳ０の電位はハイレベルを保つか或いはローレベルにディスチャージされる。第１ラッチ２３０は感知ノードＳ０の電位をセンシングし、これを選択されたメモリセルＭＣｎ−１の下位ビットデータとして保存する。

【0027】

４）ターゲットページの消去（４４０）

【0028】

メモリセルアレイ（１００）のうちのターゲットページに含まれたメモリセルのデータを消去する。この際、消去動作は、選択されたターゲットページのメモリセルのみを消去するページ単位の消去動作を行う。次に、ページ単位の消去動作を例を挙げて説明する。

【0029】

まず、ターゲットページに接続されたワードラインＷＬ<ｎ−１>には０Ｖの動作電圧を印加し、選択されたワードラインＷＬ<ｎ−１>を除いた残りのワードラインＷＬ<０>〜ＷＬ<ｎ−２>およびＷＬ<ｎ>には消去禁止電圧（約５Ｖ）が印加される。その後、メモリセルアレイ１００が配置された半導体基板のＰウェルに約１８Ｖ〜２０Ｖの消去電圧が印加される。これにより、選択されたワードラインＷＬ<ｎ−１>に接続されたメモリセルは、消去電圧によって、フローティングゲートに保存された電荷が半導体基板にトンネリングして消去される。ところが、残りのワードラインＷＬ<０>〜ＷＬ<ｎ−２>およびＷＬ<ｎ>は、半導体基板のＰウェルに消去電圧が印加されても、メモリセルのゲートに印加される消去禁止電圧によって、フローティングゲートに保存された電荷がトンネリングしないため、消去動作が行われない。このような方式でターゲットページのメモリセルのみを消去することができる。

【0030】

５）上位ビットデータの入力（４５０）

【0031】

メモリセルアレイ１００のうちのターゲットページにプログラムするための上位ビットデータをページバッファ２００の第２ラッチ２４０に保存する。さらに詳しくは、ページバッファ２００に接続された入出力端子ＹＡを介して上位ビットデータが第２ラッチ２４０に伝送されて一時保存される。

【0032】

６）下位ビットデータおよび上位ビットデータのプログラム（４６０）

【0033】

第１ラッチ２３０および第２ラッチ２４０に保存された、センシングされた下位ビットデータと入力された上位ビットデータとを組み合わせて、第３ラッチ２５０に保存する。その後、プログラム動作を行い、第３ラッチ２５０に保存された組み合わせデータを感知ノードＳ０を介してターゲットページの選択されたメモリセル（例えば、ＭＣｎ−１）に伝送してプログラムする。

【0034】

上述したように、本発明の一実施例によれば、プログラムされた下位ビットデータをセンシングした後、ターゲットページを消去し、下位ビットデータと上位ビットデータとを組み合わせてプログラムすることにより、下位ビットプログラム動作時のインターフェアレンスによるしきい値電圧変化要素を除去することができる。

【0035】

図５は本発明の他の実施例に係るプログラム方法を説明するための順序図である。

【0036】

次に、図３および図５を参照して本発明の他の実施例に係る半導体メモリ装置のプログラム方法を説明する。

【0037】

１）下位ビット（ＬＳＢ）データの入力（５１０）

【0038】

メモリセルアレイ１００のうちのターゲットページにプログラムするための下位ビットデータをページバッファ２００の第１ラッチ２３０に保存する。さらに詳しくは、ページバッファ２００に接続された入出力端子ＹＡを介して下位ビットデータが第１ラッチ２３０へ伝送されて一時保存される。

【0039】

２）ターゲットページの消去（５２０）

【0040】

メモリセルアレイ１００のうちのターゲットページに含まれたメモリセルのデータを消去する。ターゲットページはプログラム動作を行わなかったが、以前ページのプログラム動作の際に発生するインターフェアレンスによってメモリセルのしきい値電圧値が上昇しうるので、消去動作を行う。この際、消去動作は選択されたターゲットページのメモリセルのみを消去するページ単位の消去動作を行う。次に、ページ単位の消去動作を例を挙げて説明する。

【0041】

まず、ターゲットページに接続されたワードラインＷＬ<ｎ−１>には０Ｖの動作電圧を印加し、選択されたワードラインＷＬ<ｎ−１>を除いた残りのワードラインＷＬ<０>〜ＷＬ<ｎ−２>およびＷＬ<ｎ>には消去禁止電圧（約５Ｖ）が印加される。その後、メモリセルアレイ１００が配置された半導体基板のＰウェルに約１８Ｖ〜２０Ｖの消去電圧が印加される。これにより、選択されたワードラインＷＬ<ｎ−１>に接続されたメモリセルは、消去電圧によって、フローティングゲートに保存された電荷が半導体基板にトンネリングして消去される。ところが、残りのワードラインＷＬ<０>〜ＷＬ<ｎ−２>およびＷＬ<ｎ>は、半導体基板のＰウェルに消去電圧が印加されても、メモリセルのゲートに印加される消去禁止電圧によって、フローティングゲートに保存された電荷がトンネリングしないため、消去動作が行われない。このような方式でターゲットページのメモリセルのみを消去することができる。

【0042】

３）上位ビットデータの入力（５３０）

【0043】

メモリセルアレイ１００のうちのターゲットページにプログラムするための上位ビットデータをページバッファ２００の第２ラッチ２４０に保存する。さらに詳しくは、ページバッファ２００に接続された入出力端子ＹＡを介して上位ビットデータが第２ラッチ２４０へ伝送されて一時保存される。

【0044】

４）下位ビットデータおよび上位ビットデータのプログラム（５４０）

【0045】

第１ラッチ２３０および第２ラッチ２４０に保存された、センシングされた下位ビットデータと入力された上位ビットデータとを組み合わせて、第３ラッチ２５０に保存する。その後、プログラム動作を行い、第３ラッチ２５０に保存された組み合わせデータを感知ノードＳ０を介してターゲットページの選択されたメモリセル（例えば、ＭＣｎ−１）へ伝送してプログラムする。

【0046】

上述した本発明の一実施例によれば、下位ビットデータをページバッファに入力した後、ターゲットページを消去し、下位ビットデータと上位ビットデータとを組み合わせてプログラムすることにより、下位ビットプログラム動作時のインターフェアレンスによるしきい値電圧変化要素を除去することができる。

【符号の説明】

【0047】

１００ メモリセルアレイ
２００ ページバッファ
２１０ ビットライン選択部
２２０ プリチャージ部
２３０ 第１ラッチ
２４０ 第２ラッチ
２５０ 第３ラッチ

【図1a】

【図1b】

【図2】

【図3】

【図4】

【図5】