特許 5754761 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5754761

(24)【登録日】2015年6月5日

(45)【発行日】2015年7月29日

(54)【発明の名称】不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法

(51)【国際特許分類】

   G11C 16/02 20060101AFI20150709BHJP

   G11C 16/04 20060101ALI20150709BHJP

【ＦＩ】

   G11C17/00 611E

   G11C17/00 621A

   G11C17/00 641

【請求項の数】8

【全頁数】21

(21)【出願番号】特願2008-188791(P2008-188791)

(22)【出願日】2008年7月22日

(65)【公開番号】特開2010-27162(P2010-27162A)

(43)【公開日】2010年2月4日

【審査請求日】2011年6月24日

【審判番号】不服2013-16370(P2013-16370/J1)

【審判請求日】2013年8月23日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】湯田 崇

【合議体】

【審判長】 飯田 清司

【審判官】 鈴木 匡明

【審判官】 加藤 浩一

(56)【参考文献】

【文献】 特開２００４−２２０７２８（ＪＰ，Ａ）

【文献】 特開２００８−０７１３８２（ＪＰ，Ａ）

【文献】 特開２００８−０８５１９６（ＪＰ，Ａ）

【文献】 特開２００５−０６３５１６（ＪＰ，Ａ）

【文献】 特開２００８−００４１６４（ＪＰ，Ａ）

【文献】 特開平０７−０５７４８７（ＪＰ，Ａ）

【文献】 特開２０００−１２３５８３（ＪＰ，Ａ）

【文献】 特開平０９−２５１７８９（ＪＰ，Ａ）

【文献】 特開２００８−０８５１９６（ＪＰ，Ａ）

(57)【特許請求の範囲】

【請求項1】

複数のワード線と、各々が複数の電荷蓄積部を有し前記ワード線の各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々のドレイン端子およびソース端子にそれぞれ接続された複数のビット線と、を含む不揮発性半導体メモリの前記メモリセル内の前記電荷蓄積部の各々に電荷を注入することにより注入電荷量に対応したデータ値を表す多値データを書き込むデータ書き込み方法であって、
同一のワード線に接続されている前記メモリセルのうちの隣接するもの同士の一方の前記ドレイン端子と他方の前記ソース端子とが接続され、
前記ワード線を介して前記複数のメモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とし、
前記書き込み対象とされた前記メモリセルのうちで、前記多値データにおける注入電荷量が最も多いデータ値のデータを書き込むべきメモリセルが有する前記複数の電荷蓄積部のうちの１の電荷蓄積部にデータを書き込んだ後に、前記書き込み対象とされた前記メモリセルのうちで、複数の他のデータ値のデータを書き込むべき２以上のメモリセルに前記ビット線を介して互いに異なる書き込み電圧を同時に印加して当該メモリセルの各々が有する前記複数の電荷蓄積部のうちの前記１の電荷蓄積部を除く他の電荷蓄積部に、互いに異なるデータ値の前記多値データを同時に書き込むことを特徴とする不揮発性半導体メモリのデータ書き込み方法。

【請求項2】

前記注入電荷量が最も多いデータ値は"００"であり、前記互いに異なるデータ値は"０１"及び"１０"であることを特徴とする請求項１記載の不揮発性半導体メモリのデータ書き込み方法。

【請求項3】

前記電荷蓄積部への電荷注入は複数回の注入動作によって行われ、前記ゲート電圧は、各注入動作毎に段階的に電圧レベルが高くなるように設定されていることを特徴とする請求項１または２に記載の不揮発性半導体メモリのデータ書き込み方法。

【請求項4】

前記電荷蓄積部への各注入動作後に、前記メモリセルのドレイン−ソース間電流値を検出し、前記ドレイン−ソース間電流値が所定値に達したときに電荷注入を終了させることを特徴とする請求項１〜３のいずれか１に記載の不揮発性半導体メモリのデータ書き込み方法。

【請求項5】

複数のワード線と、各々が複数の電荷蓄積部を有し前記ワード線の各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々のドレイン端子およびソース端子にそれぞれ接続された複数のビット線と、前記ワード線を介して前記複数のメモリセルの各々のゲート端子にゲート電圧を印加するロウデコーダと、前記ビット線を介して前記メモリセルに書き込み電圧を印加するカラムデコーダと、を含み、前記電荷蓄積部に電荷を注入することにより注入電荷量に対応したデータ値を表す多値データを書き込む不揮発性半導体メモリであって、
同一のワード線に接続されている前記メモリセルのうちの隣接するもの同士の一方の前記ドレイン端子と他方の前記ソース端子とが接続され、
前記ロウデコーダは、前記ワード線を介して前記メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とし、
前記カラムデコーダは、書き込み対象とされた前記メモリセルのうちで、前記多値データにおける注入電荷量が最も多いデータ値のデータを書き込むべきメモリセルの各々が有する前記複数の電荷蓄積部のうちの１の電荷蓄積部に当該データ値に対応した書き込み電圧を供給して当該メモリセルに対するデータ書き込みが完了した後に、複数の他のデータ値のデータを書き込むべきメモリセルの各々が有する前記複数の電荷蓄積部のうちの前記１の電荷蓄積部を除く他の電荷蓄積部に前記ビット線を介して互いに異なる書き込み電圧を同時に印加して当該メモリセルの各々に互いに異なるデータ値の前記多値データを同時に書き込むことを特徴とする不揮発性半導体メモリ。

【請求項6】

前記注入電荷量が最も多いデータ値は"００"であり、前記互いに異なるデータ値は"０１"及び"１０"であることを特徴とする請求項５記載の不揮発性半導体メモリ。

【請求項7】

前記電荷蓄積部への電荷注入は複数回の注入動作によって行われ、前記ゲート電圧は、各注入動作毎に段階的に電圧レベルが上昇していることを特徴とする請求項５又は６に記載の不揮発性半導体メモリ。

【請求項8】

前記電荷蓄積部への各注入動作後に、前記メモリセルのドレイン−ソース間電流値を検出し、前記ドレイン−ソース間電流値が所定値に達したときに電荷注入を終了させることを特徴とする請求項５〜７のいずれか１に記載の不揮発性半導体メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書き込み方法に関する。

【背景技術】

【0002】

１つのメモリセルに２つの電荷蓄積部を有し、各電荷蓄積部に２値（“０”“１”）を記憶することにより１つのメモリセル当たり２ビットの記憶容量を有する不揮発性半導体メモリが知られている。このようなメモリセルは例えばnMOSFET構造を有し、ドレイン側とソース側に互いに離間して形成された２つの電荷蓄積部を有する。電荷蓄積部に電荷が蓄積された状態を例えばデータ“０”に対応させ、電荷が蓄積されていない状態を例えばデータ“１”に対応させることにより各電荷蓄積部に１ビット、１メモリセル当たり２ビットのデータを記憶させることが可能となる。かかるメモリセルへのデータの書込み、読出し、消去は、例えば以下の方法により行われる。

【0003】

例えば、ドレイン側の電荷蓄積部にデータ“０”の書き込みを行う場合には、ドレイン端子およびゲート端子に正電圧を印加し、ソース端子を接地電圧とする。これにより、ドレイン側の電荷蓄積部にホットエレクトロンが注入され、これが保持されてデータ“０”が書き込まれる。

【0004】

次に、ドレイン側の電荷蓄積部に記憶されたデータの読出しを行う場合には、ソース端子およびゲート端子に正電圧を印加し、ドレイン端子を接地電圧とする。この時ドレイン側の電荷蓄積部に電荷が蓄積されていない場合、すなわち当該電荷蓄積部にデータ“１”が記録されている場合、比較的大きな読出し電流が得られる。一方、ドレイン側の電荷蓄積部に電荷が蓄積されている場合、すなわち当該電荷蓄積部にデータ“０”が記録されている場合、蓄積された電荷の影響により読出し電流はデータ“１”が記録されている場合と比較して小さくなる。このように、電荷蓄積部内の電荷の有無によって、読み出し電流の大きさに差が表れるため、この読出し電流の大小を判定することによりデータの読み出しを行うことができる。

【0005】

次に、ドレイン側の電荷蓄積部に記憶されたデータの消去を行う場合には、ドレイン端子に正電圧を印加し、ゲート端子に０又は負電圧を印加し、ソース端子をオープン状態とする。これにより、ドレイン領域近傍で発生したホットホールが電荷蓄積部に注入され、電荷蓄積部に蓄積されている電荷が中和されることによりデータの消去がなされる。

【0006】

図１は、かかる２ビットの記憶容量を有するメモリセル（以下、２ビットメモリセルと称する）における理想的な読出し電流の分布を示すグラフであり、横軸が読み出し電流値、縦軸が頻度を示している。同図に示すように、読出し電流は、データ“０”および“１”の各々に対応する標準値を中心として一定の幅を持った分布をとる。このように互いに異なるデータ（“０”および“１”）に対応する各読出し電流分布の間の範囲を電流ウィンドウと称する。メモリセルに書き込まれたデータを精度良く読み出すためには、十分な幅の電流ウィンドウを確保する必要がある。つまり、データ“０”の読出し電流値とデータ“１”の読出し電流値とが近接していると正確な読出しを行うことが困難となる。

【0007】

また、近年１つのメモリセルに２つの電荷蓄積部を有し、各電荷蓄積部に４値のデータ（“００”・“０１”・“１０”・“１１”）を記憶することにより１つのメモリセル当たり４ビットの記憶容量を有する不揮発性半導体メモリの開発が進められている。各電荷蓄積部への４値（すなわち２ビット）のデータ記録は、各電荷蓄積部に蓄積させる電荷の電荷量をも制御して、蓄積電荷量を４値のデータの各々に対応させることにより行う。データの読出しの原理は、上記した２ビットメモリセルの場合と同様であり、読出し電流の値を読取ることで４値のデータの判別を行う。

【0008】

４ビットメモリセルの場合、図１に示す２ビットメモリセルの場合と比較して電流ウィンドウが狭くなる。つまり、電荷の有無のみを判別する２ビットメモリセルと比較して、蓄積電荷量の大小をも判別することを要する４ビットメモリセルの方が高い読出し精度が要求される。

【0009】

更に、１つのメモリセルに２つの電荷蓄積部を有する半導体メモリセルにおいては、一方の電荷蓄積部に書き込まれたデータの読出し電流が、同一メモリセルの他方の電荷蓄積部への書込みによって低下してしまうといった問題がある。すなわち、データ“１”に対応する読出し電流の値は、その後に行われる他方の電荷蓄積部へのデータ“０”の書込みによって低下する。これは当該他方の電荷蓄積部にデータ“０”の記録を行うべく蓄積された電荷によって当該一方の電荷蓄積に記録されたデータ“１”の読出し電流の流れが妨げられてしまうことが原因であると考えられる。このように、一方の電荷蓄積部へのデータの書き込みが完了した後に、同一メモリセル内の他方（ミラー側）の電荷蓄積部にデータの書き込みを行うことによって、当該一方の電荷蓄積部に書き込まれたデータに応じて得られるべき読み出し電流が後発的に低下することとなると電流ウィンドウが狭くなるので、データの読出し精度の悪化を招く結果となる。

【0010】

２ビットメモリセルにおいては、このようなミラー側の読出し電流の低下を考慮して、この電流低下分が最小となるようにデータ書き込み処理を複数回に亘って細かく刻んで行い、読み出し電流が記録データに対応した所定の目標値に達したところで書込み処理を終了する、いわゆるベリファイ書込みを行うことで対処している。すなわち、ベリファイ書込とは、電荷蓄積部への電荷の注入と読出し電流の確認とを交互に繰り返し行うことにより、所望の読み出し電流が得られるように段階的に電荷注入を行うデータ書込み方法をいう。このベリファイ書込みにより、一括処理で電荷注入を行う場合と比較して、複数のメモリセルに対して読み出し電流のばらつきを抑えることができ、過剰な電荷蓄積によるミラー側の読出し電流の低下を最小限に抑えることができる。

【0011】

しかしながら、上記の如く４ビットメモリセルの電流ウィンドウは、２ビットメモリセルの電流ウィンドウよりも狭くなるため、単にベリファイ書込みを行うだけでは上記のミラー側の読み出し電流の低下の問題を解消するには至らない。

【0012】

特許文献１は、ソース側とドレイン側に形成された２つの電荷蓄積部に各２ビットのデータを記憶することができる複数の４ビットメモリセルがアレイ状に配置されて構成される不揮発性半導体メモリにおいて、上記したミラー側の電流低下の問題を解決すべく以下に示すデータ書込み方法について提案している。

【0013】

まず、各メモリセルに記録すべき４ビットのデータを上位２ビットと下位２ビットに分割する。そして、複数のメモリセルに対して分割された２ビットのデータのうち、読出し電流が最も低い（すなわち、電荷蓄積量の最も多い）データである“００”については、先に全て記録する。すなわち、各メモリセルのソース側とドレイン側の電荷蓄積部には分割されたデータのうち“００”が先行して書き込まれる。各電荷蓄積部に対してデータ“００”の記録が完了した後、他のデータ“０１”“１０”について書込みを行う。尚、電荷蓄積部に電荷が保持されていない状態がデータ“１１”に対応するため、データ“１１”を記録する場合には具体的な書込み処理は要しない。各データの書き分けは、ワード線を介して供給されるゲート電圧Ｖｇｗを記録データに応じて変化させることにより行われ、ドレイン−ソース間電圧Ｖｄｓｗは記録データの値にかかわらず一定とされる。かかるデータ書き込みに際しては、各電荷蓄積部には、電荷注入と書込み電流の確認が交互に行われ、書込み電流が所定の値に達した時点で書込み完了となる。データ“０１”および“１０”を書き込む場合には、書込み回数をそろえるようにする。

【0014】

このようなデータ書込み方法によれば、読み出し電流が最も低いデータ“００”を先行して書き込むので、その後同一メモリセルの他方の電荷蓄積部に書き込まれるデータ“０１”および“１０”の読み出し電流が後発的に変動してしまうのを防止できる。一方、データ“００”の読み出し電流は、同一のメモリセルの他方の電荷蓄積部に後から書き込まれるデータ“０１”および“１０”によって読み出し電流が低下することになるものの、４値のデータのうち読み出し電流が最も低いため電流ウィンドウを狭くすることにはならないので問題はない。また、データ“０１”および“１０”については、読み出し電流の確認を行いながら複数回に刻んで電荷注入がなされるので、読み出し電流のセル間ばらつきを低減させることができ、電流ウィンドウを確保することができる。

【特許文献1】特開２００８−８５１９６号公報

【発明の開示】

【発明が解決しようとする課題】

【0015】

しかしながら、特許文献１に記載の如く印加するゲート電圧Ｖｇｗを記録データに応じて変化させることによりデータの書き分けを行う方法では、データ書込みを効率的に行うことができない。図２は、かかる書き込み方法によって、共通のワード線に接続された２つのメモリセル１０ａおよび１０ｂにデータ書き込みを行う場合の各ステップを示した図であり、不揮発性半導体メモリを構成するメモリセルアレイの構成の一部が示されている。ここで、メモリセル１０ａおよび１０ｂのソース側の電荷蓄積部３０ａおよび３０ｂにデータ“００”を、メモリセル１０ａのドレイン側の電荷蓄積部３２ａにデータ“０１”を、メモリセル１０ｂのドレイン側の電荷蓄積部３２ｂにデータ“１０”を書き込む場合について考える。

【0016】

まず上記したように、データ“００”が他のデータに先行して書き込まれるので、メモリセル１０ａおよび１０ｂのソース側の電荷蓄積部３０ａおよび３０ｂが書き込み対象となる。このとき、ビット線ＢＬを介してメモリセル１０ａおよび１０ｂのドレイン−ソース間に所定のドレイン−ソース間電圧Ｖｄｓｗが印加され、ワード線ＷＬを介してメモリセル１０ａおよび１０ｂのゲート端子にデータ“００”に対応したゲート電圧Ｖｇｗ１が印加される。これにより、各電荷蓄積部３０ａおよび３０ｂには一定の電荷量の電荷が蓄積されることとなる。書き込み処理は、かかる電荷注入を読み出し電流の確認を行いながら複数回に亘って行うことにより完了する（図２（ａ））。

【0017】

データ“００”の書き込み処理が完了した後、残りのデータ“０１”および“１０”をそれぞれメモリセル１０ａおよびメモリセル１０ｂのドレイン側の電荷蓄積部３２ａおよび３２ｂに書き込むことになるが、特許文献１に記載の書込み方法では、ワード線ＷＬを介して各メモリセルに印加するゲート電圧Ｖｇｗを記録データに対応させてデータの書き分けを行っているため、データ“０１”を記録する場合とデータ“１０”を記録する場合とで異なるゲート電圧Ｖｇｗ２およびＶｇｗ３を印加する必要があり、同一のワード線ＷＬに接続されたメモリセルに互いに値の異なる複数のデータを同時に書込むことができない。従って、データ“００”の書き込み処理が完了した後、データ“０１”の書き込みを行い（図２（ｂ））、その後データ“１０”の書き込みを行う（図２（ｃ））といった、３段階の処理が必要となる。つまり、ゲート電圧で書込み電荷量を調整する方法では、共通のワード線に接続された複数のメモリセルに対して互いに値が異なるデータを同時に書き込むことができず、書き込み処理が完了するまでに長い時間を要することとなっていた。

【0018】

本発明は上記した点に鑑みてなされたものであり、各々が複数の電荷蓄積部を有する複数のメモリセルがアレイ状に配置されて構成される不揮発性半導体メモリにおいて、同一メモリセル内の一方の電荷蓄積部へのデータ書込みに起因して生じる他方の電荷蓄積部に書き込まれたデータの読出し電流の低下を抑えて電流ウィンドウを確保するとともに、書込み時間の短縮をも実現することができる不揮発性半導体メモリのデータ書込み方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明の不揮発性半導体メモリのデータ書き込み方法は、複数のワード線と、各々が複数の電荷蓄積部を有し前記ワード線の各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々のドレイン端子およびソース端子にそれぞれ接続された複数のビット線と、を含む不揮発性半導体メモリの前記メモリセル内の前記電荷蓄積部の各々に電荷を注入することにより注入電荷量に対応したデータ値を表す多値データを書き込むデータ書き込み方法であって、同一のワード線に接続されている前記メモリセルのうちの隣接するもの同士の一方の前記ドレイン端子と他方の前記ソース端子とが接続され、前記ワード線を介して前記複数のメモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とし、前記書き込み対象とされた前記メモリセルのうちで、前記多値データにおける注入電荷量が最も多いデータ値のデータを書き込むべきメモリセルが有する前記複数の電荷蓄積部のうちの１の電荷蓄積部にデータを書き込んだ後に、前記書き込み対象とされた前記メモリセルのうちで、複数の他のデータ値のデータを書き込むべき２以上のメモリセルに前記ビット線を介して互いに異なる書き込み電圧を同時に印加して当該メモリセルの各々が有する前記複数の電荷蓄積部のうちの前記１の電荷蓄積部を除く他の電荷蓄積部に、互いに異なるデータ値の前記多値データを同時に書き込むことを特徴としている。

【0020】

また、本発明の不揮発性半導体メモリは、複数のワード線と、各々が複数の電荷蓄積部を有し前記ワード線の各々にゲート端子が接続されたＭＯＳＦＥＴ構造を有する複数のメモリセルと、前記メモリセルの各々のドレイン端子およびソース端子にそれぞれ接続された複数のビット線と、前記ワード線を介して前記複数のメモリセルの各々のゲート端子にゲート電圧を印加するロウデコーダと、前記ビット線を介して前記メモリセルに書き込み電圧を印加するカラムデコーダと、を含み、前記電荷蓄積部に電荷を注入することにより注入電荷量に対応したデータ値を表す多値データを書き込む不揮発性半導体メモリであって、同一のワード線に接続されている前記メモリセルのうちの隣接するもの同士の一方の前記ドレイン端子と他方の前記ソース端子とが接続され、前記ロウデコーダは、前記ワード線を介して前記メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とし、前記カラムデコーダは、書き込み対象とされた前記メモリセルのうちで、前記多値データにおける注入電荷量が最も多いデータ値のデータを書き込むべきメモリセルの各々が有する前記複数の電荷蓄積部のうちの１の電荷蓄積部に当該データ値に対応した書き込み電圧を供給して当該メモリセルに対するデータ書き込みが完了した後に、複数の他のデータ値のデータを書き込むべきメモリセルの各々が有する前記複数の電荷蓄積部のうちの前記１の電荷蓄積部を除く他の電荷蓄積部に前記ビット線を介して互いに異なる書き込み電圧を同時に印加して当該メモリセルの各々に互いに異なるデータ値の前記多値データを同時に書き込むことを特徴としている。

【発明の効果】

【0021】

本発明の不揮発性半導体メモリによれば、多値データの書き込みに際して、メモリセルのゲート端子に印加するゲート電圧を各データ間で共通とし、メモリセルのドレイン−ソース端子間に印加する書き込み電圧を記録データの値に応じて異ならせることとし、１つのワード線ＷＬの選択期間内に複数のメモリセルに対して異なる値のデータを同時に書き込むようにしたので、従来の書き込み方法と比較して書き込み時間の短縮を図ることが可能となる。

【発明を実施するための最良の形態】

【0022】

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。

【0023】

（第１実施例）
図３は、本発明の不揮発性半導体メモリを構成するメモリセル１０の主要部を示す断面図である。本実施例では、メモリセル１０をｎＭＯＳＦＥＴで構成した場合を例に説明する。

【0024】

メモリセル１０は、ｐ型のシリコン基板１２の上面にＳｉＯ_２からなるゲート酸化膜２２を介してポリシリコンからなるゲート電極２４が形成されている。シリコン基板１２表面のゲート電極２４を挟む位置にｎ型不純物を高濃度に含有するソース領域１６およびドレイン領域１８が形成されている。ゲート電極２４直下のシリコン基板１２の表面領域はｎＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域２０である。チャンネル領域２０とソース領域１６およびドレイン領域１８との間にはソース領域１６およびドレイン領域１８に隣接して比較的不純物濃度の低いｎ型のエクステンション領域２６および２８が形成される。このエクステンション領域２６および２８は、後述の第１および第２電荷蓄積部に効率的に電荷を注入するために設けられるものである。

【0025】

ソース側のエクステンション領域２６の上部には第１電荷蓄積部３０が設けられ、ドレイン側のエクステンション領域２８の上部には第２電荷蓄積部３２が設けられている。第１および第２電荷蓄積部３０、３２は、シリコン酸化膜３０１、シリコン窒化膜３０３、シリコン酸化膜３０３からなるＯＮＯ積層絶縁膜により構成される。第１および第２電荷蓄積部３０および３２はそれぞれエクステンション領域２６および２８からゲート電極２４の側壁に亘って延在している。これにより、電荷の蓄積および保持を確実に行うことができる。また、第１電荷蓄積部３０と第２の電荷蓄積３２は、物理的に連続せず、つまり互いに離間して形成されているので、各電荷蓄積部に対して別個独立に電荷を蓄積保持できるようになっている。

【0026】

次に、かかる構造のメモリセル１０へのデータの書込み、読出し、消去の原理について説明する。尚、以下の説明においては、ドレイン側の第２電荷蓄積部３２に対してデータの書込み、読出し、消去を行う場合を例に説明する。

【0027】

まず、第２電荷蓄積部３２にデータを書き込む場合、ゲート電極２４に正電圧（ゲート電圧（Ｖｇｗ）と称する）を印加し、ドレイン領域１８に正電圧（書き込み電圧（Ｖｄｓｗ）と称する）を印加し、ソース領域１６を接地電位とする。これにより、ドレイン側のエクステンション領域２８に電界が集中し、エクステンション領域２８内部で衝突電離によるホットエレクトロンが発生する。ホットエレクトロンの一部は、エクステンション領域２８と第２電荷蓄積部３２を構成するシリコン酸化膜３０１との間に生じているエネルギー障壁を越えてシリコン窒化膜３０３に注入され、保持される。第２電荷蓄積部３２に注入する電荷量を記録データに対応させることにより、第２電荷蓄積部３２に４値（“００”“０１”“１０”“１１”）のデータを書き込むことができる。例えば、データ“００”を記録する場合には注入電荷量を最大とし、データ“０１”を記録する場合には注入電荷量を比較的多目とし、データ“１０”を記録する場合には注入電荷量を比較的少な目とし、データ“１１”を記録する場合には注入電荷量をゼロとする。本実施例の不揮発性半導体メモリ１００は、第２電荷蓄積部３２に注入する電荷量を各メモリセルのドレイン−ソース間に印加する書き込み電圧（Ｖｄｓｗ）を記録データに応じて変化させることにより、各電荷蓄積部３０および３２に４値（２ビット）のデータを記録するようにしたものである。

【0028】

次に、第２電荷蓄積部３２に記録されたデータを読み出す場合には、ゲート電極２４に正電圧（ゲート電圧（Ｖｇｒ）と称する）を印加し、ソース領域１６に正電圧を（読み出し電圧（Ｖｄｓｒ）と称する）を印加し、ドレイン領域１８を接地電位とする。これにより、ソース領域１６からドレイン領域１８に向けて読み出し電流が流れる。読出し電流の大きさは第２電荷蓄積部３２に保持されている電荷量に応じて変化する。すなわち、第２電荷蓄積部３２に保持されている電荷量が多いほど読み出し電流は低くなる。従って、この読み出し電流の大きさを計測することにより、第２電荷蓄積部３２に記録されたデータの判別が可能となる。

【0029】

次に、第２電荷蓄積部３２に記録されたデータを消去する場合にはドレイン領域１８に正電圧（Ｖｄｅ）を印加し、ゲート電極２４に０又は負電圧（−Ｖｇｅ）を印加し、ソース領域１６に正電圧（Ｖｓｅ）を印加する。これにより、ドレイン領域１８の周辺で発生したホットホールが第２電荷蓄積部３２に注入される。その結果、第２電荷蓄積部３２に保持された電荷（電子）が中和され、データの消去を行うことができる。

【0030】

尚、ソース側の第１電荷蓄積部３０に対してデータの書き込み、読み出し、消去を行う場合にはソース側に印加すべき電圧とドレイン側に印加すべき電圧を入れ替えことによりこれを行うことができる。

【0031】

図４に本実施例の不揮発性半導体メモリ１００の全体構成を示す。不揮発性半導体メモリ１００は、列方向に配列された複数のビット線ＢＬおよびこれと交差して行方向に配列された複数のワード線ＷＬが設けられている。ビット線ＢＬとワード線ＷＬの各交差部にはメモリセル１０が設けられ、これらによってメモリセルアレイが構成される。各メモリセル１０のゲート端子は、ワード線ＷＬに接続され、ソース端子およびドレイン端子はそれぞれビット線ＢＬに接続される。ドレイン側のビット線ＢＬとソース側のビット線ＢＬは対をなし、この１対のビット線間に書き込み電圧が供給されることにより各メモリセル１０のドレイン−ソース間に当該書き込み電圧が印加されることとなる。

【0032】

ワード線ＷＬの各々はロウデコーダ１０４に接続され、ビット線ＢＬの各々はカラムデコーダ１０６に接続される。ロウデコーダ１０４およびカラムデコーダ１０６は、コントローラ１０８に接続される。

【0033】

コントローラ１０８には、各メモリセルに対するデータの書込み、読み止しおよび消去を制御する演算部１０８Ａと、記録データを一時的に記憶する一時記憶部１０８Ｂと、後述するデータ書き込みプログラム等を記憶した不揮発性記憶部１０８Ｃと、が設けられている。コントローラ１０８は、不揮発性半導体メモリ１００に記録すべきデータが外部より入力されると、データ書き込みプログラムを実行してロウデコーダ１０４に対して記録先のアドレス情報およびワード線ＷＬに印加すべき電圧に関する情報を含む制御信号を供給する。また、カラムデコーダに対しては、記録先のアドレス情報および記録データに対応したビット線ＢＬに印加すべき電圧に関する情報を含む制御信号を供給する。

【0034】

ロウデコーダ１０４は、コントローラ１０８より供給される制御信号に基づいてワード線ＷＬを選択し、選択した１のワード線ＷＬにゲート電圧（Ｖｇｗ）を供給する。本実施例の不揮発性半導体メモリ１００によるデータ書き込み処理おいては、各メモリセルのゲート端子には、記録データの値にかかわらず共通のゲート電圧（Ｖｇｗ）が供給される。

【0035】

カラムデコーダ１０６は、コントローラ１０８より供給される制御信号に基づいて少なくとも１対のビット線ＢＬを選択し、選択したビット線ＢＬに接続されたメモリセルのドレインソース端子間に書き込み電圧（Ｖｄｓｗ）を供給する。各メモリセルのドレイン−ソース端子間には、記録すべき４値のデータ毎に異なった電圧レベルの書き込み電圧（Ｖｄｓｗ）が供給されることとなる。すなわち、各メモリセルに注入される電荷量はビット線ＢＬを介して供給されるドレイン−ソース間電圧（Ｖｄｓｗ）によって制御される。本実施例の不揮発性半導体メモリ１００によるデータ書き込み処理においては、共通のワード線ＷＬに接続された複数のメモリセルに対して、ビット線ＢＬを介して互いに異なる電圧レベルの書き込み電圧電圧（Ｖｄｓｗ）をドレイン−ソース間に印加することにより、互いに値の異なるデータを同時に書き込むことができるようになっている。

【0036】

次に、本実施例の不揮発性半導体装置１００によって行われるデータ書き込み動作について図５および図６を参照しつつ説明する。図５は、本実施例に係る不揮発性半導体メモリ１００によるデータ書き込み処理の流れを示すフローチャート図である。図６は、共通のワード線に接続された２つのメモリセル１０ａおよび１０ｂにデータ書き込みを行う場合の各ステップを示した図であり、不揮発性半導体メモリを構成するメモリセルアレイの構成の一部が示されている。

【0037】

本実施例に係るデータ書き込み処理は、ワード線ＷＬ毎に行われ、選択された１のワード線ＷＬに接続されたメモリセルがデータの書き込み対象となる。選択された１のワード線ＷＬに接続された全てのメモリセルに対して書き込み処理が完了すると、新たなワード線ＷＬが選択される。そして当該新たに選択されたワード線ＷＬに接続されたメモリセルが書き込み対象となる。かかるワード線の順次選択および書き込み処理は、記録すべきデータの記録が完了するか、メモリセルアレイ上の全てのメモリセルに対して書き込みが完了するまで繰り返し行われる。具体的なデータ書き込み方法について以下に詳述する。

【0038】

コントローラ１０８は、不揮発性半導体メモリ１００に記録すべきデータが外部より入力されると、不揮発性記憶部１０８Ｃに記憶しているデータ書き込みプログラムを実行する。不揮発性半導体メモリ１００の各構成部分は、このデータ書き込みプログラムに従って動作する。

【0039】

データ書き込み処理の第１ステップＳ１は、外部より順次入力される記録データを本実施例の不揮発性半導体メモリ１００への書き込みに対応させるために行われる入力データの分割処理である。コントローラ１０８の演算部１０８Ａは、順次供給される入力データの一部（例えば、１のワード線ＷＬに接続されたメモリセルの記憶容量に相当するデータ量のデータ）を一次保存部１０８Ａに保存する。演算部１０８Ａは、入力データを一次保存部１０８Ａから順次取り出してこれを２ビット毎のデータ片に分割するとともに、分割された各データ片にメモリセルアレイ上の記録先を示すアドレス情報を付加して一次保存部１０８Ａに保存する（ステップＳ１）。

【0040】

データ書き込み処理の第２ステップＳ２は、データ“００”の先行書き込み処理である。本実施例では、図６に示すワード線ＷＬ１に接続されたメモリセル１０ａおよび１０ｂのソース側の第１電荷蓄積部３０ａおよび３０ｂにデータ“００”を書き込むものとする。コントローラ１０８は、分割された２ビットのデータ片のうち、読み出し電流の大きさが最も低いデータ“００”のみ一次保存部１０８Ａより抽出し、これらのデータに付随するアドレス情報によって示される記録先のメモリセルに書き込み処理を行うべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。

【0041】

ロウデコーダ１０４は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ書き込み先のメモリセルに対応するワード線ＷＬ１に所定のゲート電圧（Ｖｇｗ）を所定の書き込み時間だけ印加する。すなわち、ロウデコーダ１０４は、制御信号に基づいて、ワード線ＷＬ１を介してメモリセル１０ａおよび１０ｂのゲート端子にゲート電圧（Ｖｇｗ）を印加する。

【0042】

カラムデコーダ１０６は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ書き込み先のメモリセルに対応するビット線ＢＬ間に記録データ“００”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加する。すなわち、カラムデコーダ１０６は、制御信号に基づいてメモリセル１０ａおよび１０ｂの各ソース端子に接続されたビット線ＢＬにデータ“００”に応じた書き込み電圧（Ｖｄｓｗ）を印加するとともに、これらのメモリセルの各ドレイン端子に接続されたビット線ＢＬを接地電位とする。これにより、メモリセル１０ａおよび１０ｂのドレイン−ソース端子間にデータ“００”に応じた書き込み電圧（Ｖｄｓｗ）が印加され、第１電荷蓄積部３０ａおよび３０ｂには一定量の電荷が注入されることとなる。

【0043】

各メモリセルに対して第１回目の電荷注入が完了すると、コントローラ１０８は、電荷注入が行われた書き込み対象のメモリセル１０ａおよび１０ｂの読み出し電流を確認すべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。

【0044】

ロウデコーダ１０４は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ読み出しの対象となるメモリセル１０ａおよび１０ｂに対応するワード線ＷＬ１にデータ読み出しのための所定のゲート電圧（Ｖｇｒ）を印加する。

【0045】

カラムデコーダ１０６は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ読み出し対象となるメモリセル１０ａおよび１０ｂに対応するビット線ＢＬに所定の読み出し電圧（Ｖｄｓｒ）を印加する。具体的には、メモリセル１０ａおよび１０ｂのドレイン端子に接続されたビット線ＢＬに所定の読み出し電圧（Ｖｄｓｒ）を印加するとともに、ソース端子に接続されたビット線ＢＬを接地電位とする。これにより、メモリセル１０ａおよび１０ｂのドレイン−ソース間に読み出し電流が流れる。

【0046】

コントローラ１０８は、ビット線ＢＬを介して得られる読み出し電流の値を計測し、この読み出し電流値がデータ“００”に応じた所定値に達しているかどうかを判定する。コントローラ１０８は、読み出し電流の値が所定値に達していないと判定した場合には、第２回目の電荷注入処理を行うべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給し、これに応じて行われるメモリセル１０ａおよび１０ｂの第１電荷蓄積部３０ａおよび３０ｂに対する第２回目の電荷注入が完了すると、再度読み出し電流の計測および判定を行う。かかる電荷注入処理と読み出し電流の確認処理は、読み出し電流の値がデータ“００”に応じた所定値に達するまで複数回に亘って行われる。コントローラ１０８によって読み出し電流が所定値に達したと判定されるとデータ“００”の書き込み処理が完了する。

【0047】

このように、各メモリセルに対するデータの書き込み処理は、電荷注入処理と読み出し電流の確認処理とを交互に繰り返し行うことで、書き込み対象の電荷蓄積部に対してデータ“００”に応じた電荷量の電荷注入が行われるのである。かかる書き込み方法によれば、記録データに対応する電荷量を一括で注入する場合と比較して、読み出し電流のセル間ばらつきを低減することができ、書き込みおよび読み出し精度の向上を図るとともに、過剰な電荷注入を防止して電流ウィンドウを確保することができる。図６（ａ）は、メモリセル１０ａおよび１０ｂの第１電荷蓄積部３０ａおよび３０ｂへのデータ“００”の書き込み処理が完了した状態を示している。

【0048】

データ書き込み処理の第３ステップＳ３は、データ“０１”および“１０”の同時書き込み処理である。コントローラ１０８は、データ“０１”および“１０”を一次保存部１０８Ａより抽出し、これらのデータに付随するアドレス情報によって示される記録先のメモリセルに書き込み処理を行うべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。尚、電荷蓄積部に電荷が蓄積されていない状態がデータ“１１”に対応するため、データ“１１”を書き込む場合には、具体的な処理を行うことを要しない。本実施例においては、図６に示すワード線ＷＬ１に接続されたメモリセル１０ａのドレイン側の第２電荷蓄積部３２ａにデータ“０１”を、メモリセル１０ｂのドレイン側の第２電荷蓄積部３２ｂにデータ“１０”を書き込むものとする。

【0049】

この場合、ロウデコーダ１０４は、制御信号に基づいてワード線ＷＬ１に所定のゲート電圧（Ｖｇｗ）を所定の書き込み時間だけ印加する。一方、カラムデコーダ１０６は、制御信号に基づいてメモリセル１０ａのドレイン端子に接続されたビット線ＢＬにデータ“０１”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加し、ソース端子に接続されたビット線ＢＬを接地電位とする。また、ロウデコーダ１０４は、これに並行してメモリセル１０ｂのドレイン端子に接続されたビット線ＢＬにデータ“１０”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加し、ソース端子に接続されたビット線ＢＬを接地電位とする。これにより、メモリセル１０ａおよび１０ｂのドレイン−ソース端子間にそれぞれデータ“０１”および“００”に応じた書き込み電圧（Ｖｄｓｗ）が同時に印加され、第２電荷蓄積部３２ａおよび３２ｂには一定量の電荷が注入されることとなる。

【0050】

各メモリセルに対して第１回目の電荷注入処理が完了すると、コントローラ１０８は、電荷注入が行われた書き込み対象のメモリセル１０ａおよび１０ｂの読み出し電流を確認すべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。

【0051】

ロウデコーダ１０４は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ読み出しの対象となるメモリセル１０ａおよび１０ｂに対応するワード線ＷＬ１にデータ読み出しのための所定のゲート電圧（Ｖｇｒ）を印加する。

【0052】

カラムデコーダ１０６は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ読み出し対象となるメモリセル１０ａおよび１０ｂに対応するビット線ＢＬに所定の読み出し電圧（Ｖｄｓｒ）を印加する。具体的には、メモリセル１０ａおよび１０ｂのソース端子に接続されたビット線ＢＬに所定の読み出し電圧（Ｖｄｓｒ）を印加するとともに、ドレイン端子に接続されたビット線ＢＬを接地電位とする。これにより、メモリセル１０ａおよび１０ｂのドレイン−ソース間に読み出し電流が流れる。

【0053】

コントローラ１０８は、ビット線ＢＬを介して得られる読み出し電流の値を計測し、この読み出し電流値がデータ“０１”および“１０”に応じた所定値に達しているかどうかを判定する。コントローラ１０８は、読み出し電流の値が所定値に達していないと判定した場合には、第２回目の電荷注入処理を行うべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給し、これに応じて行われるメモリセル１０ａおよび１０ｂの第２電荷蓄積部３２ａおよび３２ｂに対する第２回目の電荷注入が完了すると、再度読み出し電流の計測および判定を行う。かかる電荷注入処理と読み出し電流の確認処理は、読み出し電流の値がデータ“０１”および“１０”に応じた所定値に達するまで複数回に亘って行われ、読み出し電流値がコントローラ１０８によって所定値に達したと判定されるとデータ“０１”および“１０”の書き込み処理が完了する。

【0054】

このように、各メモリセルに対するデータ“０１”と“１０”の書き込み処理は、上記したデータ“００”の場合と同様、電荷注入処理と読み出し電流の確認処理とを交互に繰り返し行うことで、書き込み対象の電荷蓄積部に対してデータ“０１”および“１０”に対応する電荷量の電荷注入が行われるのである。このような書き込み方法によれば、記録データに対応する電荷量を一括で注入する場合と比較して、読み出し電流のセル間ばらつきを低減することができ、書き込みおよび読み出し精度の向上を図るとともに、過剰な電荷注入を防止して電流ウィンドウを確保することができる。

【0055】

また、本実施例においては、各メモリセルのドレイン端子およびソース端子に接続されるビット線ＢＬに印加する書き込み電圧（Ｖｄｓｗ）を記録データに応じて変化させることにより４値のデータを記録するようにしたので、共通のワード線ＷＬに接続された複数のメモリセルに対して同時に書き込み処理を行うことが可能となる。このようにして、ワード線ＷＬ１に接続された全てのメモリセルに対するデータ書き込み処理が完了する。図６（ｂ）は、メモリセル１０ａの第２電荷蓄積部３２ａへのデータ“０１”の書き込み処理と、メモリセル１０ｂの第２電荷蓄積部３２ｂへのデータ“１０”の書き込み処理が完了した状態を示している。

【0056】

データ書き込み処理の第４ステップＳ４は、全入力データの書き込み処理が完了したか否かの判定処理である。コントローラ１０８は、不揮発性半導体メモリ１００に記録すべき全入力データの書き込み処理が未完了であると判定した場合には、ステップＳ５に進み、全入力データの書き込み処理が完了したと判定した場合には、データ書き込み処理を終了する。

【0057】

データ書き込み処理の第５ステップＳ５は、メモリセルアレイ上の全てのワード線が選択済みであるか否かの判定処理である。つまり、本ステップでは、メモリセルアレイ上の全メモリセルに対して書き込み処理が既に完了しているか否かの判定を行う。コントローラ１０８は、未選択のワード線ＷＬが存在すると判定した場合には、ステップＳ１に戻り、データ書き込み処理を継続する。この場合、新たなワード線の選択がなされ、これに接続された各メモリセルが書き込み対象となり、上記ステップＳ１からステップＳ３までの処理を経てデータ書き込み処理が行われる。本ステップにおいて、コントローラ１０８は、全てのワード線ＷＬが選択済みであると判定した場合には、データ書き込み処理を終了する。

【0058】

図７は、上記第２および第３ステップにおけるデータ書き込み処理において、各メモリセルに印加される各種電圧の時間推移を例示したものである。図７（ａ）はワード線ＷＬ１を介して各メモリセルのゲート端子に印加されるゲート電圧（Ｖｇｗ）の時間推移を示している。図７（ｂ）はビット線ＢＬを介して各メモリセルのドレイン−ソース端子間に印加される書き込み電圧（Ｖｄｓｗ）の時間推移を示している。図中の各プロットは、データ書き込みの際に行われる複数回に亘る電荷注入処理の際の各電圧値を示しており、四角形のプロットはデータ“００”の書き込みの際の印加電圧を示し、丸形のプロットはデータ“０１”の書き込みの際の印加電圧を示し、Ｘ字形のプロットはデータ“１０”の書き込みの際の印加電圧を示している。

【0059】

図７（ａ）および（ｂ）からも読み出し電流の最も低いデータ“００”の書き込みが先行して行われているのが理解できる。データ“００”の書き込みは、図中において例示するように、１０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、９Ｖ〜１０Ｖのゲート電圧Ｖｇｗが注入回数を重ねる毎に順次ステップアップするよう印加される。一方、メモリセル１０ａおよび１０ｂのソース−ドレイン端子間には、ビット線ＢＬを介してデータ“００”に対応する６．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加される。

【0060】

そして、データ“００”の書き込み完了後にデータ“０１”および“１０”の書き込み処理が同時に行われているのが理解できる。データ“０１”および“１０”の書き込みは、図中において例示するように、２０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、７．５Ｖ〜１０Ｖの電圧が注入回数を重ねる毎に順次ステップアップするようにゲート電圧Ｖｇｗが印加される。一方、メモリセル１０ａのドレイン−ソース端子間には、ビット線ＢＬを介してデータ“０１”に対応する５．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加され、これと同時にメモリセル１０ｂのドレイン−ソース端子間には、ビット線ＢＬを介してデータ“１０”に対応する５．１Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加される。

【0061】

このように、本発明の不揮発性半導体メモリのデータ書き込み方法は、ワード線ＷＬを介してメモリセルのゲート端子に印加されるゲート電圧（Ｖｇｗ）を各データ間で共通とし、ビット線ＢＬを介してメモリセルのドレイン−ソース端子間に印加される書き込み電圧（Ｖｄｓｗ）を記録データに応じて異ならせることにより、各データに対応した電荷量の電荷注入を行う。本実施例のようにワード線ＷＬを順次選択してデータ書き込みを行う方式において、かかる方法により４値のデータの書き込み処理を行うことにより、選択された１のワード線ＷＬに接続されたメモリセルには、ビット線ＢＬが独立して設けられているので、１つのワード線ＷＬの選択期間内に複数のメモリセルに対して異なる値のデータを同時に書き込むことが可能となり、従来と比較して書き込み時間の短縮を図ることができる。

【0062】

尚、本実施例では、複数回に亘る電荷注入においてゲート電圧Ｖｇｗを順次ステップアップするように印加しているが、これは以下の理由によるものである。すなわち、複数回に亘る電荷注入において、印加するゲート電圧Ｖｇｗを固定化すると、電荷蓄積部に電荷が蓄積されていくにしたがって、書き込み時のトンネル酸化膜に加わる電界が減衰し、電荷蓄積部への電子の注入量が注入回数を増す毎に減少し、その結果、読み出し電流の変化量も飽和してしまうためである。本実施例のように電荷注入回数が増す毎に印加するゲート電圧Ｖｇｗをステップアップさせることにより、トンネル酸化膜に加わる電界が一定となるように書き込みがなされることとなるので、効率的に電荷注入を行うことができ、書き込み時間の短縮を図ることが可能となるのである。

【0063】

また、例えば、１つのメモリセル１０ａの２つの電荷蓄積部３０ａおよび３０ｂにそれぞれデータ“０１”および“１０”を書き込む場合には、複数回に亘る電荷注入処理と読み出し電流の確認処理は、２つの電荷蓄積部に対して交互に行われることとなる。また、電荷注入に際してメモリセルに印加される書き込み電圧（Ｖｄｓｗ）は、１つのメモリセル内の２つの電荷蓄積部間で電荷注入回数が等しくなるように適切な値に設定されている。例えば、本実施例ではデータ“０１”と“１０”とが共に２０回の電荷注入によって書き込み処理が完了するように、データ“０１”を書き込む際の書き込み電圧Ｖｄｓｗは５．５Ｖに設定され、データ“１０”を書き込む際の書き込み電圧Ｖｄｓｗは５．１Ｖに設定されている。このように、１つのメモリセル内の２つの電荷蓄積部にそれぞれデータを書き込む際に電荷注入回数を揃え且つ２つの電荷蓄積部に対して交互に書き込み処理をなすことにより、ミラー側の読み出し電流の変動を相互に回避することが可能となる。

【0064】

図８は、メモリセルに印加するゲート電圧（Ｖｇｗ）を記録データに応じて異ならせることにより４値のデータ書き込みを行う従来の方法によって上記した場合と同じデータをメモリセル１０ａおよび１０ｂに書き込む場合において、各メモリセルに印加される各種電圧の時間推移を示したものであり、本発明の実施例に係る図７と比較するために示されたものである。すなわち、図８は、図２に示される書き込み状態を得るために行われる電圧の印加の手順を示したものである。図８（ａ）はメモリセルのゲート端子に印加されるゲート電圧（Ｖｇｗ）、図８（ｂ）はメモリセルのドレイン-ソース端子間に印加される書き込み電圧（Ｖｄｓｗ）の時間推移示している。各プロットの種類と記録データとの対応関係は図７の場合と同様である。

【0065】

図８（ａ）および（ｂ）に示すように、読み出し電流の最も低いデータ“００”の書き込みが先行して行われているのが理解できる。データ“００”の書き込みは、１０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、データ“００”に対応する９Ｖ〜１０Ｖのゲート電圧Ｖｇｗが注入回数を重ねる毎に順次ステップアップするように印加される。一方、メモリセル１０ａおよび１０ｂのソース−ドレイン端子間には、ビット線ＢＬを介して６．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加される。

【0066】

データ“００”の書き込み処理が完了するとデータ“０１”の書き込みが行われる。データ“０１”の書き込みは、２０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、データ“０１”に対応する７．５Ｖ〜９．４Ｖのゲート電圧Ｖｇｗが注入回数を重ねる毎に順次ステップアップするよう印加される。一方、メモリセル１０ａのドレイン−ソース端子間には、ビット線ＢＬを介して６．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加される。

【0067】

データ“０１”の書き込み処理が完了するとデータ“１０”の書き込みが行われる。データ“１０”の書き込みは、２０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、データ“１０”に対応する６．５Ｖ〜８．４Ｖのゲート電圧Ｖｇｗが注入回数を重ねる毎に順次ステップアップするよう印加される。一方、データ“１０”を書き込むべきメモリセル１０ａのドレイン−ソース端子間には、ビット線ＢＬを介して６．５Ｖ一定のドレイン−ソース間電圧（Ｖｗ）が印加される。

【0068】

このように、印加するゲート電圧Ｖｇｗを記録データに応じて異ならせることにより４値のデータ書き込みを行う従来の方法においては、異なる値のデータを記録する場合にはワード線ＷＬに印加するゲート電圧Ｖｇｗを記録データに応じて変更する必要があることから、１つのワード線ＷＬの選択期間内に複数のメモリセルに対して異なる値のデータを同時に書き込むことができず、書き込み時間の増大を招く結果となる。

【0069】

一方、本発明の不揮発性半導体メモリのデータ書き込み方法によれば、４値のデータの書き込みに際して、メモリセルのゲート端子に印加するゲート電圧Ｖｇｗを各データ間で共通とし、メモリセルのドレイン−ソース端子間に印加する書き込み電圧（Ｖｄｓｗ）を記録データの値に応じて異ならせることとし、１つのワード線ＷＬの選択期間内に複数のメモリセルに対して異なる値のデータを同時に書き込むようにしたので、従来の書き込み方法と比較して書き込み時間の短縮を図ることが可能となる。

【0070】

また、読み出し電流が最も低いデータ“００”を先行して書き込み、これ以外のデータ“０１”および“１０”を後から書き込むこととし、各データの書き込みに際しては電荷注入を複数回に刻んで行うこととしたので、読み出し電流のセル間ばらつきを押さえ、電流ウィンドウを確保することができる。すなわち、読み出し電流が最も低いデータ“００”を先行して書き込むので、その後同一メモリセルの他方の電荷蓄積部に書き込まれるデータ“０１”および“１０”の読み出し電流が後発的に変動してしまうのを防止できる。一方、データ“００”の読み出し電流は、同一のメモリセルのミラー側の電荷蓄積部に後から書き込まれるデータ“０１”および“１０”によって読み出し電流が低下することになるものの、４値のデータのうち読み出し電流が最も低いため電流ウィンドウを狭くすることにはならないので問題はない。後に書き込みがなされるデータ“０１”および“１０”は、読み出し電流の確認を行いながら複数回に刻んで書き込みがなされるので、読み出し電流のセル間ばらつきが低減させることができ、十分な電流ウィンドウを確保することができる。

【0071】

（第２実施例）
本発明の第２実施例に係るデータ書き込み方法について以下に説明する。図９は、本実施例に係る不揮発性半導体メモリ１００によるデータ書き込み処理の流れを示すフローチャート図である。図１０は、共通のワード線に接続された３つのメモリセル１０ａ、１０ｂおよび１０ｃにデータ書き込みを行う場合の各ステップを示した図であり、不揮発性半導体メモリを構成するメモリセルアレイの構成の一部が示されている。

【0072】

本実施例に係るデータ書き込み処理は、第１実施例同様ワード線ＷＬ毎に行われ、選択された１のワード線ＷＬに接続されたメモリセルがデータの書き込み対象となる。選択された１のワード線ＷＬに接続された全てのメモリセルに対して書き込み処理が完了すると、新たなワード線ＷＬが選択される。そして当該新たに選択されたワード線ＷＬに接続されたメモリセルが書き込み対象となる。かかるワード線の順次選択および書き込み処理は、記録すべきデータの記録が完了するか、メモリセルアレイ上の全てのメモリセルに対して書き込みが完了するまで繰り返し行われる。具体的なデータ書き込み方法について以下に詳述する。

【0073】

コントローラ１０８は、不揮発性半導体メモリ１００に記録すべきデータが外部より入力されると、不揮発性記憶部に記憶しているデータ書き込みプログラムを実行する。不揮発性半導体メモリ１００の各構成部分は、このデータ書き込みプログラムに従って動作する。

【0074】

データ書き込み処理の第１ステップＳ１１は、外部より順次入力される記録データを本実施例の不揮発性半導体メモリ１００への書き込みに対応させるために行われる入力データの分割処理である。コントローラ１０８の演算部１０８Ａは、順次供給される入力データの一部（例えば、１のワード線ＷＬに接続されたメモリセルの記憶容量に相当するデータ量のデータ）を一次保存部１０８Ａに保存する。演算部１０８Ａは、入力データを一次保存部１０８Ａから順次取り出してこれを２ビット毎のデータ片に分割するとともに、分割された各データ片にメモリセルアレイ上の記録先を示すアドレス情報を付加して一次保存部１０８Ａに保存する（ステップＳ１１）。

【0075】

データ書き込み処理の第２ステップＳ１２は、データ“００”“０１”および“１０”の同時書き込み処理である。本実施例では、図１０に示すワード線ＷＬ１に接続されたメモリセル１０ａのドレイン側の第２電荷蓄積部３２ａにデータ“００”を、メモリセル１０ｂのドレイン側の第２電荷蓄積部３２ｂにデータ“０１”を、メモリセル１０ｃのドレイン側の第２電荷蓄積部３２ｃにデータ“１０”を書き込むものとする。尚、電荷蓄積部に電荷が蓄積されていない状態がデータ“１１”に対応するため、データ“１１”を書き込む場合には、具体的な処理を行うことを要しない。

【0076】

コントローラ１０８は、分割された２ビットのデータ片“００”“０１”および“１０”を一次保存部１０８Ａより抽出し、これらのデータに付随するアドレス情報によって示される記録先のメモリセルに書き込み処理を行うべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。

【0077】

ロウデコーダ１０４は、コントローラ１０８より供給された制御信号に含まれるアドレス情報によって示されるデータ書き込み先のメモリセルに対応するワード線ＷＬ１に所定のゲート電圧（Ｖｇｗ）を所定の書き込み時間だけ印加する。すなわち、ロウデコーダ１０４は、制御信号に基づいて、ワード線ＷＬ１を介してメモリセル１０ａ、１０ｂおよび１０ｃのゲート端子にゲート電圧（Ｖｇｗ）を印加する。

【0078】

カラムデコーダ１０６は、制御信号に基づいてメモリセル１０ａのドレイン端子に接続されたビット線ＢＬにデータ“００”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加し、ソース端子に接続されたビット線ＢＬを接地電位とする。また、ロウデコーダ１０４は、これに並行してメモリセル１０ｂのドレイン端子に接続されたビット線ＢＬにデータ“１０”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加し、ソース端子に接続されたビット線ＢＬを接地電位とする。また、ロウデコーダ１０４は、これに並行してメモリセル１０ｃのドレイン端子に接続されたビット線ＢＬにデータ“１０”に対応する所定の書き込み電圧（Ｖｄｓｗ）を印加し、ソース端子に接続されたビット線ＢＬを接地電位とする。これにより、メモリセル１０ａ、１０ｂおよび１０ｃのドレイン−ソース端子間にそれぞれデータ“００”“０１”“１０”に応じた書き込み電圧（Ｖｄｓｗ）が同時に印加され印加され、第２電荷蓄積部３２ａ、３２ｂおよび３２ｃには一定量の電荷が注入されることとなる。

【0079】

各メモリセルに対して第１回目の電荷注入が完了すると、コントローラ１０８は、電荷注入が行われた書き込み対象のメモリセル１０ａ、１０ｂおよび１０ｃの読み出し電流を確認すべく、ロウデコーダ１０４およびカラムデコーダ１０６に制御信号を供給する。以降の処理については、上記した第１実施例と同様であるのでその説明は省略する。

【0080】

図１０は、かかる全データの同時書き込み処理によって、メモリセル１０ａの第２電荷蓄積部３２ａにデータ“００”が書き込まれ、メモリセル１０ｂの第２電荷蓄積部３２ｂにデータ“０１”が書き込まれ、メモリセル１０ｃの第２電荷蓄積部３２ｃにデータ“１０”が書き込まれた状態を示している。

【0081】

図１１は、上記第２ステップＳ１２における全データの同時書き込み処理において、各メモリセルに印加される各種電圧の時間推移を例示したものである。図１１（ａ）はワード線ＷＬ１を介して各メモリセルのゲート端子に印加されるゲート電圧（Ｖｇｗ）の時間推移を示している。図１１（ｂ）はビット線ＢＬを介して各メモリセルのドレイン−ソース端子間に印加される書き込み電圧（Ｖｄｓｗ）の時間推移を示している。図中の各プロットは、データ書き込みの際に行われる複数回に亘る電荷注入処理の際の各電圧値を示しており、四角形のプロットはデータ“００”の書き込みの際の印加電圧を示し、丸形のプロットはデータ“０１”の書き込みの際の印加電圧を示し、Ｘ字形のプロットはデータ“１０”の書き込みの際の印加電圧を示している。

【0082】

図１１（ａ）および（ｂ）からもデータ“００”、“０１”および“１０”の書き込みが同時に行われているのが理解できる。各データの書き込みは、図中において例示するように、２０回に亘る電荷注入により完了する。このとき、ワード線ＷＬ１には、８Ｖ〜１０Ｖのゲート電圧Ｖｇｗが注入回数を重ねる毎に順次ステップアップするよう印加される。一方、メモリセル１０ａのドレイン−ソース端子間には、ビット線ＢＬを介してデータ“００”に対応する６．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加され、これに並行してメモリセル１０ｂのドレイン−ソース端子間には、ビット線ＢＬを介してデータ“０１”に対応する５．５Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加され、更にこれに並行してメモリセル１０ｃのドレイン−ソース端子間には、ビット線ＢＬを介してデータ“１０”に対応する５．１Ｖ一定の書き込み電圧（Ｖｄｓｗ）が印加される。

【0083】

このように、本実施例の書き込み方法によれば、共通のワード線ＷＬに接続された複数のメモリセルに対して具体的な書き込み処理を要する全てのデータ（“００”“０１”“１０”）を同時に書き込むこととしたので、書き込み時間の更なる短縮を図ることができる。つまり、本実施例では、第１実施例に係るデータ書き込み方法に対してデータ“００”の先行書き込みを行うステップを省略したものであり、これにより、共通のワード線にＷＬに接続された全てのメモリセルに対して並行して書き込み処理を行うことが可能となるので、より効率的なデータ書き込みを行うことができる。

【0084】

尚、上記各実施例においては、本発明を１つのメモリセル内に２つの電荷蓄積部を有する不揮発性半導体メモリに適用した場合を例に説明したが、１つのメモリセル内に１つ又は３つ以上の電荷蓄積部を有する場合でも適用可能である。また、各電荷蓄積部に４値（２ビット）以上のデータを書き込む場合でも適用可能である。

【図面の簡単な説明】

【0085】

【図1】１つのメモリセル内に２つの電荷蓄積部を有する２ビットメモリセルに記録された２値のデータの各読み出し電流の分布図である。

【図2】従来の不揮発性半導体メモリのデータ書き込み方法を示す図である。

【図3】本発明の実施例であるメモリセルの断面構造図である。

【図4】本発明の実施例である不揮発性半導体メモリの全体構成を示す図である。

【図5】本発明の実施例である不揮発性半導体メモリによるデータ書き込み動作の流れを示すフローチャート図である。

【図6】（ａ）および（ｂ）は、本発明の実施例である不揮発性半導体メモリのデータ書き込み方法を示す図である。

【図7】（ａ）および（ｂ）は、本発明の実施例に係るデータ書き込み処理において、各メモリセルに印加される各種電圧の時間推移を示すグラフである。

【図8】（ａ）および（ｂ）は、従来のデータ書き込み処理において、各メモリセルに印加される各種電圧の時間推移を示すグラフである。

【図9】本発明の他の実施例である不揮発性半導体メモリによるデータ書き込み動作の流れを示すフローチャート図である。

【図10】本発明の他の実施例である不揮発性半導体メモリのデータ書き込み方法を示す図である。

【図11】（ａ）および（ｂ）は、本発明の他の実施例に係るデータ書き込み処理において各メモリセルに印加される各種電圧の時間推移を示すグラフである。

【符号の説明】

【0086】

１０ メモリセル
１２ シリコン基板
１６ ソース領域
１８ ドレイン領域
２４ ゲート電極
３０ 第１電荷蓄積部
３２ 第２電荷蓄積部
１０４ ロウデコーダ
１０６ カラムデコーダ
１０８ コントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】