特許 5764254 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5764254

(24)【登録日】2015年6月19日

(45)【発行日】2015年8月19日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/8228 20060101AFI20150730BHJP

   H01L 27/082 20060101ALI20150730BHJP

   H01L 21/822 20060101ALI20150730BHJP

   H01L 27/04 20060101ALI20150730BHJP

   H01L 27/06 20060101ALI20150730BHJP

【ＦＩ】

   H01L27/08 101C

   H01L27/04 H

   H01L27/06 101P

【請求項の数】15

【全頁数】19

(21)【出願番号】特願2014-501887(P2014-501887)

(86)(22)【出願日】2012年2月28日

(86)【国際出願番号】JP2012054997

(87)【国際公開番号】WO2013128583

(87)【国際公開日】20130906

【審査請求日】2014年12月2日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】特許業務法人朝日奈特許事務所

(74)【代理人】

【識別番号】100098464

【弁理士】

【氏名又は名称】河村 洌

(74)【代理人】

【識別番号】100149630

【弁理士】

【氏名又は名称】藤森 洋介

(74)【代理人】

【識別番号】100179257

【弁理士】

【氏名又は名称】藤田 勝利

(72)【発明者】

【氏名】松本 英顯

(72)【発明者】

【氏名】山下 順

(72)【発明者】

【氏名】江刺家 健司

(72)【発明者】

【氏名】杉野 高夫

【審査官】 須原 宏光

(56)【参考文献】

【文献】 特開昭６１−０２３３５３（ＪＰ，Ａ）

【文献】 特開２００８−２０５１４８（ＪＰ，Ａ）

【文献】 特開２００７−１７３５２４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板、および該半導体基板の表面に形成された第２導電型半導体層の第１領域を有し、前記半導体基板および前記第１領域により形成されるＰＮ接合を含む回路素子と、前記第１領域に接続される入力端子と、前記入力端子に印加されるＥＳＤから前記回路素子を保護する保護素子とを有する半導体装置であって、
前記保護素子が、前記半導体基板に前記第２導電型半導体層の第２領域が形成されることによって、前記第１領域をコレクタとし、前記半導体基板をベースとし、前記第２領域をエミッタとして形成されるトランジスタを含み、該エミッタと前記半導体基板とが前記半導体基板に設けられた接続領域を介して導電体によって接続されることにより形成され、
前記第１領域が複数個に分離して形成され、
複数個の前記第１領域のそれぞれを用いた複数個の前記回路素子が形成され、
前記保護素子の前記第２領域は前記複数個の第１領域で挟まれる中間部に１個で形成されてなる半導体装置。

【請求項2】

前記第１領域の前記半導体基板表面における外周形状の少なくとも一部が曲線であり、該第１領域に隣接して形成される前記第２領域の前記第１領域と対向する部分の外周形状は、前記第１領域の曲線に沿った曲線である請求項１記載の半導体装置。

【請求項3】

前記第２導電型半導体層が前記半導体基板上に形成されたエピタキシャル層であり、前記第１および第２領域が、前記エピタキシャル層に第１導電型の不純物を注入して前記エピタキシャル層を分離することによって形成された領域である請求項１または２記載の半導体装置。

【請求項4】

第１導電型の半導体基板、および該半導体基板の表面に形成された第２導電型半導体層の第１領域を有し、前記半導体基板および前記第１領域により形成されるＰＮ接合を含む回路素子と、前記第１領域に接続される入力端子と、前記入力端子に印加されるＥＳＤから前記回路素子を保護する保護素子とを有する半導体装置であって、
前記保護素子が、前記半導体基板に前記第２導電型半導体層の第２領域が形成されることによって、前記第１領域をコレクタとし、前記半導体基板をベースとし、前記第２領域をエミッタとして形成されるトランジスタを含み、該エミッタと前記半導体基板とが前記半導体基板に設けられた接続領域を介して導電体によって接続されることにより形成され、
前記第２導電型半導体層が前記半導体基板上に形成されたエピタキシャル層であり、
前記第１および第２領域は、前記エピタキシャル層に第１導電型の不純物が注入されることにより分離されたエピタキシャル層それぞれからなる領域であり、
前記第１および第２領域は、前記第１領域の前記半導体基板表面における外周形状が少なくとも一部に曲線部分を有するように、かつ、前記第２領域の前記第１領域の前記曲線部分に対向する部分の外周形状が前記曲線部分に沿った曲線形状となるように、前記不純物の注入域により分離されている半導体装置。

【請求項5】

前記半導体基板に設けられた前記接続領域が、前記第２領域の前記第１領域と反対側に形成されてなる請求項４記載の半導体装置。

【請求項6】

前記第１領域の下層に、該第１領域より高不純物濃度の第２導電型領域が形成されており、前記第２領域の下層は直接半導体基板と接触する構造である請求項１〜５のいずれか１項に記載の半導体装置。

【請求項7】

前記回路素子が、前記第１領域をベースとする縦型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項8】

前記回路素子が、前記第１領域をコレクタとする縦型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項9】

前記回路素子が、前記第１領域をエミッタとする縦型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置

【請求項10】

前記回路素子が、前記第１領域をベースとする横型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項11】

前記回路素子が、前記第１領域をコレクタとする横型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項12】

前記回路素子が、前記第１領域をエミッタとする横型バイポーラトランジスタである請求項１〜６のいずれか１項に記載の半導体装置

【請求項13】

前記回路素子が、前記第１領域をゲートとする接合型電界効果トランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項14】

前記回路素子が、前記第１領域をドレインとする接合型電界効果トランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【請求項15】

前記回路素子が、前記第１領域をソースとする接合型電界効果トランジスタである請求項１〜６のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の入力回路に用いられるバイポーラトランジスタまたは接合型電界効果トランジスタを、静電気放電（ＥＳＤ：Electrostatic Discharge）から保護するための素子が形成される半導体装置に関し、特に、この保護素子形成のための追加の工程を抑制し、その占有面積を縮小化した半導体装置に関する。

【背景技術】

【0002】

今日、半導体集積回路のような半導体装置は、移動体通信端末、表示機器、およびノート型ＰＣ等の民生用途、また各種生産設備や工場用ロボット等の産業用途を始め、あらゆる分野に数多く使用されている。一方で、その利用分野の拡大に伴い、求められる信頼性のレベルは高まり、とりわけ医療機器や輸送機器の様な人命に関わる利用分野では、特に高い信頼性が求められる。

【0003】

しかしながら、半導体基板上に形成される一般的な構造の半導体装置は、その基板上の配線ルールの微細化とも相まって、帯電した人が接すること等によって生じる静電気放電に対して極めて脆弱である。そこで、このような半導体装置を静電気放電から保護するため、半導体装置の入力回路には、ＥＳＤ保護素子が備えられる。

【0004】

図２８、図２９に、従来技術による半導体装置の入力回路の保護素子周辺部を示す回路図を示す。図２８では、ＥＳＤ保護素子としてダイオード３０が、入力端子１３と高位電圧源端子１５または低位電圧源端子１４との間に接続されており、そのＰＮ接合の降伏を利用して入力回路の各素子の保護を図っている。また図２９では、ＥＳＤ保護素子３１が、入力端子１３と低位電圧源端子１４との間に接続されている。このＥＳＤ保護素子３１は、幾つかの回路素子によって構成され、例えば、特許文献１、特許文献２、および特許文献３に開示されている。特許文献１および特許文献２に記載されたＥＳＤ保護素子は、その内部のトランジスタのＰＮ接合の降伏を利用するものであり、また、特許文献３に記載されたＥＳＤ保護素子は、ＥＳＤによる過電圧印加によってその内部のツェナーダイオードおよび電界効果型トランジスタを動作させて保護素子として機能させるものである。

【0005】

これら従来技術のＥＳＤ保護素子は、この入力回路内のトランジスタ等の回路素子の保護のために、別途に設けられているため、半導体装置が本来の機能を備えるために必要とする領域に加えて、このＥＳＤ保護素子を形成するための領域も必要としている。また製造プロセスにおいても、このＥＳＤ保護素子の形成のための工程を必要としている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００９−２９５７６４号公報

【特許文献2】特開２０１０−１０９１６５号公報

【特許文献3】特開２０１０−２３２５７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

前述のように従来技術の半導体装置では、入力回路に用いるバイポーラトランジスタおよび接合型電界効果トランジスタのＥＳＤ保護のために、各電圧源の端子と入力端子間に専用の保護素子を形成している。このため、半導体装置の本来の機能のために必要な領域に加えて、この保護素子自体の大きさと数量に応じた領域が必要となることから、半導体装置全体の面積が大きくなるという問題がある。

【0008】

また、従来技術の半導体装置では、保護素子が入力回路のトランジスタを保護するためには、この保護素子が入力回路のトランジスタの素子耐圧よりも低い電圧で機能する必要があり、保護素子をこのトランジスタと異なるプロセスで形成することが必要となる。この追加プロセスのために半導体装置の製造コストの増加を招いているという問題もある。

【0009】

さらに、従来技術による保護素子は、入力回路のトランジスタのベース端子等に付加的に接続されるため、入力回路の特性に影響を与えるおそれがあり、入力回路の寄生容量、リーク電流、およびノイズを増加させ、その結果、半導体装置の性能を低下させるおそれがあるという問題もある。

【0010】

本発明は、このような問題を解決するためになされたものであり、従来技術による保護素子との比較において小さい面積で、追加プロセスを必要とせずに形成することができ、半導体装置の性能の低下を招くことなく入力回路のトランジスタのＥＳＤ保護が図れる保護素子を備えた半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

一般に保護素子の開発、特にＥＳＤ保護素子の開発においては、保護素子が動作する電圧を決定するトリガ機構の設計と、ＥＳＤ電圧を抑制するための電流を流す機構の設計が必要となる。本発明者らは、保護素子が動作する電圧の決定にあたり、半導体装置内に形成されるＰＮＰトランジスタにおいて、そのベースであるＮ型領域とコレクタであるＰ型半導体基板との間に形成されるＰＮ接合が、ＥＳＤによる降伏電圧を超える電圧の印加によって直ちに破壊に至るわけではないことを見出した。すなわち、図２７に、ＴＬＰ（Transmission Line Pulser）と呼ばれる、サージ電圧印加に対する、回路素子の電流−電圧特性を評価する装置を使用して得られた、前述のＰＮ接合の降伏時の電流−電圧特性の測定結果が示されるように、この例によると、４０Ｖ付近で降伏を起こしているものの直ぐに破壊には至らず、その後も電流を流し続けて９０Ｖ弱で破壊に至っていることを示している。本発明者らは、この現象を利用して、この降伏から破壊に至る範囲内の電圧で保護素子を動作させることを発明した。

【0012】

本発明者らは、さらに鋭意検討を重ね、前述の電圧範囲内で動作する素子としてこのＰＮＰトランジスタのベースとコレクタ（Ｐ型半導体基板）間の接合をコレクタ−ベース間接合として形成されるＮＰＮトランジスタを利用して、ＥＳＤ電圧が印加された場合は、このＮＰＮトランジスタのコレクタ−ベース間を降伏させ、その後に流れる電流でこのＮＰＮトランジスタをオンさせてＥＳＤによる電流をこのトランジスタを介してＰ型半導体基板に流す方法を見出した。このＮＰＮトランジスタは、Ｐ型半導体基板に、エミッタとなるＮ型領域を設けることのみによって、前述のＰＮＰトランジスタのベース領域をコレクタとし、Ｐ型半導体基板をベースとして形成することができる。さらに、このＮＰＮトランジスタのエミッタとＰ型半導体基板とを接続することによって、このＮＰＮトランジスタのコレクタ−ベース間の降伏後にこのＰ型半導体基板内を流れる電流とこの基板内の寄生抵抗とによって生じるこのトランジスタのベース−エミッタ間の電位差で、このＮＰＮトランジスタ自身をオンさせ、ＥＳＤによる電流をこのトランジスタを介してＰ型半導体基板に流すことが可能となる。

【0013】

本発明による半導体装置は、第１導電型の半導体基板、および該半導体基板の表面に形成された第２導電型半導体層の第１領域を有し、前記半導体基板および前記第１領域により形成されるＰＮ接合を含む回路素子と、前記第１領域に接続される入力端子と、前記入力端子に印加されるＥＳＤから前記回路素子を保護する保護素子とを有する半導体装置であって、前記保護素子が、前記半導体基板に前記第２導電型半導体層の第２領域が形成されることによって、前記第１領域をコレクタとし、前記半導体基板をベースとし、前記第２領域をエミッタとして形成されるトランジスタを含み、該エミッタと前記半導体基板とが前記半導体基板に設けられた接続領域を介して導電体によって接続されることにより形成されることを特徴とする。

【0014】

また、前記半導体基板に設けられた前記接続領域を、前記第１領域と、前記第２領域との間に設けると、前記トランジスタのベース−エミッタ間に生じる電圧が減少し、前記トランジスタがオンしなくなるおそれがあるため、前記第２領域が、前記第１領域に面する側と反対側に、前記接続領域を配置することが好ましい。

【0015】

前記第１領域が、複数個に分離して形成され、該複数個の前記第１領域のそれぞれを用いた複数個の前記回路素子が形成され、前記保護素子の前記第２領域は前記複数個の第１領域で挟まれる中間部に１個で形成されてもよい。

【0016】

前記第１領域の前記半導体基板表面における外周形状の少なくとも一部を曲線とし、該第１領域に隣接して形成される前記第２領域の前記第１領域と対向する部分の外周形状は、前記第１領域の曲線に沿った曲線とすることが、前記ＰＮ接合の降伏電圧を高めつつ、保護素子１１がＥＳＤによる電流を流す能力を維持する点で好ましい。

【0017】

前記第１領域の下層には、該第１領域より高不純物濃度の第２導電型領域を形成し、前記第２領域の下層は直接半導体基板と接触する構造で形成してもよい。

【0018】

前記第２導電型半導体層を前記半導体基板上にエピタキシャル成長で形成し、前記第１および第２領域を、前記エピタキシャル層に第１導電型の不純物を注入して前記エピタキシャル層を分離することによって形成してもよい。

【0019】

前記回路素子は、前記第１領域をベース、コレクタもしくはエミッタとする縦型バイポーラトランジスタまたは前記第１領域をベース、コレクタもしくはエミッタとする横型バイポーラトランジスタであってもよく、或いは前記第１領域をゲート、ソースもしくはドレインとする接合型電界効果トランジスタであってもよい。

【発明の効果】

【0020】

本発明によれば、集積回路を構成する入力段の回路素子を保護する保護素子を、その回路素子を構成する第１導電型半導体基板と、その表面に形成される第２導電型の第１領域をそれぞれベース、コレクタとし、さらに半導体基板に形成される第２導電型の第２領域をエミッタとするトランジスタとし、さらにそのエミッタと半導体基板とを導電体で接続する構成にしているため、第１領域にＥＳＤが印加されて第１領域と半導体基板とのＰＮ接合に降伏電流が流れた場合でも、半導体基板に流れる降伏電流と半導体基板が有する固有抵抗により発生する電圧が、保護素子として形成されたトランジスタのベース−エミッタ間に印加されて、トランジスタをオンにする。その結果、第１領域に印加されるＥＳＤが発生しても、保護素子のトランジスタを介して半導体基板に流れる電流として消費され、高電圧が第１領域と半導体基板との間に印加されることはなくなり、ＰＮ接合、すなわち回路素子を破壊することは無い。すなわち、保護素子としてのトランジスタが機能し、回路素子はＥＳＤに対して保護される。

【0021】

さらに、本発明によれば、集積回路の入力段を構成する回路素子の第２導電型半導体層の第１領域と、半導体基板とをそれぞれ保護素子のコレクタ、ベースとしているため、トランジスタを構成するエミッタを半導体基板表面の第２導電型半導体層の第２領域として形成するだけで、保護素子のトランジスタを構成することができ、さらにこのトランジスタをオンさせるためのベース−エミッタ間の電位差を発生させる抵抗素子は、半導体基板が有する固有抵抗を利用しているため、保護素子を形成するためのスペースとしては、エミッタとする第２導電型半導体層の第２領域およびエミッタを半導体基板と接続するために半導体基板表面に形成される接続領域だけのスペースで保護素子を形成することができる。その結果、従来のダイオードやトランジスタとその付属素子を形成するスペースに比べて、遥かに小さい占有面積で保護素子を形成することができる。

【0022】

さらに、本発明によれば、前述のように、回路素子の領域を用いて保護素子のトランジスタを形成しており、当然のことながら、素子を形成するＰＮ接合は回路素子と保護素子とで同じであり、従来の保護素子のように、保護される素子よりも耐圧を低く形成することにより、保護される素子よりも先に降伏させるという必要が無いため、保護素子を特別なプロセスにより形成する必要がなく、通常の回路素子を形成するプロセスだけで保護素子を形成することができる。そのため、保護素子を形成するための工数も大幅に減少させることができ、非常に安価に形成することができる。

【0023】

さらに、本発明によれば、保護される集積回路などの回路素子の端子に追加的な保護素子を接続する必要がないため、本来の回路素子の性能に影響を与えるおそれがなく、半導体装置の性能を低下させずに集積回路の回路素子を保護することができる。

【図面の簡単な説明】

【0024】

【図1】本発明の第１の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図2】本発明の第１の実施形態による半導体装置の保護素子周辺部の模式断面に等価回路を記入した断面説明図である。

【図3】本発明の第１の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図4】本発明の第１の実施形態による半導体装置の入力回路のＰＮＰトランジスタのベースとコレクタ間の降伏時の電流−電圧特性の測定データである。

【図5】本発明の第２の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図6】本発明の第２の実施形態による半導体装置の保護素子周辺部の模式断面に等価回路を記入した断面説明図である。

【図7】本発明の第２の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図8】本発明の第３の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図9】本発明の第３の実施形態による半導体装置の保護素子周辺部の模式断面に等価回路を記入した断面説明図である。

【図10】本発明の第３の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図11】本発明の第４の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図12】本発明の第４の実施形態による半導体装置の保護素子周辺部の模式断面に等価回路を記入した断面説明図である。

【図13】本発明の第４の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図14】本発明の第５の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図15】本発明の第５の実施形態による半導体装置の保護素子周辺部の模式断面に等価回路を記入した断面説明図である。

【図16】本発明の第５の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図17】本発明の第１の実施形態に適用した第６の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図18】本発明の第２の実施形態に適用した第６の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図19】本発明の第４の実施形態に適用した第６の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図20】本発明の第６の実施形態等の応用例である半導体装置における各領域の配置例を示す平面説明図である。

【図21】本発明の第１の実施形態に適用した第７の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図22】本発明の第２の実施形態に適用した第７の実施形態による半導体装置の保護素子周辺部を示す平面説明図である。

【図23】本発明の第８の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図24】本発明の第８の実施形態による半導体装置の保護素子周辺部の模式断面に図２３の等価回路を記入した断面説明図である。

【図25】本発明の第９の実施形態による半導体装置の保護素子周辺部の等価回路図である。

【図26】本発明の第９の実施形態による半導体装置の保護素子周辺部の模式断面に図２５の等価回路を記入した断面説明図である。

【図27】保護素子が接続されていないＰＮＰトランジスタのベースとコレクタ間の降伏時の電流−電圧特性の測定データである。

【図28】従来技術による半導体装置の入力回路の保護素子周辺部を示す回路図である。

【図29】従来技術による半導体装置の他の入力回路の保護素子周辺部を示す回路図である。

【発明を実施するための形態】

【0025】

（第１の実施形態）
次に、図面を参照しながら本発明の半導体装置について説明する。本発明による半導体装置は、図１〜３に、その半導体構造の平面説明図、断面説明図および等価回路図がそれぞれ示されるように、第１導電型の半導体基板（図１〜３に示される例ではＰ型半導体基板）１、およびその半導体基板１の表面に形成された第２導電型半導体層（図１〜３に示される例ではＮ型エピタキシャル半導体層）の第１領域２を有し、その半導体基板１および第１領域２により形成されるＰＮ接合を含む回路素子（図１〜３に示される例ではＰＮＰトランジスタ）１０と、第１領域２に接続される入力端子１３と、入力端子１３に印加されるＥＳＤから回路素子（ＰＮＰトランジスタ）１０を保護する保護素子（図１〜３に示される例ではＮＰＮトランジスタ）１１とを有している。そして、本発明では、保護素子（ＮＰＮトランジスタ）１１が、半導体基板１に第２導電型半導体層の第２領域６が形成されることによって、第１領域２をコレクタとし、半導体基板１をベースとし、第２領域６をエミッタとして形成されるＮＰＮトランジスタ１１を含み、そのエミッタ（第２領域６）と半導体基板１とが半導体基板１に設けられた接続部８を介して導電体７によって接続されることにより形成されている。

【0026】

図１〜３に示される例では、回路素子１０が、第１領域２内にＰ型領域が形成されてエミッタ３とし、第１領域２をベースとし、Ｐ型半導体基板１をコレクタとした縦型のＰＮＰトランジスタ１０として形成されており、このＰＮＰトランジスタ１０が入力段を構成する半導体集積回路の例であり、このＰＮＰトランジスタ１０のベース（第１領域２）にコンタクト領域５を介して入力端子１３が形成されている。しかし、この入力段の構成は、この例に限らず、後述するように、横型ＰＮＰトランジスタやＰチャネルの接合型電界効果トランジスタなど、種々の場合に本発明のＥＳＤ保護素子を用いることができる。なお、図１〜３で、４はＰＮＰトランジスタ１０のコレクタであり半導体基板１に設けられたＰ型半導体によるコンタクト領域、９は第１領域２の下層に形成されたコレクタ−エミッタ間の耐圧低下を防ぐための埋め込み領域、１４はＰＮＰトランジスタ１０のコレクタにも相当する半導体基板１の低位電圧源端子、１５は高位電圧源端子を示している。

【0027】

保護素子１１は、図１〜３に示される例では、半導体基板１の表面側に形成された第２導電型（Ｎ型）半導体層の第２領域６が形成されることにより、第１領域２をコレクタ、半導体基板１をベース、第２領域６をエミッタとするＮＰＮ型トランジスタ１１として形成されている。このエミッタとする第２領域６は、コンタクト領域６ａを介して、たとえばアルミニウム等からなる導電体７により、半導体基板１の表面に設けられた接続領域（コンタクト領域）８と接続されている。その結果、半導体基板１の寄生抵抗１２を介してＮＰＮトランジスタ１１のベースとエミッタとが接続される構造になっている。

【0028】

この半導体基板１の接続領域８は、第２領域６の第１領域２とは反対側に形成されている。この接続領域８を半導体基板１の他の場所に配置することも可能であるが、本実施形態のような位置に配置することが好ましい。その理由は、後述の通りＥＳＤ電圧が印加されると、ＮＰＮトランジスタ１１のベース−コレクタ間のＰＮ接合が降伏し、Ｐ型半導体基板１の寄生抵抗１２を電流が流れ、このＮＰＮトランジスタ１１のベース−エミッタ間に電位差が発生し、ＮＰＮトランジスタ１１をオンさせるが、接続領域８を第１領域２と第２領域６の間に設けると、この電流が半導体基板１の中を流れる経路が短くなり、実質的な寄生抵抗１２の抵抗値が低下することによって、ＮＰＮトランジスタ１１のベース−エミッタ間に発生する電位差が所定の値に到達せず、このトランジスタがオンしなくなるおそれがあるからである。

【0029】

なお、第１領域２の下層には、前述のように、第１領域２よりも不純物濃度の高い埋め込み層９が形成されているが、第２領域６の下層には、そのような埋め込み領域は形成されておらず、直接半導体基板１と接触している。

【0030】

保護素子１１のコレクタとベースは、ＰＮＰトランジスタ１０のベースおよびＰ型半導体基板１で構成されているため、保護素子１１を形成するために必要な面積は、前述の第２領域６、および半導体基板１に設けられた接続領域８の形成部分だけの面積を増加させるだけですむ。その結果、たとえば従来技術の保護素子を形成する場合には、例えば７２９８μｍ²の面積を必要としていたのに対して、本実施形態によれば、例えば１５０４μｍ²で形成できることが確認されており、従来技術による保護素子に対して、保護素子形成のために増加する面積を８０％程度低減する効果が得られていることとなる。

【0031】

この構造を等価回路図で示すと、図３に示されるようになる。なお、図２の断面説明図内にもＰＮＰトランジスタ１０および保護素子であるＮＰＮトランジスタ１１とベース−エミッタ間の寄生抵抗１２も示してある。図３からも明らかなように、保護素子であるＮＰＮトランジスタ１１が入力端子１３と低位電圧源端子１４との間に接続された構造になっている。

【0032】

つぎに、この構造でＮＰＮトランジスタ１１が保護素子として機能する動作について説明をする。ＥＳＤによって、本実施形態の半導体装置の入力端子１３に、Ｐ型半導体基板１を基準として正の過電圧が印加されると、保護素子１１のコレクタとベース間のＰＮ接合が降伏し、降伏後の電流が保護素子１１のベースであるＰ型半導体基板１内を流れる。この電流とＰ型半導体基板１の寄生抵抗１２とによって、保護素子１１のベースとエミッタの間に電位差が生じ、この電位差が所定の値以上に達すると保護素子１１がオンして、ＥＳＤによる電流を、そのコレクタからエミッタすなわちＰ型半導体基板１に流し、半導体装置の入力回路のＰＮＰトランジスタ１０をＥＳＤによる電圧から保護する。すなわち、前述のように、このＰＮ接合が降伏しても、その電圧が６０〜８０Ｖの範囲であれば、ＰＮ接合は直ちに破壊されないため、その間に半導体基板を流れる電流で、ＮＰＮトランジスタ１１のベース−エミッタ間の電圧が、このＮＰＮトランジスタ１１がオンするしきい値電圧に到達して、このＮＰＮトランジスタ１１をオンさせるように半導体基板の比抵抗（不純物濃度）を設定しておけば、降伏後、破壊に至る前にＮＰＮトランジスタ１１をオンさせて、降伏後の電流をＮＰＮトランジスタ１１を介して半導体基板側に逃がすことができ、ＰＮ接合の破壊を防止することができる。換言すれば、ＮＰＮトランジスタ１１がオンするしきい値電圧と、降伏後の電流の大きさとの関係から、半導体基板の比抵抗を設定しておくことにより、ＥＳＤに対しても、ＰＮ接合を破壊することなく、保護素子であるＮＰＮトランジスタ１１をオンさせて、ＰＮＰトランジスタ１０を保護することができる。

【0033】

この状況を図４のＥＳＤ電圧と降伏電流との関係を用いて説明する。図４は、前述の図２９で示した測定データと同じ方法で測定した、本実施形態による半導体装置の入力回路のＰＮＰトランジスタ１０の、ベースとコレクタ間の降伏時の電流−電圧特性の測定データである。この図から、６０Ｖ付近で保護素子であるＮＰＮトランジスタ１１のベースとコレクタ間の降伏が始まり、８０Ｖ付近でこの保護素子１１が動作し、保護素子が動作を始めると、電流が増えても、ＥＳＤによる電流を保護素子であるＮＰＮトランジスタ１１のコレクタからＰ型半導体基板１に流すことによってＥＳＤによる過電圧を抑制しており、ＮＰＮトランジスタ１１が、ＰＮＰトランジスタ１０の保護素子として機能していることが解る。

【0034】

このように半導体装置内の回路素子をＥＳＤから保護できる保護素子の性能を得るためには、前述のＰ型半導体基板の比抵抗を５〜５０Ω・ｃｍ程度とし、前述の第１および第２の領域の半導体装置表面からの深さを３〜２０μｍ程度の範囲として、保護素子であるＮＰＮトランジスタ１１がオンする電圧の著しい上昇、このトランジスタの電流増幅率の著しい低下、またはこのトランジスタの動作後のパンチスルーの発生を招かない程度の値とすることが好ましい。

【0035】

本発明による半導体装置は、特に追加のプロセスを必要としないことから、一般的な半導体装置のプロセスで製造することができる。
前述のＮ型半導体による第１の領域２および第２の領域６は、半導体基板上にエピタキシャル成長により成膜させた後、半導体基板の導電型と同じＰ型の不純物をドーピングして、このエピタキシャル層を分離することによって形成してもよく、或いはＰ型半導体基板にＮ型不純物を注入した後にアニーリングすることによって形成することもできる。

【0036】

なお、本実施形態においては、半導体基板１をＰ型、第１領域をＮ型の例で、回路素子をＰＮＰトランジスタ、保護素子をＮＰＮトランジスタの例で説明したが、半導体基板１をＮ型にして、各導電型をそれぞれ逆の導電型にしても、同様に保護素子としての機能を発揮させることができる。この場合、入力端子１３に印加される、半導体基板を基準として負の過電圧に対して、保護素子のトランジスタが機能する。以下の各実施形態においても同様である。

【0037】

（第２の実施形態）
本発明の第２の実施形態による半導体装置の、半導体構造の平面説明図、断面説明図および等価回路図が、図５〜７に示されている。本実施形態では、回路素子が横型ＰＮＰトランジスタである点が、第１の実施形態と異なっている。図５および図６に示されるように、実施形態１との構造上の相違は、ＰＮＰトランジスタ１０のコレクタ４が、第１の実施形態におけるＰ型半導体基板１ではなく、前述のＮ型半導体で形成された第１領域２内に、このトランジスタのエミッタ３の周囲を囲んで形成されたＰ型半導体領域である点のみである。図７の等価回路においても、ＰＮＰトランジスタ１０のコレクタ４と保護素子１１のベース（半導体基板１）が直接接続されていない点のみで異なる。それ以外の構造は、第１の実施形態と同じであり、図１と図５、図２と図６、および図３と図７のそれぞれにおいて、同じ部分には同じ符号を付して、その詳細な説明は省略する。

【0038】

本実施形態では、第１の実施形態と異なりＰ型半導体基板１は、ＰＮＰトランジスタ１０のエミッタ、コレクタと絶縁されているため、パッケージング構造の設計や、この半導体装置が実装される配線基板のパターン設計の自由度が高まるという利点がある。

【0039】

本実施形態による半導体装置では、保護対象の回路素子が横型ＰＮＰトランジスタ１０である点で第１の実施形態と異なるが、入力端子１３にＥＳＤが印加されれば、第１の実施形態と同様に、前述の第１領域２および前述の高不純物濃度の埋め込み層９を介してＰ型半導体基板１とのＰＮ接合に電圧が加わることとなる。しかし、第１の実施形態と同様に、ＮＰＮトランジスタ１１からなる保護素子が形成されているため、第１の実施形態と同様に、その電圧を抑制することができ、回路素子である横型ＰＮＰトランジスタ１０は保護される。

【0040】

（第３の実施形態）
本発明の第３の実施形態による半導体装置の、半導体構造の平面説明図、断面説明図および等価回路図が、図８〜１０に示されている。本実施形態では、回路素子がＮＰＮトランジスタ１９であり、入力端子１３がコレクタに接続されている点が、第２の実施形態と異なっている。このＮＰＮトランジスタ１９は、図８および図９に示されるように、コンタクト領域１８を介して入力端子１３に接続された第１領域２をコレクタとし、第１領域２内に形成されたＰ型領域１６をベースとし、このＰ型領域１６内に形成されたＮ型領域１７をエミッタとして形成されている。図９および図１０に示されるように、等価回路においても、入力端子１３および保護素子１１のコレクタが、回路素子であるＮＰＮトランジスタ１９のコレクタと接続されている点が異っている。それ以外の構造は、第２の実施形態と同じであり、図５と図８、図６と図９、および図７と図１０がそれぞれ対応しており、同じ部分には同じ符号を付して、その詳細な説明を省略する。また、入力端子１３にＥＳＤが印加されれば、第１の実施形態と同様に第１領域２および埋め込み層９を介してＰ型半導体基板１とのＰＮ接合に電圧が加わる。しかし、第１の実施形態と同様に保護素子１１が形成されているため、その電圧を抑制することができ、回路素子であるＮＰＮトランジスタ１９は保護される。

【0041】

なお、図８および図９において、ＮＰＮトランジスタ１９は、縦型ＮＰＮトランジスタとして示されているが、このＮＰＮトランジスタ１９が、ベースであるＰ型領域１６とコレクタである第１領域２内のコンタクト領域１８とを接して形成された横型ＮＰＮトランジスタであっても、保護素子１１は、入力端子１３へのＥＳＤ電圧印加に対して、同様に回路素子を保護する機能を発揮する。またさらに、図８および図９に示される本実施形態の構造において、前述の第１領域２をコレクタでは無くエミッタとして機能させ、Ｐ型領域１６内に形成されたＮ型領域１７をエミッタではなくコレクタとして機能させるように形成された、ＮＰＮトランジスタのエミッタが入力端子に接続される入力回路を有する半導体装置としても、保護素子１１は、入力端子１３へのＥＳＤ電圧印加に対して、同様に回路素子を保護する機能を発揮する。

【0042】

（第４の実施形態）
本発明の第４の実施形態による半導体装置の、半導体構造の平面説明図、断面説明図および等価回路図が、図１１〜１３に示されている。本実施形態では、回路素子がＰチャネル接合型電界効果トランジスタ２３であり、入力端子１３がゲートに接続されている点が、第２の実施形態と異なっている。このＰチャネル接合型電界効果トランジスタ２３は、図１１および図１２に示されるように、コンタクト領域２２を介して入力端子１３に接続された第１領域２をゲートとし、第１領域２内に形成されたＰ型領域２０をソースとし、同様に第１領域２内に形成されたＰ型領域２１をドレインとして形成されている。図１２および図１３に示されるように、等価回路においても、回路素子がＰチャネル接合型電界効果トランジスタ２３であり、入力端子１３および保護素子１１のコレクタが、このＰチャネル接合型電界効果トランジスタ２３のゲートに接続されている点が第２の実施形態と異なっている。それ以外の構造は、第２の実施形態と同じであり、図５と図１１、図６と図１２、および図７と図１３がそれぞれ対応しており、同じ部分には同じ符号を付して、その詳細な説明を省略する。また、入力端子１３にＥＳＤが印加されれば、第１の実施形態と同様に第１領域２および埋め込み層９を介してＰ型半導体基板１とのＰＮ接合に電圧が加わる。しかし、第１の実施形態と同様に保護素子１１が形成されているため、その電圧を抑制することができ、回路素子であるＰチャネル接合型電界効果トランジスタ２３は保護される。

【0043】

（第５の実施形態）
本発明の第５の実施形態による半導体装置の、半導体構造の平面説明図、断面説明図および等価回路図が、図１４〜１６に示されている。本実施形態では、回路素子がＮチャネル接合型電界効果トランジスタ２８であり、入力端子１３がドレインに接続されている点が、第２の実施形態と異なっている。このＮチャネル接合型電界効果トランジスタ２８は、図１４および図１５に示されるように、コンタクト領域２６を介して入力端子１３に接続された第１領域２をドレインとし、コンタクト領域２７を有し第１領域２内に形成されたＰ型領域２４をゲートとし、このＰ型領域２４内に形成されたＮ型領域２５をソースとして形成されている。図１５および１６に示されるように、等価回路においても、回路素子がＮチャネル接合型電界効果トランジスタ２８であり、入力端子１３および保護素子１１のコレクタが、このＮチャネル接合型電界効果トランジスタ２８のドレインに接続されている点が第２の実施形態と異なっている。それ以外の構造は、第２の実施形態と同じであり、図５と図１４、図６と図１５、および図７と図１６がそれぞれ対応しており、同じ部分には同じ符号を付して、その詳細な説明を省略する。また、入力端子１３にＥＳＤが印加されれば、第１の実施形態と同様に第１領域２および埋め込み層９を介してＰ型半導体基板１とのＰＮ接合に電圧が加わる。しかし、第１の実施形態と同様に保護素子１１が形成されているため、その電圧を抑制することができ、回路素子であるＮチャネル接合型電界効果トランジスタ２８は保護される。

【0044】

なお、図１５および図１６に示される本実施形態の構造において、前述の第１領域２をドレインでは無くソースとして機能させ、Ｐ型領域２４内に形成されたＮ型領域２５をソースではなくドレインとして機能させるように形成された、Ｎチャネル接合型電界効果トランジスタのソースが入力端子に接続される入力回路を有する半導体装置としても、保護素子１１は、入力端子１３へのＥＳＤ電圧印加に対して、同様に回路素子を保護する機能を発揮する。

【0045】

（第６の実施形態）
本実施形態は、平面説明図として図１７〜１９に示されているように、前述の第１、第２、および第４の実施形態の第１領域２が２個設けられ、保護される回路素子も２個形成され、保護素子を構成する第２領域６がその間に共通に設けられた例である。すなわち、図１７〜１９では、第１領域２およびその中に形成されるＰＮＰトランジスタ１０を構成するベース、エミッタおよびコレクタや、Ｐチャネル接合型電界効果トランジスタ２３を構成するゲート、ソースおよびドレインの各領域が線対称に形成され、第２領域６、第２領域６と半導体基板１との接続領域８、および図１７における縦型ＰＮＰトランジスタ１０のコレクタ４は、それぞれ１個で形成されている。ただし、第１領域２内に形成されている各トランジスタを構成する各領域は必ずしも線対称に設けられる必要はなく、また縦型ＰＮＰトランジスタ１０のコレクタ４または接続領域８を、２個の第１領域それぞれに１個ずつ設けることも可能である。

【0046】

このように第１領域２を２個配置することによって、第１領域２とＰ型半導体基板１との間でＰＮ接合がそれぞれ形成されることとなる。このため、この第１領域２をコレクタとして形成される前述の保護素子１１は、２個の第１領域２をコレクタとして備えたマルチコレクタ形式のＮＰＮトランジスタとして、ベースをＰ型半導体基板１、エミッタを前述の１個の第２領域６として形成される。従って、この１個の保護素子１１は、２つの第１領域２のいずれにＥＳＤ電圧が印加されても保護素子として機能することができるため、１つの保護素子で、２つのトランジスタをＥＳＤから保護することができる。この点においても、本発明の半導体装置は、トランジスタごとに保護素子を必要とする従来技術の半導体装置と比べて、より小さい面積で形成することができるのである。なお、図１７、図１８および図１９は、第１、第２および第４の実施形態にこの実施形態を適用した図であるが、第３および第５の実施形態への本実施形態の適用も可能である。

【0047】

図２０は、前述の第６の実施形態の応用例である、本発明の半導体装置においてトランジスタがその中に形成される前述の第１領域２と、その保護素子１１のエミッタとなる前述の第２領域６の配置例を示す平面説明図である。この例では、前述の第１領域２が縦横それぞれの方向に並んで配置されており、前述の第２領域６が、これら第１領域２の間にそれぞれ配置されている。

【0048】

第６の実施形態と同様に、前述の保護素子１１は、この第２領域６をエミッタとし、その周囲に隣接して複数個配置されている第１領域２のそれぞれ全てをコレクタとして形成される。従って、１個の保護素子１１は、隣接する４個の第１領域２に形成されているそれぞれのトランジスタの保護素子として機能することができる。この応用例から解るように、本発明の半導体装置は、保護対象となるトランジスタの数が増えるほど、従来技術による半導体装置に対する面積縮小の効果が大きくなるのである。

【0049】

（第７の実施形態）
それぞれ図２１および図２２に示されている実施形態は、第１および第２の実施形態の第１領域２の平面形状を円形状にした例である。この第１領域２が、図１７や図１８に示すような矩形の形状の場合、この領域とこの領域が形成されている半導体基板１との間に電圧が印加された際に、その矩形の四隅の頂点付近に電界が集中し、その周辺で降伏が起こり易くなる。従って、この第１領域２の形状を円形にすることは、この第１領域２とＰ型半導体１との接合の降伏電圧を高めることができるという利点がある。

【0050】

ここで、本発明の半導体装置の保護素子１１が、そのコレクタからエミッタに流すことができる電流の大きさは、そのコレクタやエミッタに比べて不純物濃度が低く高い電気抵抗を有する半導体基板１をその領域とする保護素子１１のベースの幅と反比例する関係にある。そして、この保護素子１１のベース領域の実質的な幅は、コレクタ領域である前述の第１領域と、これに隣接して配置されエミッタ領域となる前述の第２領域との間隔である。

【0051】

このため、この第１領域の形状を前述のように円形とした場合は、これに隣接して配置される第２領域の第１領域と対向する部分の形状を、第１領域の外形における第２領域と対向する部分の形状に沿った形状にすることが、保護素子１１の、ＥＳＤによる降伏電流を流す能力を維持する点で好ましい。図２１〜２２に示されている例は、この考えに基づき、この第２領域の形状の一部を図２１や図２２に示す曲線形状としたものであり、保護素子１１のＥＳＤによる電流を流す能力を低下させることなく、前述の降伏電圧の向上を図れるという利点がある。なお、図２１および図２２は、第１および第２の実施形態の構造に適用した例であるが、第３ないし第５の実施形態の構造にも適用することが可能である。

【0052】

（第８の実施形態）
本発明の第８の実施形態である半導体装置の半導体構造の等価回路図および断面説明図が、それぞれ図２３および図２４に示されている。本実施形態では、入力端子１３ａおよび入力端子１３ｂの２つの入力端子を含む差動入力式の入力回路を持つ半導体装置への適用を想定したものである。

【0053】

図２３を参照すると、本実施形態の等価回路は、入力端子１３ａ、１３ｂ、差動入力部を構成する１組のＮＰＮトランジスタ１９ａ、１９ｂ、入力端子１３ａ、１３ｂの間の過大な電圧差を制限する他の１組のＮＰＮトランジスタ１９ｃ、１９ｄ、保護素子１１ａ、１１ｂ、Ｐ型半導体基板１の寄生抵抗１２ａ、１２ｂ、および電流源２９から構成されている。ＮＰＮトランジスタ１９ａ、１９ｂは、そのベースが、入力端子１３ａ、１３ｂ、ＮＰＮトランジスタ１９ｃ、１９ｄのベースおよびコレクタ、および保護素子１１ａ、１１ｂのコレクタにそれぞれ接続され、そのエミッタが、共に電流源２９の一端に接続されている。ＮＰＮトランジスタ１９ｃ、１９ｄのエミッタは、相互にＮＰＮトランジスタ１９ｄ、１９ｃのベースに接続されている。さらに保護素子１１ａ、１１ｂは、そのベースが寄生抵抗１２ａ、１２ｂの一端にそれぞれ接続され、そのエミッタが、寄生抵抗１２ａ、１２ｂの他端および電流源２９の他端と共に、低位電圧源端子１４に接続されている。

【0054】

ＮＰＮトランジスタ１９ｃ、１９ｄは、そのコレクタが入力端子１３ａ、１３ｂに接続された前述の第３の実施形態と同じ構成であるため、保護素子１１ａ、１１ｂは、前述の第３の実施形態と同様にＮＰＮトランジスタ１９ｃ、１９ｄの保護素子として動作する。一方ＮＰＮトランジスタ１９ａ、１９ｂは、ベースが入力端子１３ａ、１３ｂに接続された構成であるが、前述のとおり、保護素子１１ａ、１１ｂが、入力端子１３ａ、１３ｂへのＥＳＤ電圧の印加に対してＮＰＮトランジスタ１９ｃ、１９ｄが破壊されないよう保護素子として動作し、そのコレクタへの電圧を抑制するため、そのコレクタに接続されたＮＰＮトランジスタ１９ａ、１９ｂのベースにも破壊に至るような過大な電圧は印加されないこととなり、実質的に保護素子１１ａ、１１ｂは、ＮＰＮトランジスタ１９ａないし１９ｄの全ての保護素子として機能することができる。

【0055】

（第９の実施形態）
本発明の第９の実施形態である半導体装置の半導体構造の等価回路図および断面説明図が、それぞれ図２５および図２６に示されている。本実施形態では、入力端子１３ａ、１３ｂの間の過大な電圧差を制限する１組のトランジスタが、ＮＰＮトランジスタ１９ｃ、１９ｄではなくＰＮＰトランジスタ１０ａ、１０ｂである点が、前述の第８の実施形態と異なっている。その他の構成は、各素子間の接続状態を含めて第８の実施形態と同じであり、同じ部分には同じ符号を付して、その詳細な説明は省略する。

【0056】

ＰＮＰトランジスタ１０ａ、１０ｂは、そのベースが入力端子１３ａ、１３ｂに接続された前述の第２の実施形態と同じ構成であるため、保護素子１１ａ、１１ｂは、前述の第２の実施形態と同様にＰＮＰトランジスタ１０ａ、１０ｂの保護素子として動作する。一方ＮＰＮトランジスタ１９ａ、１９ｂは、前述の第８の実施形態同様に、ベースが入力端子１３ａ、１３ｂに接続された構成であるが、第８の実施形態と同様に、保護素子１１ａ、１１ｂが、入力端子１３ａ、１３ｂへのＥＳＤ電圧の印加に対してＰＮＰトランジスタ１０ａ、１０ｂが破壊されないよう保護素子として動作し、そのベースへの電圧を抑制するため、そのベースに接続されたＮＰＮトランジスタ１９ａ、１９ｂのベースにも破壊に至るような過大な電圧は印加されないこととなり、実質的に保護素子１１ａ、１１ｂは、ＰＮＰトランジスタ１０ａ、１０ｂ、およびＮＰＮトランジスタ１９ａ、１９ｂ全ての保護素子として機能することができる。

【産業上の利用可能性】

【0057】

本発明による半導体装置は、表示機器や移動体通信端末等の民生用途、また各種生産設備等の一般産業用途を始め、あらゆる産業分野に利用できるが、特に、人に触れられる機会が多くＥＳＤが印加されやすい携帯機器や、高い信頼性が求められる医療機器や輸送機器関係の産業に利用することができる。

【符号の説明】

【0058】

１ Ｐ型半導体基板
２ Ｎ型半導体による第１領域
３ 第１および第２の実施形態の回路素子のエミッタ
４ 第１および第２の実施形態の回路素子のコレクタ
５ 第１領域２内のコンタクト領域
６ Ｎ型半導体による第２領域
６ａ Ｎ型半導体による第２領域６のコンタクト領域
７ 導電体
８ Ｎ型半導体による第２領域とＰ型半導体基板１の接続領域
９ 第１領域よりも高不純物濃度のＮ型領域（埋め込み領域）
１０、１０ａ、１０ｂ 第１、第２および第９の実施形態の回路素子（ＰＮＰトランジスタ）
１１、１１ａ、１１ｂ 保護素子（ＮＰＮトランジスタ）
１２、１２ａ、１２ｂ Ｐ型半導体基板の寄生抵抗
１３、１３ａ、１３ｂ 入力端子
１４ 低位電圧源端子
１５ 高位電圧源端子
１６ 第３の実施形態における第１領域２内のＰ型領域
１７ 第３の実施形態におけるＰ型領域１６内のＮ型領域
１８ 第３の実施形態における第１領域２のコンタクト領域
１９、１９ａ、１９ｂ、１９ｃ、１９ｄ 第３、第８および第９の実施形態における回路素子（ＮＰＮトランジスタ）
２０ 第４の実施形態における第１領域２内のＰ型領域
２１ 第４の実施形態における第１領域２内の他のＰ型領域
２２ 第４の実施形態における第１領域２内のＮ型領域
２３ 第４の実施形態における回路素子（Ｐチャネル接合型電界効果トランジスタ）
２４ 第５の実施形態における第１領域２内のＰ型領域
２５ 第５の実施形態における第１領域２内のＰ型領域２４内のＮ型領域
２６ 第５の実施形態における第１領域２のコンタクト領域
２７ 第５の実施形態における第１領域２内のＰ型領域２４のコンタクト領域
２８ 第５の実施形態における回路素子（Ｎチャネル接合型電界効果トランジスタ）
２９ 電流源
３０ 従来技術によるＥＳＤ保護素子（ダイオード）
３１ 従来技術による他のＥＳＤ保護素子
３２ 従来技術を示す図２８および図２９における回路素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】