特許 5795196 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5795196

(24)【登録日】2015年8月21日

(45)【発行日】2015年10月14日

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H01L 23/00 20060101AFI20150928BHJP

【ＦＩ】

   H01L23/00 A

【請求項の数】3

【全頁数】14

(21)【出願番号】特願2011-129230(P2011-129230)

(22)【出願日】2011年6月9日

(65)【公開番号】特開2012-256741(P2012-256741A)

(43)【公開日】2012年12月27日

【審査請求日】2014年4月23日

(73)【特許権者】

【識別番号】000190688

【氏名又は名称】新光電気工業株式会社

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(72)【発明者】

【氏名】山西 学雄

【審査官】 松田 直也

(56)【参考文献】

【文献】 国際公開第２００２／０８２５４０（ＷＯ，Ａ１）

【文献】 特開２００８−１４７４７２（ＪＰ，Ａ）

【文献】 特開２００４−３１９６３８（ＪＰ，Ａ）

【文献】 特開２００３−３１８３５９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／００

(57)【特許請求の範囲】

【請求項1】

最上層の配線パターンと、
前記配線パターンを被覆し、前記配線パターンの一部を接続用パッドとして露出する開口部を有するソルダレジスト層と、
半導体パッケージに搭載される搭載用部品の接続端子と電気的に接続される複数の前記接続用パッドと、
前記接続用パッドのうち少なくとも２つの第１接続用パッドの領域内に形成され、前記第１接続用パッドよりも小さい平面形状を有する認識マークと、を有し、
前記第１接続用パッドとして露出される前記配線パターンの一部に凹部又は凸部が形成されることで前記認識マークが形成されていることを特徴とする半導体パッケージ。

【請求項2】

前記認識マークは、前記第１接続用パッドとして露出される前記配線パターンの一部が除去され該配線パターンの下層の絶縁層が露出されることで形成されていることを特徴とする請求項１に記載の半導体パッケージ。

【請求項3】

前記第１接続用パッドの平面形状は円形形状であり、
前記認識マークの平面形状は、前記第１接続用パッドと異なる形状であることを特徴とする請求項１又は２に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージに関するものである。

【背景技術】

【0002】

半導体パッケージ同士を積層する構造として所謂ＰＯＰ（Package On Package）構造と呼ばれるものが知られている。近年、半導体パッケージの小型化が進み、半導体パッケージに形成される配線パターン及び接続パッドが微細化されている。このため、配線パターン間や接続パッド間に、被搭載側の半導体パッケージに搭載側の半導体パッケージを搭載する際に使用される認識マーク（例えば、位置合わせマークや製品識別マーク）を単独で設けることが困難になっている。

【0003】

そこで、被搭載側の半導体パッケージに搭載側の半導体パッケージを搭載する際において、被搭載側の半導体パッケージの位置を認識するために、特定の接続パッドの形状を他の接続パッドの形状と異なる形状に形成することで、その接続パッドに認識マーク機能を持たせる技術が提案されている（例えば、特許文献１，２参照）。例えば図９に示すように、円形形状の接続パッド９１を有する被搭載側の半導体パッケージ９０において、特定の複数の接続パッド９２が他の接続パッド９１とは異なる四角形状に形成される。そして、この半導体パッケージ９０に搭載用の半導体パッケージ（図示略）を搭載する際には、例えば搭載装置のカメラ等で四角形状の接続パッド９２（認識マーク）の位置が検出され、被搭載側の半導体パッケージと搭載側の半導体パッケージとの位置合わせが行われる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−１４６９６９号公報

【特許文献2】特開２００８−１４７４７２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところが、電子機器における小型化・薄型化が一層進み、半導体パッケージに対する高密度化、小型化の要請はさらに高まっている。これに伴って配線密度がさらに高くなると、接続パッドの形状に制約が生じるという問題がある。例えば接続パッドが四角形状である場合には、そのコーナー部分において配線の高密度化が阻害されるため、配線密度の高い半導体パッケージでは、接続パッドを四角形状に形成することができない。このため、接続パッドの形状の相違を利用して、接続パッドに認識マーク機能を持たせることが困難になっている。

【課題を解決するための手段】

【0006】

本発明の一観点によれば、最上層の配線パターンと、前記配線パターンを被覆し、前記配線パターンの一部を接続用パッドとして露出する開口部を有するソルダレジスト層と、半導体パッケージに搭載される搭載用部品の接続端子と電気的に接続される複数の接続用パッドと、前記接続用パッドのうち少なくとも２つの第１接続用パッドの領域内に形成され、前記第１接続用パッドよりも小さい平面形状を有する認識マークと、を有する。また、前記第１接続用パッドとして露出される前記配線パターンの一部に凹部又は凸部が形成されることで前記認識マークが形成されている。

【発明の効果】

【0007】

本発明の一観点によれば、配線の高密度化に対応させつつも、接続用パッドに認識マーク機能を持たせることができるという効果を奏する。

【図面の簡単な説明】

【0008】

【図1】（ａ）は下側パッケージを示す概略平面図、（ｂ）は図１（ａ）に示す下側パッケージのＡ−Ａ概略断面図である。

【図2】接続用パッド及び認識マークを示す概略平面図及び概略断面図である。

【図3】（ａ）は上側パッケージを示す概略平面図、（ｂ）は図３（ａ）に示す下側パッケージのＢ−Ｂ概略断面図である。

【図4】半導体装置を示す概略断面図である。

【図5】（ａ）〜（ｅ）は、下側パッケージの製造方法を示す概略断面図である。

【図6】（ａ）〜（ｅ）は、下側パッケージの製造方法を示す概略断面図である。

【図7】（ａ）、（ｂ）は、半導体装置の製造方法を示す概略断面図である。

【図8】（ａ）〜（ｃ）は変形例の認識マークを示す概略平面図、（ｄ）は変形例の認識マークを示す概略平面図及び概略断面図である。

【図9】従来の半導体パッケージを示す概略平面図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。
以下、一実施形態を図１〜図７に従って説明する。なお、以下の説明では、ＰＯＰ構造の半導体装置７０（図４参照）のうち、被搭載側の半導体パッケージを下側パッケージ１と称し、搭載側の半導体パッケージを上側パッケージ５０と称する。

【0010】

（下側パッケージの構造）
図１（ｂ）に示すように、下側パッケージ１は、配線基板２と、その配線基板２にフリップチップ実装された半導体素子３と、それら配線基板２と半導体素子３との隙間を充填するように設けられたアンダーフィル樹脂４とを有している。

【0011】

配線基板２は、基板本体１０と、最上層の配線パターン２０、最下層の配線パターン３０と、ソルダレジスト層４０，４１とを有している。
基板本体１０は、コア基板１１と、そのコア基板１１に積層された複数の絶縁層１２，１３と、その複数の絶縁層１２，１３に形成された配線１４，１５及びビア１６，１７等を有している。基板本体１０に設けられた配線１４，１５及びビア１６，１７は、配線パターン２０及び配線パターン３０を電気的に接続している。なお、配線１４，１５及びビア１６，１７の材料としては、例えば銅（Ｃｕ）を用いることができる。また、絶縁層１２，１３の材料としては、例えばエポキシ系樹脂やポリイミド樹脂などの絶縁樹脂を用いることができる。

【0012】

配線パターン２０は、基板本体１０の実装面側（図中の上面側）に設けられている。この配線パターン２０は、半導体素子３のバンプ３ａと電気的に接続される半導体素子用パッド２１、又は下側パッケージ１と上側パッケージ５０（図３参照）との間を電気的に接続するための接続用パッド２２を有している。半導体素子用パッド２１は、平面視は図示を省略するが、半導体素子３のバンプ３ａの配設形態に応じて、半導体素子３が実装される実装領域にマトリクス状に配列されている。この半導体素子用パッド２１の平面形状は、例えば円形形状に形成されている。

【0013】

一方、本実施形態の接続用パッド２２は、図１（ａ）に示すように、半導体素子３の外周縁を囲む配置で二列に設けられている。この接続用パッド２２の平面形状は、例えば直径２４０μｍ〜２５０μｍの円形形状に形成されている。また、接続用パッド２２のうち少なくとも２つの接続用パッド２２Ａの領域には、その接続用パッド２２Ａの平面形状よりも小さな面積を有する形状の認識マーク２３が形成されている。この２つの接続用パッド２２Ａは、下側パッケージ１と上側パッケージ５０（図３参照）とを電気的に接続する端子としての機能を有するとともに、認識マーク（上側パッケージを実装する際の位置合わせマークや製品識別マーク）としての機能も有している。このような認識マーク２３の形成された接続用パッド２２Ａは、互いの離間距離を確保することにより認識マークとしての機能を高めることができるため、下側パッケージ１の平面対角線上に設けられている。認識マーク２３の平面形状は、図２に示すように、接続用パッド２２Ａの平面形状とは異なる四角形状に形成されている。また、この認識マーク２３は、接続用パッド２２Ａとして露出される配線パターン２０の一部に凹部２０Ｘが形成されることで形成されている。具体的には、接続用パッド２２Ａとして露出される配線パターン２０の一部に、平面形状が四角形状の凹部２０Ｘが形成されることで、その凹部２０Ｘの側壁と接続用パッド２２Ａの上面との境界（段差部）が認識マーク２３の輪郭として機能する。このような凹部２０Ｘは、例えばエッチング加工（ハーフエッチング）やプレス加工などによって形成することができる。

【0014】

なお、配線パターン２０の材料としては、例えば銅を用いることができる。また、配線パターン２０は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。

【0015】

図１（ｂ）に示すように、ソルダレジスト層４０は、配線パターン２０の一部を覆うように基板本体１０の上面側に設けられている。ソルダレジスト層４０の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。このソルダレジスト層４０には、半導体素子用パッド２１又は接続用パッド２２となる配線パターン２０の一部を露出させるための複数の開口部４０Ｘが形成されている。そして、アンダーフィル樹脂４が形成される前の状態において、この開口部４０Ｘによって、配線パターン２０の一部が半導体素子用パッド２１又は接続用パッド２２としてソルダレジスト層４０から露出される。なお、開口部４０Ｘの平面形状は、半導体素子用パッド２１及び接続用パッド２２が所望の形状となるように、本実施形態では円形形状に形成されている。

【0016】

配線パターン３０は、基板本体１０の下面側に設けられている。この配線パターン３０は、当該下側パッケージ１をマザーボード等の実装用基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子３２を配設するための外部接続用パッド３１を有している。外部接続用パッド３１は、基板本体１０の下面側に形成されたソルダレジスト層４１の開口部４１Ｘから配線パターン３０の一部が露出されることで形成されている。なお、配線パターン３０の材料としては、例えば銅を用いることができる。また、配線パターン３０は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。また、ソルダレジスト層４１の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。

【0017】

半導体素子３は、このような構造を有する配線基板２にフリップチップ接合されている。すなわち、半導体素子３は、その回路形成面（図１（ｂ）において下面）に配設されたバンプ３ａを介して、配線基板２の半導体素子用パッド２１と電気的に接続されている。

【0018】

アンダーフィル樹脂４は、配線基板２の上面と半導体素子３の下面との隙間を充填するように設けられている。このアンダーフィル樹脂４は、バンプ３ａと半導体素子用パッド２１との接続部分の接続強度を向上させると共に、配線パターン２０の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン２０の信頼性の低下を防ぐための樹脂である。なお、アンダーフィル樹脂４の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。

【0019】

（上側パッケージの構造）
次に、上側パッケージ５０の構造を説明する。
図３（ｂ）に示すように、上側パッケージ５０は、配線基板６０と、その配線基板６０にフリップチップ実装された第１の半導体素子５２と、第１の半導体素子５２の上に接着された第２の半導体素子５３とを有している。また、上側パッケージ５０は、第１の半導体素子５２と配線基板６０との隙間を充填するように設けられたアンダーフィル樹脂５４と、第１の半導体素子５２及び第２の半導体素子５３等を封止する封止樹脂５５とを有している。なお、図３（ａ）に示すように、第１の半導体素子５２の平面形状は、第２の半導体素子５３の平面形状よりも大きく形成されている。

【0020】

図３（ｂ）に示すように、配線基板６０は、基板本体６１と、基板本体６１の上面に形成された半導体素子用パッド６２及びボンディング用パッド６３と、基板本体６１の下面に形成された外部接続端子６４とを有している。

【0021】

基板本体６１は、図示は省略するが、複数の絶縁層と、複数の絶縁層に形成されたビア及び配線等から構成されている。基板本体６１に設けられたビア及び配線は、半導体素子用パッド６２、ボンディング用パッド６３及び外部接続端子６４を電気的に接続している。基板本体６１としては、例えばコアレス基板や、コア基板を有するコア付きビルドアップ基板等を用いることができる。

【0022】

半導体素子用パッド６２には、第１の半導体素子５２のバンプ５２ａがフリップチップ接合されている。また、ボンディング用パッド６３は、ボンディングワイヤ５６を介して、第２の半導体素子５３の上面に形成された電極パッド５３Ａと電気的に接続されている。これら半導体素子用パッド６２及びボンディング用パッド６３の材料としては、例えば銅を用いることができる。また、半導体素子用パッド６２及びボンディング用パッド６３は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。

【0023】

外部接続端子６４は、当該上側パッケージ５０と下側パッケージ１（図１参照）との間を接続するための接続端子（例えば、はんだボールやリードピン）である。それぞれの外部接続端子６４は、下側パッケージ１に配設されている接続用パッド２２，２２Ａ（図１参照）の各々に対向するように設けられている。すなわち、図３（ａ）に示すように、外部接続端子６４は、当該配線基板６０の外周縁（外形）に沿ってペリフェラル状に二列に設けられている。

【0024】

図３（ｂ）に示すように、アンダーフィル樹脂５４は、第１の半導体素子５２のバンプ５２ａと半導体素子用パッド６２との接続部分の接続強度を向上させるための樹脂であり、配線基板６０の上面と第１の半導体素子５２の下面との隙間を充填するように設けられている。なお、アンダーフィル樹脂５４の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。

【0025】

封止樹脂５５は、第１の半導体素子５２、第２の半導体素子５３、ボンディングワイヤ５６及びボンディング用パッド６３等を封止するように基板本体６１の上面に設けられている。この封止樹脂５５の材料としては、例えばエポキシ系樹脂を用いることができる。封止方法としては、例えばトランスファーモールド法を用いることができる。

【0026】

（半導体装置の構造）
次に、半導体装置７０の構造について説明する。
図４に示すように、半導体装置７０は、上述した下側パッケージ１と、その下側パッケージ１に積層接合された上側パッケージ５０とを有している。

【0027】

下側パッケージ１の上面に形成された接続用パッド２２，２２Ａには、上側パッケージ５０の下面に形成された外部接続端子６４が接合されている。これにより、下側パッケージ１と上側パッケージ５０とが積層接合され、ＰＯＰ構造の半導体装置７０が形成されている。

【0028】

（半導体装置の作用）
次に、半導体装置７０（特に、下側パッケージ１）の作用について説明する。
半導体装置７０は、下側パッケージ１において、接続用パッド２２のうち少なくとも２つの接続用パッド２２Ａに、その接続用パッド２２Ａよりも小さい平面形状を有する認識マーク２３が形成されている。これにより、下側パッケージ１と上側パッケージ５０との間を接続する端子として機能する接続用パッド２２Ａに認識マーク機能を持たせることができ、認識マークを形成するための専用領域を別途設ける必要がなくなる。また、接続用パッド２２Ａの領域内に認識マーク２３を形成するようにしたため、接続用パッド２２Ａの平面形状を、その他の接続用パッド２２の平面形状と同様の円形形状とすることができる。すなわち、認識マーク機能を持つ接続用パッド２２Ａの平面形状を、配線の高密度化に対応可能な形状（例えば、円形形状）に形成することができる。

【0029】

（半導体装置の製造方法）
次に、半導体装置７０の製造方法について説明する。
まず、下側パッケージ１の製造方法について説明する。図５及び図６に示す下側パッケージ１の製造方法では、図５（ａ）に示すコア基板１１を用いる。なお、このコア基板１１は、例えば銅張積層板（Copper Clad Laminated：ＣＣＬ）にスルーホール１０Ｘを形成し、スルーホール１０Ｘの側面にめっきを施すことで両面を導通させた後、サブトラクティブ法により配線１４，１５を形成することによって製造される。

【0030】

このコア基板１１の両面側に、図５（ｂ）に示すように絶縁層１２，１３を形成する。次に、図５（ｃ）に示すように、配線１４，１５の上面の一部が露出されるように、絶縁層１２，１３の所定箇所にそれぞれ開口部１２Ｘ，１３Ｘを形成する。この開口部１２Ｘ，１３Ｘは、例えばレーザ加工によって形成される。

【0031】

続いて、デスミア処理後、図５（ｄ）に示すように、絶縁層１２及び配線１４を覆うようにシード層Ｓ１を形成するとともに、絶縁層１３及び配線１５を覆うようにシード層Ｓ２を形成する。これらシード層Ｓ１，Ｓ２は、無電解銅めっき又はスパッタリングによって形成される。

【0032】

次に、図５（ｅ）に示すように、例えばセミアディティブ法により配線パターン２０，３０及びビア１６，１７を形成する。すなわち、シード層Ｓ１上に配線パターン２０の形状に対応した開口パターン８０Ｘを有するドライフィルムレジスト（ＤＦＲ）８０をフォトリソグラフィ法により形成し、上記シード層Ｓ１を給電層とする電解めっきによって配線パターン２０及びビア１６を形成する。なお、配線パターン３０及びビア１７も、上記配線パターン２０及びビア１６と同様に形成される。

【0033】

このように配線パターン２０，３０及びビア１６，１７が形成されると、図６（ａ）に示すように、ＤＦＲ８０及び不要なシード層Ｓ１，Ｓ２が除去される。
次に、図６（ｂ）に示すように、絶縁層１２の上面に、認識マーク２３（図２参照）の形状に対応した開口部８１Ｘを有するレジスト層８１を形成する。例えば配線パターン２０及び絶縁層１２を覆うようにレジスト層８１を形成後、フォトリソグラフィ法によりレジスト層８１を露光・現像して配線パターン２０の上面の一部を露出させる開口部８１Ｘを形成する。このときの開口部８１Ｘは、平面形状が四角形となる。なお、レジスト層８１の材料としては、所望の解像性があり、耐エッチング性がある材料であれば、特に限定されない。

【0034】

次に、図６（ｃ）に示すように、レジスト層８１をエッチングマスクとして、開口部８１Ｘから露出している配線パターン２０の部分にハーフエッチングを施し、当該部分を所要の深さまで除去して薄くする。これにより、開口部８１Ｘから露出している配線パターン２０に凹部２０Ｘが形成される。この工程で使用されるエッチング液は、配線パターン２０の材料に応じて適宜選択することができる。例えば配線パターン２０として銅を用いる場合には、エッチング液として塩化第二鉄水溶液を用いることができる。なお、このようなエッチング加工（ハーフエッチング）により凹部２０Ｘを形成することも可能であるが、例えばプレス加工により凹部２０Ｘを形成することもできる。

【0035】

続いて、上記凹部２０Ｘの形成後に、レジスト層８１を例えばアッシングにより除去する。
次いで、図６（ｄ）に示すように、絶縁層１２上に、配線パターン２０の上面の一部を露出させる開口部４０Ｘを有するソルダレジスト層４０を形成する。例えば配線パターン２０及び絶縁層１２を覆うようにソルダレジスト層４０を形成後、フォトリソグラフィ法によりソルダレジスト層４０を露光・現像して配線パターン２０の上面の一部を露出させる開口部４０Ｘを形成する。ここで、開口部４０Ｘは、上記レジスト層８１の開口部８１Ｘよりも平面形状が大きくなるように形成される。そして、この開口部４０Ｘによって、配線パターン２０の一部が半導体素子用パッド２１又は接続用パッド２２，２２Ａとしてソルダレジスト層４０から露出される。さらに、このとき、接続用パッド２２Ａでは、上記凹部２０Ｘの全てが開口部４０Ｘから露出され、その凹部２０Ｘによって認識マーク２３が形成される。

【0036】

また、絶縁層１３の下面に、配線パターン３０の下面の一部を露出させる開口部４１Ｘを有するソルダレジスト層４１を形成する。例えば配線パターン３０及び絶縁層１３を覆うようにソルダレジスト層４１を形成後、フォトリソグラフィ法によりソルダレジスト層４１を露光・現像して配線パターン３０の下面の一部を露出させる開口部４１Ｘを形成する。この開口部４１Ｘによって、配線パターン３０の一部が外部接続用パッド３１としてソルダレジスト層４１から露出される。

【0037】

次に、図６（ｅ）に示すように、外部接続用パッド３１上に、外部接続端子３２を形成する。例えば外部接続用パッド３１上に、適宜フラックスを塗布した後、外部接続端子３２（ここでは、はんだボール）を搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。

【0038】

続いて、このように製造された配線基板２に半導体素子３を実装する。具体的には、配線基板２の半導体素子用パッド２１上に、半導体素子３のバンプ３ａをフリップチップ接合する。続いて、フリップチップ接合された配線基板２と半導体素子３との間に、アンダーフィル樹脂４を充填し、そのアンダーフィル樹脂４を硬化する。以上の製造工程により、本実施形態の下側パッケージ１を製造することができる。

【0039】

次に、図７（ａ）に示すように、上側パッケージ５０を用意する。ここでは、図示を省略して詳細な説明を割愛するが、上側パッケージ５０は例えば以下のような方法で製造される。すなわち、半導体素子用パッド６２、ボンディング用パッド６３及び外部接続端子６４を有する配線基板６０を形成し、その配線基板６０の上面に形成された半導体素子用パッド６２に第１の半導体素子５２のバンプ５２ａをフリップチップ接合する。続いて、配線基板６０と第１の半導体素子５２との間にアンダーフィル樹脂５４を形成した後、第１の半導体素子５２の上に第２の半導体素子５３を接着剤により接着する。次いで、第２の半導体素子５３の上面に形成された電極パッド５３Ａと配線基板６０の上面に形成されたボンディング用パッド６３との間をボンディングワイヤ５６によりワイヤボンディング接続した後、半導体素子５２，５３及びボンディングワイヤ５６等を封止樹脂５５で樹脂封止する。

【0040】

次に、下側パッケージ１に上側パッケージ５０を積層接合（実装）する。以下にこの方法について詳述する。
まず、下側パッケージ１がキャリア（図示略）に収納され、その収納された下側パッケージ１の表面（上面）が、固定点に配設されたカメラ（図示略）により撮影される。このとき、カメラにより撮影された撮影画像が画像処理され、下側パッケージ１の接続用パッド２２Ａに形成された認識マーク２３の位置が検出され、２つの認識マーク２３の配置位置から下側パッケージ１の品種が識別される。この識別によって下側パッケージ１が所望の品種（製品）でないと判別された場合には、その下側パッケージ１に上側パッケージ５０を搭載しないようにする。また、必要に応じてエラーメッセージを発する。

【0041】

一方、下側パッケージ１が所望の品種（製品）であると判別された場合には、上記検出された認識マーク２３の位置に基づいて、下側パッケージ１の位置が認識される。そして、その認識された下側パッケージ１の位置に基づいて、図７（ａ）に示すように、下側パッケージ１の接続用パッド２２，２２Ａに、上側パッケージ５０の外部接続端子６４を位置合わせする。このとき、上側パッケージ５０の外部接続端子６４には図示しないフラックスが転写されている。

【0042】

次に、キャリアにセットされている下側パッケージ１に位置合わせして上側パッケージ５０が載置されると、キャリアがリフロー炉（図示略）に搬送される。そして、このリフロー炉内では外部接続端子６４（はんだボール）がリフローされ、接続用パッド２２，２２Ａ部分で下側パッケージ１と上側パッケージ５０とが接合される。これにより、図７（ｂ）に示すようなＰＯＰ構造の半導体装置７０が製造される。

【0043】

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）下側パッケージ１において、接続用パッド２２のうち少なくとも２つの接続用パッド２２Ａに、その接続用パッド２２Ａよりも小さい平面形状を有する認識マーク２３を形成するようにした。これにより、接続用パッド２２Ａに認識マーク機能を持たせることができ、認識マークを形成するための専用領域を別途設ける必要がなくなる。また、接続用パッド２２Ａの領域内に認識マーク２３を形成するようにしたため、接続用パッド２２Ａの平面形状を、その他の接続用パッド２２の平面形状と同様の円形形状とすることができる。すなわち、認識マーク機能を持つ接続用パッド２２Ａの平面形状を、配線の高密度化に対応可能な形状（例えば、円形形状）に維持することができる。

【0044】

（２）接続用パッド２２，２２Ａよりも小さい平面形状となるように、つまり接続用パッド２２，２２Ａと異なる形状になるように認識マーク２３を形成するようにした。このため、カメラ等によって認識マーク２３を検出する際に、認識マーク２３と、接続用パッド２２，２２Ａとを容易に判別することができ、認識マーク２３の位置を容易に検出（認識）することができる。

【0045】

（３）配線パターン２０に形成された凹部２０Ｘによって認識マーク２３が形成される、つまり認識マーク２３の輪郭（外形）が段差部によって形成される。これにより、カメラ等によって認識マーク２３を検出する際に、認識マーク２３と接続用パッド２２Ａの上面とのコントラストが得やすくなり、認識マーク２３の輪郭を認識し易くなるため、認識マーク２３の認識性を向上させることができる。したがって、下側パッケージ１に上側パッケージ５０を搭載する際において、下側パッケージ１の位置認識の精度を向上させることができる。

【0046】

さらに、接続用パッド２２Ａの大部分に認識マーク２３が形成される場合であっても、その認識マーク２３は配線パターン２０によって形成されているため、上側パッケージ５０の外部接続端子６４と接合される配線パターン２０の表面積を、接続用パッド２２と同様に確保することができる。これにより、接続用パッド２２Ａにおいて、外部接続端子６４との接合強度が低下するといった問題の発生を抑制することができる。

【0047】

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、認識マーク２３の平面形状を四角形状にしたが、これに限定されない。例えば図８に示すように、認識マーク２３の平面形状を十字状（図８（ａ）参照）や三角形状（図８（ｂ）参照）となるように形成してもよい。また、認識マーク２３の平面形状を円形形状（図８（ｃ）参照）となるように形成してもよい。このとき、認識マーク２３と接続用パッド２２，２２Ａとの平面形状が共に円形形状になるため、それら認識マーク２３と接続用パッド２２，２２Ａとを判別可能な面積差となるように、認識マーク２３を接続用パッド２２，２２Ａよりも小さく形成する。以上のように、接続用パッド２２，２２Ａと判別することのできる形状であれば、認識マーク２３の形状は特に限定されず、他にも例えば認識マーク２３の平面形状を×字形状や−字形状となるように形成することができる。

【0048】

・上記実施形態では、接続用パッド２２Ａとして露出される配線パターン２０の一部に形成された凹部２０Ｘによって認識マーク２３を形成するようにした。これに限らず、例えば接続用パッド２２Ａとして露出される配線パターン２０の一部に凸部を形成し、その凸部によって認識マーク２３を形成するようにしてもよい。

【0049】

・上記実施形態では、接続用パッド２２Ａとして露出される配線パターン２０の一部を薄化して認識マーク２３を形成するようにした。これに限らず、例えば図８（ｄ）に示すように、接続用パッド２２Ａとして露出される配線パターン２０の一部を除去し、その配線パターン２０の下層の絶縁層１２を露出させて認識マーク２３を形成するようにしてもよい。この場合には、認識マーク２３の境界部分が、絶縁層１２と配線パターン２０という材質の異なる部材によって形成されるため、カメラ等によって認識マーク２３を検出する際に、認識マーク２３の輪郭を認識し易くなる。これにより、認識マーク２３の認識性を向上させることができ、ひいては下側パッケージ１に上側パッケージ５０を搭載する際における下側パッケージ１の位置認識の精度を向上させることができる。但し、この場合には、上側パッケージ５０の外部接続端子６４との接合強度を考慮して、配線パターン２０を除去する領域を極力小さくすることが好ましい。

【0050】

なお、図８（ｄ）では、接続用パッド２２Ａとして露出される配線パターン２０のうち、平面形状が直線形状の４つの小領域２３Ａで配線パターン２０が除去されている。また、これら４つの小領域２３Ａは、接続用パッド２２Ａの領域において平面視で略四角形を構成する位置に設けられている。そして、これら４つの小領域２３Ａを合わせた形状が認識マーク２３として機能する。

【0051】

・上記実施形態における接続用パッド２２Ａ、つまり認識マーク２３の形成された接続用パッド２２Ａの数及び配置位置に特に限定されない。すなわち、接続用パッド２２Ａを３つ以上設けるようにしてもよい。また、上記実施形態では、接続用パッド２２Ａを下側パッケージ１の平面対角線上に設けるようにしたが、例えば下側パッケージにおいて平面視で三角形を構成する位置に接続用パッド２２Ａを設けるようにしてもよい。

【0052】

・上記実施形態の下側パッケージ１の配線基板２において、配線パターン２０，３０の下層の構造については特に限定されない。例えばコア基板１１の構造及び材質は特に限定されない。また、コア基板１１上に形成される下層配線（例えば、配線１４，１５）とそれを覆う絶縁層（例えば、絶縁層１２，１３）の層数についても特に限定されない。あるいは、基板本体１０として、コアレス基板を用いるようにしてもよい。

【0053】

・上記実施形態では、下側パッケージ１の配線基板２に外部接続端子３２を形成するようにしたが、この外部接続端子３２を省略することもできる。すなわち、必要なときに外部接続端子３２等を形成できるように配線パターン３０の一部が外部接続用パッド３１としてソルダレジスト層４１から露出された状態のままにしておいてもよい。

【0054】

・上記実施形態の上側パッケージ５０においては、半導体素子の積層構造としてフリップチップ接続とワイヤボンディング接続を併用した構造を採用した。これに限らず、第１の半導体素子５２の上に第２の半導体素子５３を積層する際に、両方の半導体素子５２，５３を共にワイヤボンディング接続により接続する形態や、両方の半導体素子５２，５３を共にフリップチップ接続により接続した積層形態を採用してもよい。また、配線基板６０に実装する半導体素子は１つであってもよい。

【符号の説明】

【0055】

１ 下側パッケージ（半導体パッケージ）
２ 配線基板
１２ 絶縁層
２０ 配線パターン
２０Ｘ 凹部
２２ 接続用パッド
２２Ａ 接続用パッド
２３ 認識マーク
５０ 上側パッケージ（搭載用部品）
６４ 外部接続端子
７０ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】