特許 5799959 電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5799959

(24)【登録日】2015年9月4日

(45)【発行日】2015年10月28日

(54)【発明の名称】電子部品

(51)【国際特許分類】

   H04B 1/40 20150101AFI20151008BHJP

【ＦＩ】

   H04B1/40

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2012-545747(P2012-545747)

(86)(22)【出願日】2011年11月21日

(86)【国際出願番号】JP2011076821

(87)【国際公開番号】WO2012070540

(87)【国際公開日】20120531

【審査請求日】2014年10月16日

(31)【優先権主張番号】特願2010-260995(P2010-260995)

(32)【優先日】2010年11月24日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005083

【氏名又は名称】日立金属株式会社

(74)【代理人】

【識別番号】100080012

【弁理士】

【氏名又は名称】高石 橘馬

(72)【発明者】

【氏名】佐竹 裕崇

【審査官】 原田 聖子

(56)【参考文献】

【文献】 特開２００９−１８２９０３（ＪＰ，Ａ）

【文献】 特開２００４−２９７４５６（ＪＰ，Ａ）

【文献】 特開２００７−２９５３２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ １／４０

Ｈ０１Ｌ ２５／００−２５／１６

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

導体パターンが形成された複数の絶縁体層を有する積層体と、前記積層体の上面の実装電極に搭載され、入力端子と出力端子を備えた増幅器用半導体素子とを具備する電子部品であって、
前記積層体の上面には前記増幅器用半導体素子と接続される端子電極が形成さており、
前記積層体の上面に近い絶縁体層に第一のグランド電極が形成されており、
前記積層体の下面に近い絶縁体層に第二のグランド電極が形成されており、
前記積層体の下面に第三のグランド電極が形成されており、
前記第一のグランド電極は前記実装電極に複数のビアホールで接続されており、
前記第三のグランド電極は前記第二のグランド電極に複数のビアホールを介して接続されており、
前記第一のグランド電極と前記第二のグランド電極との間で前記増幅器用半導体素子の下方の領域に、第一の回路ブロックを構成する導体パターンが配置されており、
前記第一の回路ブロックと前記増幅器用半導体素子との接続線路は、前記実装電極と前記第一のグランド電極とに挟まれた絶縁体層に配置された接続線路用導体パターンと、前記接続線路用導体パターンと前記第一の回路ブロックを構成するキャパシタンス用導体パターンとを接続する積層方向に連なった複数のビアホールとを有し、
前記接続線路用導体パターンの周囲に前記実装電極と前記第一のグランド電極とを接続する複数のビアホールが配置され、
前記増幅器用半導体素子の出力端子側の下方の領域に、前記実装電極と前記第三のグランド電極との間を直線状に連なって接続する複数のビアホールからなる放熱経路が形成されていることを特徴とする電子部品。

【請求項2】

請求項1に記載の電子部品において、前記接続線路用導体パターンが、前記増幅器用半導体素子の入力端子と接続する端子電極にビアホールを介して接続されたストリップラインであることを特徴とする電子部品。

【請求項3】

請求項1又は2に記載の電子部品において、前記増幅器用半導体素子に接続される電源線路用の導体パターンは、前記第一のグランド電極より上側の絶縁体層、及び前記第二のグランド電極より下側の絶縁体層に設けられていることを特徴とする電子部品。

【請求項4】

請求項１〜３のいずれかに記載の電子部品において、
前記放熱経路の複数のビアホールは面内方向に縦列配置しており、もって第一のシールドを構成し、
前記第一のシールドにより、前記第一のグランド電極と前記第二のグランド電極との間の前記積層体の内部が少なくとも２つの領域に区画され、
前記第一のシールドは前記実装電極の面積の１／２を超えない領域に設けられていることを特徴とする電子部品。

【請求項5】

請求項４に記載の電子部品において、
前記積層体の第一のグランド電極と第二のグランド電極との間の絶縁体層に、積層方向に連なって接続するとともに面内方向に縦列配置となるように複数のビアホールが形成されてなる第二のシールドを備え、前記第一のシールドと第二のシールドにより前記積層体の内部が少なくとも３つの領域に区画され、前記第一の回路ブロックを構成する導体パターンは前記第一のシールドと第二のシールドとの間の領域に設けられることを特徴とする電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は増幅器用半導体素子とフィルタ等の高周波回路とを具備する無線通信装置に好適な小型の電子部品に関する。

【背景技術】

【0002】

図13は無線LAN（Local Area Network）用の無線通信装置の高周波回路を示す。この高周波回路は、アンテナANTに接続され、送信回路TXと受信回路RXとの接続を切り替える高周波スイッチSWと、周波数f1の送信信号が通過する経路にアンテナANTから順に設けられたフィルタFIL2、増幅器PA、フィルタFIL1及びバランBAL1と、周波数f2の受信信号が通過する経路にアンテナANTから順に設けられたフィルタFIL4、ローノイズアンプLNA、フィルタFIL3及びバランBAL2とを有する。

【0003】

携帯電話等の無線通信装置の小型化は著しく、それに伴って高周波回路及びそれに用いる電子部品も急速に小型化されている。電子部品の小型化の一例として、特開平09-116091号は、図14に示すように、多層基板1120に増幅器用半導体素子1550等の部品を搭載した混成集積回路装置1000を開示している。増幅器用半導体素子1550は多層基板1120のキャビティ部の実装電極1050に半田付けされ、ボンディングワイヤ1600により多層基板1120の上面の端子電極1300に接続され、樹脂1540により封止されている。リアクタンス素子、抵抗等の実装部品1500，1510は多層基板1120の上面に搭載され、金属キャップ2000で覆われている。多層基板1120の絶縁体層には導体線路1200等が形成されており、ビアホール1310及び接続線路を介して実装部品1500，1510に接続されている。増幅器用半導体素子1550の下方ほぼ全体に複数のサーマルビア1010が設けられている。サーマルビア1010は実装電極1050、及び多層基板1120の下面に設けられたグランド電極1100に接続されている。

【0004】

増幅器用半導体素子1550の発熱対策に必須なサーマルビア1010は、図14に示すように、増幅器用半導体素子1550の下方の大部分を占めるため、その領域に他の回路を設けることができない。そのため、電子部品の小型化が阻害されてきた。

【0005】

これに対して、特開2009-182903号に開示された高周波モジュール（電子部品）2000では、図15に示すように、多層基板2120の上面にパワーアンプIC（増幅器用半導体素子）2550が実装されており、多層基板2120の絶縁体層に形成されたフィルタ2180はパワーアンプIC 2550のほぼ直下に配置されている。パワーアンプ用サーマルビア2030は多数のグランドビアホールにより構成されている。この構成により、特開平09-116091号のサーマルビア1010のように上面の実装電極1050と下面のグランド電極1100とを接続する必要がなく、ビアホールの数も少なくすることができるので、高周波モジュールを小型化することができる。

【0006】

特開2009-182903号のように増幅器用半導体素子の下方の領域にフィルタを配置すれば、高周波モジュールを小型化できる。しかし、通常フィルタの入力ポートと出力ポートは離れた位置にあるため、増幅器用半導体素子の入力ポートとの接続に必要な配線パターンが比較的長くなってしまう。配線パターンが長くなる程、それ自体や他の導体パターンとの干渉による寄生リアクタンスが大きくなる。

【0007】

特開2009-182903号では、上記配線パターンは、増幅器用半導体素子の下方の領域においてインターディジタル型λ／4共振器を構成する導体パターンと同じ層で、前記導体パターンを迂回するように形成されている。また、配線パターン専用のグランドパターンからなるトリプレートストリップ線路はビアホールを介して多層基板に実装されたチップコンデンサに接続されている。このような構成により損失を防止しているが、導体パターンを迂回するように配線パターン専用のグランドパターンを形成しているため、共振器を構成する導体パターンを形成する面積が少なくなり過ぎるという問題がある。また配線パターンが必然的に長くなり、損失が大きくなる。

【発明の概要】

【発明が解決しようとする課題】

【0008】

従って、本発明の目的は、回路ブロックと増幅器用半導体素子との接続による電気的特性の劣化を防ぎ、小型で電気的特性に優れた電子部品を提供することである。

【課題を解決するための手段】

【0009】

本発明の電子部品は、導体パターンが形成された複数の絶縁体層を有する積層体と、前記積層体の上面の実装電極に搭載され、入力端子と出力端子を備えた増幅器用半導体素子とを具備し、
前記積層体の上面には前記増幅器用半導体素子と接続される端子電極が形成さており、
前記積層体の上面に近い絶縁体層に第一のグランド電極が形成されており、
前記積層体の下面に近い絶縁体層に第二のグランド電極が形成されており、
前記積層体は下面に第三のグランド電極が形成されており、
前記第一のグランド電極は前記実装電極に複数のビアホールで接続されており、
前記第三のグランド電極は前記第二のグランド電極に複数のビアホールを介して接続されており、
前記第一のグランド電極と前記第二のグランド電極との間で前記増幅器用半導体素子の下方の領域に、第一の回路ブロックを構成する導体パターンが配置されており、
前記第一の回路ブロックと前記増幅器用半導体素子との接続線路は、前記実装電極と前記第一のグランド電極とに挟まれた絶縁体層に配置された接続線路用導体パターンと、前記接続線路用導体パターンと前記第一の回路ブロックを構成するキャパシタンス用導体パターンとを接続する積層方向に連なった複数のビアホールとを有し、
前記接続線路用の導体パターンの周囲に前記実装電極と前記第一のグランド電極とを接続する複数のビアホールが配置され、
前記増幅器用半導体素子の出力端子側の下方の領域に、前記実装電極と前記第三のグランド電極との間を直線状に連なって接続する複数のビアホールからなる放熱経路が形成されていることを特徴とする。

【0010】

このように第一の回路ブロックと増幅器用半導体素子との接続線路用の導体パターンは、上下の実装電極と第一のグランド電極に挟まれているため、電磁気的にシールドされ、干渉から保護される。

【0011】

前記接続線路用導体パターンは、前記増幅器用半導体素子の入力端子と接続する端子電極にビアホールを介して接続されたストリップラインであるのが好ましい。

【0012】

前記ビアホールは、前記接続線路用の導体パターンの周囲に形成されているのが好ましい。この構成により、電磁気的な干渉をいっそう低減することができる。

【0013】

前記増幅器用半導体素子に接続される電源線路用の導体パターンは、前記第一のグランド電極より上側の絶縁体層、及び前記第二のグランド電極より下側の絶縁体層に設けられているのが好ましい。この構成により、増幅器用半導体素子の電源線路用導体パターンと第一の回路ブロックの導体パターンとの干渉が低減される。

【0014】

増幅器用半導体素子の電源線路用導体パターンが第一のグランド電極の上側に配置されている場合、前記電源線路用導体パターンは第一の回路ブロックと増幅器用半導体素子との接続線路用の導体パターンと積層方向に重ならないのが好ましい。また電源線路用導体パターン及び接続線路用導体パターンが同じ絶縁体層上で同方向に伸びている場合、又は異なる絶縁体層上で近接している場合、両者の間に、前記第一のグランド電極と前記実装電極とを接続するビアホールが形成されているのが好ましい。

【0016】

前記放熱経路の複数のビアホールは面内方向に縦列配置しており、もって第一のシールドを構成し、前記第一のシールドにより、前記第一のグランド電極と前記第二のグランド電極との間の前記積層体の内部が少なくとも２つの領域に区画され、前記第一のシールドは前記実装電極の面積の１／２を超えない領域に設けられているのが好ましい。領域間にはシールドが存在するので、電磁気的な干渉が低減する。

【0017】

前記第一のシールドは、増幅器用半導体素子が発生する熱を第三のグランド電極に逃がす経路（第一の放熱経路）となる。前記第一のシールドは増幅器用半導体素子の信号出力側に設けるのが好ましい。放熱性を高めるために、シールドを複数列のビアホールにより構成しても良く、またシールド用ビアホールの内径を高周波信号を通過させるビアホールの内径より大きくしても良い。

【0018】

前記積層体の第一のグランド電極と第二のグランド電極との間の絶縁体層に、積層方向に連なって接続するとともに面内方向に縦列配置となるように複数のビアホールが形成されてなる第二のシールドを備え、前記第一のシールドと第二のシールドにより前記積層体の内部が少なくとも３つの領域に区画され、前記第一の回路ブロックを構成する導体パターンは前記第一のシールドと第二のシールドとの間の領域に設けられるのが好ましい。第二のシールドは、放熱性をいっそう高める第二の放熱経路として機能する。

【発明の効果】

【0019】

導体パターンが形成された複数の絶縁体層を有する積層体と、前記積層体の上面の実装電極に搭載されに増幅器用半導体素子とを具備する本発明の電子部品は、前記積層体の上面に近い絶縁体層に形成された第一のグランド電極と前記積層体の下面に近い絶縁体層に形成された第二のグランド電極との間で、前記増幅器用半導体素子の下方の領域に、第一の回路ブロックを構成する導体パターンが配置されており、かつ前記第一の回路ブロックと前記増幅器用半導体素子との接続線路用の導体パターンの少なくとも一部が前記実装電極と前記第一のグランド電極とに挟まれた絶縁体層に配置されているので、第一の回路ブロックと増幅器用半導体素子との接続線路が電磁気的にシールドされ、干渉から保護される。そのため、本発明の電子部品は小型でありながら優れた性能を有する。

【図面の簡単な説明】

【0020】

【図1】本発明の一実施態様による電子部品を示す上面図である。

【図2】図1のX-X’断面図である。

【図3】本発明の一実施態様による電子部品を構成する積層体内で、上面と第一のグランド電極との間の絶縁体層に形成された導体パターン及びビアホールを示す部分平面図である。

【図4】本発明の一実施態様による電子部品を構成する積層体内で、第一のグランド電極が形成された絶縁体層を示す部分平面図である。

【図5】本発明の一実施態様による電子部品を構成する積層体内で、第一のグランド電極と第二のグランド電極との間に位置する絶縁体層に形成された導体パターン及びビアホールを示す部分平面図である。

【図6】本発明の一実施態様による電子部品を構成する回路を示すブロック図である。

【図7】図6の回路の等価回路を示す図である。

【図8】本発明の他の実施態様による電子部品の外観を示す斜視図である。

【図9】本発明の他の実施態様による電子部品の等価回路を示す図である。

【図10】本発明の他の実施態様による電子部品の下面を示す平面図である。

【図11】本発明の他の実施態様による電子部品を構成する積層体の内部構造を示す分解斜視図である。

【図12】本発明の他の実施態様による電子部品の上面を示す平面図である。

【図13】無線通信装置用の従来の高周波回路を示すブロック図である。

【図14】特開平09-116091号に開示された混成集積回路装置の内部構造を示す断面図である。

【図15】特開2009-182903号に開示された高周波モジュールの内部構造を示す断面図である。

【発明を実施するための形態】

【0021】

本発明の実施形態を添付図面を参照して詳細に説明するが、特に断りがなければ一つの実施形態に関する説明は他の実施形態にも適用される。また下記説明は限定的ではなく、本発明の技術的思想の範囲内で種々の変更をしても良い。

【0022】

[1] 第一の実施態様
図1〜図7は本発明の第一の実施態様による電子部品1を示す。図1及び図3〜5に示す絶縁体層L1〜L4は必須の層であるが、本発明の電子部品1はそれら以外の絶縁体層も有している。従って、連続する参照番号を有する絶縁体層同士が隣接しているとは限らず、例えば図4に示す絶縁体層L3と図5に示す絶縁体層L4との間に別の絶縁体層が介在していても良い。

【0023】

この電子部品1は、導体パターンが形成された複数の絶縁体層を有する積層体100と、積層体100の上面の実装電極11に搭載されに増幅器用半導体素子60とを具備し、
積層体100の上面に近い絶縁体層に第一のグランド電極10aが形成されており、
積層体100の下面に近い絶縁体層に第二のグランド電極10bが形成されており、
第一のグランド電極10aは実装電極11に複数のビアホール20で接続されており、
第一のグランド電極10aと第二のグランド電極10bとの間で増幅器用半導体素子60の下方の領域に、第一の回路ブロック70を構成する導体パターンが配置されており、
第一の回路ブロック70と増幅器用半導体素子60との接続線路用の導体パターンの少なくとも一部が、実装電極11と第一のグランド電極10aとに挟まれた絶縁体層L2に配置されている。

【0024】

図1に示すように、本発明の電子部品1を構成する積層体100の上面（最上層の絶縁体層L1の表面）には、増幅器用半導体素子60を搭載するための実装電極11、及びチップ部品90を搭載するための端子電極13が形成されている。積層体100の上面にはまた、増幅器用半導体素子60に接続された端子電極Bt1が実装電極11に隣接して形成されている。実装電極11のほぼ全面に複数のビアホール20（黒丸、及びXを含む丸で示す）が設けられている。実装電極11に半田付けされた増幅器用半導体素子60の上面には、端子電極Bt1と近接する位置に入力端子P1aが設けられており、入力端子P1aはボンディングワイヤBWで端子電極Bt1に接続されている。

【0025】

積層体100の上面に近い絶縁体層に第一のグランド電極10aが形成されており、下面に近い絶縁体層に第二のグランド電極10bが形成されている。図4に示すように、第一及び第二のグランド電極10a，10bの各々は、絶縁体層のほぼ全面を覆う導体パターンで形成されているが、寄生容量を防止するためにビアホール21及び導体パターンの周囲の部分は除かれている。積層体100内で第一及び第二のグランド電極10a，10bの間の領域には、第一の回路ブロック70の導体パターンが形成されている。

【0026】

図2及び図3に示すように、積層体100の上面（最上の絶縁体層L1）と第一のグランド電極10aとの間の絶縁体層L2上に、第一の回路ブロック70（フィルタ）の出力端に接続するビアホール22aと端子電極Bt1（増幅器用半導体素子60に接続されている）に接続するビアホール22bとに接続されたストリップラインからなる導体パターンLLがほぼ直線状に延在している。実装電極11と第一のグランド電極10aとの間に配置された導体パターンLLは第一の回路ブロック70と端子電極Bt1とにビアホール22a，22bを介して積層方向に接続されているので、端子電極Bt1と第一の回路ブロック70との間の接続を短くできる。このように導体パターンLLはグランド電位を有する実装電極11及び第一のグランド電極10aに挟まれているため、その特性インピーダンスは正規化インピーダンスより低いが、導体パターンLLを含めて第一の回路ブロック70を設計することにより導体パターンLLの出力側のインピーダンスを最適化できるため、高周波特性の劣化を防止できる。

【0027】

図3に示すように、導体パターンLLと近接する位置に制御信号用の導電パターンVbを設けても良い。干渉を避けるために、導電パターンVbは端子電極Bt1と積層方向に重ならないのが好ましい。図1及び図3に示すように、導体パターンLLの周囲に、実装電極11と第一のグランド電極10aとを接続するビアホール20（図中丸に×で表示）を配置すると、ノイズの影響をいっそう排除することができる。

【0028】

導体パターンLLを介して第一の回路ブロック70に接続された端子電極Bt1は、複数のボンディングワイヤBWを介して増幅器用半導体素子60の入力端子P1aに接続されている。増幅器用半導体素子60の出力端子P1bは複数のボンディングワイヤBWを介して上面の端子電極M1に接続されており、端子電極M1は第二の回路ブロック50を介して右下の端子電極95に接続されている。

【0029】

積層体100の下面には回路基板に実装するための端子電極95、及び複数のビアホール20を介して第二のグランド電極10bに接続された第三のグランド電極12が形成されている。第三のグランド電極12は積層体100の下面の中央部を含む広い領域を覆う導体パターンで形成されている。第三のグランド電極12の周囲に、回路基板に実装するための端子電極95が形成されている。端子電極95は、入出力ポートP1，P2+，P2-、グランドポート、電源ポートVcc1，Vcc2，Vatt，Vb，VVd等として機能する。入出力端子P1は不平衡端子であり、入出力端子P2+、P2-は平衡端子である。積層体100の下面の端子電極はLGA（Land Grid Array）であるが、BGA（Ball Grid Array）でも良い。また端子電極を積層体100の側面に設けても良い。

【0030】

金属導体が充填されたビアホール20の一部は、第一及び第二のグランド電極10a，10bを介して実装電極11から第三のグランド電極12まで積層方向に連なり、第一のシールド30を構成している。図1に示す例では、第一のシールド30は3列に縦列配置された複数のビアホール20（黒丸で示す）からなる。第一のシールド30は、増幅器用半導体素子60の信号出力側の下方で、実装電極11の面積の1/2を超えない領域に形成されている。増幅器用半導体素子60の信号出力側は他の部位より高温になるので、その下方の領域に設けられた第一のシールド30により、増幅器用半導体素子60の熱は回路基板に放散（熱伝導）される。

【0031】

電子部品1はさらに、第一のグランド電極10aと第二のグランド電極10bとを接続する第二のシールド35を備えている。第二のシールド35は第一のシールド30と同様に、積層方向に連なる縦列のビアホール20により構成されている。第二のシールド35は、増幅器用半導体素子60と積層方向に重ならないように第一のシールド30から離隔した位置に設けられている。図示の例では両者はほぼ平行であるが、これに限定されない。また第一及び第二のシールド30，35は直線状でなくても良い。図4及び図5では、第一のシールド30を構成するビアホール20を黒丸で示し、第二のシールド35を構成するビアホール20を格子模様の丸で示し、高周波信号及び半導体の制御信号の伝送経路等になる他のビアホール21を白丸で示す。

【0032】

第一及び第二のシールド30，35、及び第一及び第二のグランド電極10a，10bにより、積層体100は少なくとも3つの領域（第一〜第三の領域71，51，81）に区画されている。各領域51，71，81は第一及び第二のシールド30，35及び第一及び第二のグランド電極10a，10bにより電磁気的に区画されている。第一及び第二のグランド電極10a，10bの間で第一のシールド30と第二のシールド35に挟まれた第一の領域71は、実装電極11の下方の領域に位置し、そこに第一の回路ブロック70を構成する導体パターンが配置されている。第一のシールド30と第一及び第二のグランド電極10a，10bにより区画された第二の領域51には、第二の回路ブロック50を構成する導体パターンが配置されている。また第二のシールド35と第一及び第二のグランド電極10a，10bにより区画された第三の領域81には、第三の回路ブロック80を構成する導体パターンが配置されている。

【0033】

本実施態様では、図5〜図7に示すように、第一の領域71に配置された第一の回路ブロック70はバンドパスフィルタであり、第二の領域51に配置された第二の回路ブロック50はローパスフィルタであり、第三の領域81に配置された第三の回路ブロック80はバランである。限定的ではないが、増幅器用半導体素子60の出力段側にフィルタ及び整合回路を配置し、入力段側にフィルタ、バラン又はフィルタバランを配置するのが好ましい。

【0034】

図2では、回路ブロック50，70，80間の接続、及びそれらと積層体100の上下面の端子電極との接続を概略的に矢印で示す。これらの接続はビアホール及び導体パターン（図示せず）等を介して行う。具体的には、図2中左下の端子電極95aは第三の回路ブロック80に接続されており、第三の回路ブロック80は第一の回路ブロック70に接続されている。第一及び第三の回路ブロック70，80間の接続は、積層体100内の接続手段を介して接続しても、積層体100外の回路基板に設けられたフィルタ等の他の回路ブロックを介して接続しても良い。

【0035】

各電源端子Vcc1，Vcc2，Vatt，Vb，Vdに接続された電源線路、及び増幅器用半導体素子60及びバラン80に接続された電源線路を、第一のグランド電極10aと積層体100の上面との間又は第二のグランド電極10bと積層体100の下面との間の絶縁体層に形成すると、回路ブロック50，70，80間の干渉、及びそれらと回路基板、搭載部品、電源線路との間の干渉を抑制することができる。

【0036】

増幅器用半導体素子60が発生する熱は、主に第一のシールド30を介して回路基板に放熱されるが、一部は第二のシールド35を介しても回路基板に放熱される。そこで、第一のシールド30を増幅器用半導体素子60の主放熱経路と呼び、第二のシールド35を増幅器用半導体素子60の副放熱経路と呼ぶ。第一及び第二のシールド30，35はともに密に縦列配置されたビアホールからなるので、第一〜第三のグランド電極10a，10b，12を介して端子電極11から回路基板への熱伝導を効率的に行うことができる。

【0037】

[2] 第二の実施態様
図8〜図12は本発明の第二の実施態様による電子部品1を示す。この電子部品1は無線LAN用の無線通信装置の高周波送受信回路部に用いられるものであり、複数のフィルタとバランを備えるとともに、高周波増幅器、ローノイズアンプ、高周波スイッチを積層体に実装している。

【0038】

図9は電子部品1の等価回路を示す。アンテナポートANTには、整合回路45を介してSPDT（単極双投型）の高周波スイッチ40が接続され、高周波スイッチ40に接続する送信信号の経路にはバラン80、フィルタ70、高周波増幅器60、整合回路50及びフィルタ54が設けられ、受信信号の経路にはバラン82、フィルタ72、ローノイズアンプ61及びフィルタ52が設けられている。高周波スイッチ40、高周波増幅器60、及びローノイズアンプ61の各々を構成する半導体素子は積層体100に実装され、他の回路は積層体100内の導体パターンにより形成されている。DCカットコンデンサ、高周波増幅器60、ローノイズアンプ61等は積層体100に実装されている。高周波増幅器60、ローノイズアンプ61、高周波スイッチ40等に用いられる半導体素子や、積層体100に内蔵できないキャパシタンス等のチップ部品は積層体100の上面に実装され、図8に示すように樹脂120で封止されている。

【0039】

図10は電子部品1の下面を示す。下面側には複数の端子電極が形成されており、各端子電極に付与した符号は図9に示す電子部品の等価回路のポートに対応している。下面中央の領域にはビアホールを介して第二のグランド電極10bに接続された第三のグランド電極12が設けられている。第三のグランド電極12により、安定したグランド電位が得られるとともに、回路基板との接続強度が向上する。

【0040】

各端子電極は、第三のグランド電極12の各辺に沿って形成されている。第三のグランド電極12の第一の辺（図10中右側）に沿って、グランドポートGND、アンテナポートANT及び非接続ポートNCが形成されている。第一の辺に隣接する第二の辺（図10中下側）に沿って、電圧ポートVcc1，Vatt，Vb，Vcc2、フィルタ70の入力ポートPa、及びバラン80の出力ポートPbが形成されている。第二の辺に対向する第三の辺（図10中上側）に沿って、電圧供給端子VcL，VbL，Vr，Vt、フィルタ72の出力ポートPc、及びバラン82の入力ポートPdが形成されている。第一の辺に対向する第四の辺（図10中左側）に沿って、電圧供給端子Vd、グランドポートGND、バラン80の入力（平衡）ポートP2+、P2-、及びバラン82の出力（平衡）ポートP4+、P4-が形成されている。

【0041】

図11は積層体100を構成する絶縁体層に形成されたフィルタ、バラン等の配置を概略的に示す。積層体100は18層からなるが、絶縁体層L4と絶縁体層L5との間、及び絶縁体層L5と絶縁体層L6との間の層は図示していない。電子部品1は、異なる絶縁体層L3，L7，L9，L11にグランド電極を有する。第一のグランド電極10a（GND1）と第二のグランド電極10b（GND4）との間に第四のグランド電極10c（GND2，GND3）を備えている。グランド電極GND1〜GND4は縦列配置の複数のビアホールからなる複数のシールドにより接続され、積層体100の内部をA〜G（絶縁体層L4に記載）の7つの領域に区画している。図中、グランド電極GND1〜GND4に接続されたビアホールは黒丸で示し、他のビアホールは白丸で示す。

【0042】

積層体100の上面で領域Bの上側に位置する部分に形成された実装電極11に、増幅器用半導体素子60が実装されている。領域Bと領域Cとの間には積層体100の上面から下面の第三のグランド電極12まで及ぶ第一のシールド30が形成されており、領域Aと領域B間には第二のシールド35が形成されている。他の領域間にも第二のシールド35と同様に、第一のグランド電極10aと第二のグランド電極10bとを接続するビアホール20によりシールドが形成されており、電磁気的な区画とともに、副放熱経路として機能する。

【0043】

第一のシールド30は、積層体1の上面から下面まで直線状に並ぶビアホールにより構成されている。第二のシールド35を構成するビアホールは、絶縁体層L7に形成された第四のグランド電極10c（GND2）を境にして上層側と下層側とで異なり、上層側のビアホールと下層側のビアホールは段違いで繋がっている。

【0044】

領域Aにはバラン80、領域Bにはフィルタ70、領域Cにはフィルタ54と整合回路50の導体パターンが形成されており、領域Dにはバラン82、領域Eにはフィルタ72、領域Fにはフィルタ52の導体パターンが形成されており、領域Gには整合回路45の導体パターンが形成されている。

【0045】

領域Bにフィルタ70（第一の回路ブロック）の導体パターンが設けられ、図11中、絶縁体層L5には共振器を構成する導体パターンが形成され、絶縁体層L8、L10にはキャパシタンスを構成する導体パターンが形成されている。絶縁体層L8上のキャパシタンス用導体パターンの一つは、絶縁体層L2〜L7に設けられたビアホールを介して、絶縁体層L2に形成された導体パターンLLに接続されている。導体パターンLLは絶縁体層L1上の実装電極11と絶縁体層L3に形成された第一のグランド電極10aとに挟まれ、更にその周囲に絶縁体層L1と第一のグランド電極10aとを接続するビアホールが設けられている。

【0046】

絶縁体層L2に形成された導体パターンLLは、一点鎖線で示すようにビアホールを介して絶縁体層L1に形成された端子電極Bt1に接続されている。第一の回路ブロック70と端子電極Bt1との距離が増幅器用半導体素子の下方に回路ブロックを配置する従来の構成より短いので、干渉が低減される。

【0047】

増幅器等への電源線路（図9のポートと同じ符号を付している）は、第一及び第二のグランド電極10a，10bより外側の絶縁体層L2，L12に形成されている。このように複数の電源線路と回路ブロックを構成する導体パターンとを積層方向に分離することにより、それぞれがノイズを受け難くなる。干渉を低減するために、電源線路間にグランド電極に接続されたビアホールが設けられている。

【0048】

図12は積層体の上面に形成された端子電極と実装部品の配置状態を示す。図12に示す主要な素子の符号は図9に示す等価回路のポートに付した符号に対応する。積層体内の導体パターンにより形成されたフィルタ70のポートBt1、整合回路50のポートM1，M2、フィルタ54のポートLt1，Lt2、整合回路45のポートA1、フィルタ72のポートBr3、及びフィルタ52のポートBr1，Br2は、積層体100の上面に形成された端子電極に接続されている。従って、回路間の接続は、実装されたチップ部品や、増幅器やスイッチ等の半導体素子との接続に用いるボンディングワイヤBWで行なわれる。

【0049】

上記の通り、異なる積層位置にある複数のグランド電極と、グランド電極を電気的に接続するシールドにより、積層体の内部を電磁気的にシールドされた複数の領域に区画し、各回路ブロックを構成する導体パターンを異なる領域に配置することにより、各領域をシールドされた状態にし、回路ブロック間の干渉を防止する。このような構成により、複数の回路ブロックを含む積層体100であっても小型化でき、回路ブロック間の干渉を防ぎ、かつ半導体の熱を効率よく回路基板へ放熱することができる。

【0050】

[3] 積層体
積層体100を構成する各絶縁体層はセラミック誘電体、樹脂、又は樹脂とセラミックとの複合材により形成することができる。導体パターンが形成された絶縁体層の積層は公知の方法により行うことができる。例えば絶縁体層にセラミック誘電体を用いる場合には、LTCC（低温同時焼成セラミック）技術又はHTCC（高温同時焼成セラミック）技術により積層できる。また絶縁体層に樹脂を用いる場合にはビルドアップ技術により積層できる。

【0051】

LTCC技術の場合、1000℃以下の低温で焼結可能なセラミック誘電体からなる厚さ10〜200μmの絶縁体層にAg，Cu等の導電ペーストを印刷して所定の導体パターンを形成してなる複数のセラミックグリーンシートを積層し、一体的に焼結することにより積層体100を形成する。低温で焼結可能なセラミック誘電体としては、例えば、(a) Al，Si及びSrを主成分とし、Ti，Bi，Cu，Mn，Na，K等を副成分とするセラミックス、(b) Al，Mg，Si及びGdを含むセラミックス、及び(c) Al，Si，Zr及びMgを含むセラミックスが挙げられる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】