特許第5836084号(P5836084)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5836084
(24)【登録日】2015年11月13日
(45)【発行日】2015年12月24日
(54)【発明の名称】昇圧回路、降圧回路及びスイッチ回路
(51)【国際特許分類】
   G05F 3/24 20060101AFI20151203BHJP
   H03K 17/687 20060101ALI20151203BHJP
   H03K 17/06 20060101ALI20151203BHJP
   H03K 19/094 20060101ALI20151203BHJP
【FI】
   G05F3/24
   H03K17/687 F
   H03K17/06 C
   H03K19/094 C
【請求項の数】10
【全頁数】14
(21)【出願番号】特願2011-257711(P2011-257711)
(22)【出願日】2011年11月25日
(65)【公開番号】特開2013-114320(P2013-114320A)
(43)【公開日】2013年6月10日
【審査請求日】2014年5月15日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100109380
【弁理士】
【氏名又は名称】小西 恵
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】尾辻 直樹
(72)【発明者】
【氏名】尾辻 沙耶香
【審査官】 ▲桑▼原 恭雄
(56)【参考文献】
【文献】 特開2003−102165(JP,A)
【文献】 特開2000−112547(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G05F 3/24
H03K 17/06
H03K 17/687
H03K 19/094
(57)【特許請求の範囲】
【請求項1】
入力電圧が入力される信号入力端子と、
第1入力端子に前記信号入力端子が接続される第1インバータと
第2入力端子に前記信号入力端子が接続される第2インバータと
前記第1インバータの第1出力端子に一端が接続され、前記第2インバータの電源電圧供給端子に他端が接続される容量素子と、
ソース端子に電源端子が接続され、ドレイン端子に前記第2インバータの電源電圧供給端子が接続され、ゲート端子に前記第2インバータの第2出力端子接続され、前記第2出力端子から供給される出力電圧によってオン、オフされる昇圧用MOSトランジスタと、
前記出力電圧が出力される信号出力端子と、
を含むことを特徴とする昇圧回路。
【請求項2】
さらに、前記昇圧用MOSトランジスタと並列に接続された電圧クリップ回路を含むことを特徴とする請求項1に記載の昇圧回路。
【請求項3】
前記電圧クリップ回路は、ダイオード接続されたクリップ用MOSトランジスタであることを特徴とする請求項2に記載の昇圧回路。
【請求項4】
前記電圧クリップ回路は、前記クリップ用MOSトランジスタを複数有することを特徴とする請求項3に記載の昇圧回路。
【請求項5】
前記請求項1からのいずれか1項に記載の昇圧回路と、
前記昇圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用MOSトランジスタと、
を含むことを特徴とするスイッチ回路。
【請求項6】
入力電圧が入力される信号入力端子と、
第1入力端子に前記信号入力端子が接続される第1インバータと、
第2入力端子に前記信号入力端子が接続される第2インバータと、
前記第1インバータの第1出力端子に一端が接続され、前記第2インバータのグランド電圧供給端子に他端が接続される容量素子と、
ソース端子にグランド端子が接続され、ドレイン端子に前記第2インバータのグランド電圧供給端子が接続され、ゲート端子に前記第2インバータの第2出力端子が接続され、前記第2出力端子から供給される出力電圧によってオン、オフされる降圧用MOSトランジスタと、
前記出力電圧が出力される信号出力端子と、
を含むことを特徴とする降圧回路。
【請求項7】
さらに、前記降圧用MOSトランジスタと並列に接続された電圧クリップ回路を含むことを特徴とする請求項6に記載の降圧回路。
【請求項8】
前記電圧クリップ回路は、ダイオード接続されたクリップ用MOSトランジスタであることを特徴とする請求項7に記載の降圧回路
【請求項9】
前記電圧クリップ回路は、前記クリップ用MOSトランジスタを複数有することを特徴とする請求項8に記載の降圧回路。
【請求項10】
請求項6から9のいずれか1項に記載の降圧回路と、
前記降圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用MOSトランジスタと、
を含むことを特徴とするスイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源電圧を昇圧する昇圧回路、降圧回路、このような昇圧回路を備えたスイッチ回路及び降圧回路を備えたスイッチ回路に関する。
【背景技術】
【0002】
図8は、従来のMOSスイッチの構成を説明するための図である。なお、本明細書では、MOSスイッチの文言を、MOSトランジスタを利用したスイッチを指すものとする。
図8に示したMOSスイッチ800は、p型のMOSトランジスタ17、n型のMOSトランジスタ18を備えている。MOSトランジスタ17のゲート端子には、入力信号IN1が入力される。また、MOSトランジスタ18のゲート端子には、入力信号IN2が入力される、入力信号IN1、IN2は、互いに逆の極性を有する電圧信号である。MOSスイッチ800から出力される出力信号OUTは、入力信号IN1、IN2の変化に応じて変化する。
【0003】
すなわち、入力信号IN1として、Lowレベルの電圧GND(グランド)がMOSトランジスタ17のゲートに入力されると、MOSトランジスタ17がオンする。MOSトランジスタ17のオンにより、出力信号OUTはHighレベルの電圧VCCとなる。一方、MOSトランジスタ18に電圧VCCが入力されると、MOSトランジスタ18がオンする。MOSトランジスタ18のオンにより、出力信号OUTとして、電圧GNDが出力される。
【0004】
以上説明したMOSスイッチにおいて、電圧VCCが低い場合について説明する。電圧VCCが閾値電圧Vth以下の場合、電圧VCCが入力信号IN1、IN2として入力されたMOSトランジスタ17、18のゲート・ソース間電圧Vgsは小さく、閾値電圧を超えることがない。このため、MOSトランジスタ17、18は、それぞれオフ状態になっている。
また、入力信号IN1に電圧GNDが入力され、MOSトランジスタ17、18のゲート・ソース間電圧Vgsがそれぞれの閾値電圧を超えると、MOSトランジスタ17がオンして出力信号OUTは電圧VCCとなる。このとき、MOSトランジスタ17のゲート・ソース間電圧Vgsは、以下のように表される。
Vgs=|GND−VCC|
しかし、上記したように、電圧VCCが低い場合、|GND−VCC|の値が小さくなる。MOSトランジスタのオン抵抗は、|Vgs−Vth|の値に反比例する。このため、図8に示したMOSスイッチでは、MOSトランジスタ17のオン抵抗が大きくなってしまう。
また、入力信号IN2としてHighレベルの電圧VCCが入力されると、MOSトランジスタ18がオンし、出力信号OUTとして電圧GNDが出力される。このときにも、電圧VCCが低ければ、|VCC−GND|の値は小さく、MOSトランジスタ18のオン抵抗が大きくなってしまう。
【0005】
以上の課題を解決するための方法としては、MOSスイッチに閾値電圧の低いMOSトランジスタを選択することが考えられる。また、以上の課題を解決するための方法として、MOSトランジスタ17、18に入力する入力信号を昇圧、または降圧させてオン抵抗を低減することが考えられる。
電源電圧を昇圧する制御には、現在、チャージポンプ回路が用いられている。チャージポンプ回路は、半導体基板上で10V以上の電圧を生成することができる。チャージポンプが用いられる技術としては、例えば、MEMS(Micro Electro Mechanical Systems)マイクロフォンや、EEPROM(Electrically Erasable and Programmable Read Only Memory)などの不揮発性メモリへの書き込み制御がある。
【0006】
図9図10は、一般的なチャージポンプ回路を示した図である。図9に示したチャージポンプ回路は、Cockcroft−Walton型チャージポンプ回路と呼ばれるチャージポンプ回路である。図10に示したチャージポンプ回路は、Dickson型チャージポンプ回路と呼ばれるチャージポンプ回路である。このような図9図10に示したチャージポンプ回路は、例えば、特許文献1に記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2011−87385号
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、閾値電圧の低いMOSトランジスタを用いると、わずかな電圧の変動によってMOSトランジスタがオンし、MOSトランジスタにリーク電流が流れる可能性が高くなる。
また、Cockcroft−Walton型チャージポンプ回路は、容量素子906〜909と、ダイオード素子901〜905とを含んでいる。そして、Dickson型チャージポンプ回路は、容量素子1006〜1013と、ダイオード素子1001〜1005とを含んでいる。このように、多数の容量素子とダイオード素子を含むチャージポンプ回路は、回路規模が大きくなって、小型化することに不利である。また、消費電流も大きくなって、回路の低消費電力化ができないという欠点がある。
本発明は、上記した点に鑑みてなされたものであり、電源電圧が低電圧であっても、MOSトランジスタのオン抵抗が小さく、リーク電流の発生を防ぎ、しかも小型化、低消費電力化に適した昇圧回路、降圧回路、昇圧回路を有するスイッチ回路及び降圧回路を有するスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
以上説明した課題を解決するために、本願発明の一態様の昇圧回路は、入力電圧(例えば図1に示したIN1、IN2)が入力される信号入力端子(例えば図1に示した入力端子103、104)と、第1入力端子に前記信号入力端子が接続される第1インバータと第2入力端子に前記信号入力端子が接続される第2インバータと前記第1インバータの第1出力端子に一端が接続され、前記第2インバータの電源電圧供給端子に他端が接続される容量素子(例えば図2図4図5に示した容量素子206、図3図5図7に示した容量素子306)と、 ソース端子に電源端子が接続され、ドレイン端子に前記第2インバータの電源電圧供給端子が接続され、ゲート端子に前記第2インバータの第2出力端子接続され、前記第2出力端子から供給される出力電圧によってオン、オフされる昇圧用MOSトランジスタ(例えば図2図4図5に示したMOSトランジスタ205、図3図6図7に示したMOSトランジスタ313)と、前記出力電圧が出力される信号出力端子と、を含むことを特徴とする。
【0010】
本発明の一態様の昇圧回路は、さらに、前記昇降圧用MOSトランジスタと並列に接続された電圧クリップ回路(例えば、図4に示したMOSトランジスタ407、図5に示したトランジスタユニット208、図6に示したMOSトランジスタ615、図7に示したトランジスタユニット708)を含むことが望ましい。
本発明の一態様の昇圧回路は、前記電圧クリップ回路が、ダイオード接続されたクリップ用MOSトランジスタ(例えば、図4に示したMOSトランジスタ407、図5に示したトランジスタユニット208、図6に示したMOSトランジスタ615、図7に示したトランジスタユニット708)であることが望ましい。
【0011】
本発明の一態様の昇圧回路は、前記電圧クリップ回路が、前記クリップ用MOSトランジスタを複数有する(例えばMOSトランジスタ208a〜208c、例えば図7に示したMOSトランジスタ708a〜708c)ことが望ましい。
本発明の一態様のスイッチ回路は、前記請求項1からのいずれか1項に記載の昇圧回路と、前記昇圧回路から出力される前記第1電圧または前記第3電圧がゲート端子に供給される駆動用MOSトランジスタ(例えば図1に示したMOSトランジスタ107,108)と、を含むことが望ましい。
本発明の一態様の降圧回路は、入力電圧が入力される信号入力端子と、第1入力端子に前記信号入力端子が接続される第1インバータと、第2入力端子に前記信号入力端子が接続される第2インバータと、前記第1インバータの第1出力端子に一端が接続され、前記第2インバータのグランド電圧供給端子に他端が接続される容量素子と、ソース端子にグランド端子が接続され、ドレイン端子に前記第2インバータのグランド電圧供給端子が接続され、ゲート端子に前記第2インバータの第2出力端子が接続され、前記第2出力端子から供給される出力電圧によってオン、オフされる降圧用MOSトランジスタと、前記出力電圧が出力される信号出力端子と、を含むことを特徴とする。
本発明の一態様の降圧回路は、さらに、前記降圧用MOSトランジスタと並列に接続された電圧クリップ回路を含むことが望ましい。
本発明の一態様の降圧回路は、前記電圧クリップ回路が、ダイオード接続されたクリップ用MOSトランジスタであることが望ましい
本発明の一態様の降圧回路は、前記電圧クリップ回路が、前記クリップ用MOSトランジスタを複数有することが望ましい。
本発明の一態様のスイッチ回路は、前記請求項6から9のいずれか1項に記載の降圧回路と、前記降圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用MOSトランジスタと、を含むことを特徴とする。
【発明の効果】
【0012】
上記した本発明によれば、駆動用MOSトランジスタのゲート端子に電源電圧よりも絶対値が大きい電圧を供給することができる。このため、電源電圧が低電圧であっても、MOSトランジスタのオン抵抗が小さく、リーク電流の発生を防ぎ、しかも小型化、低消費電力化に適した昇降圧回路、昇降圧回路を有するスイッチ回路を提供することができる。
【図面の簡単な説明】
【0013】
図1】本発明の第1実施形態のMOSスイッチを説明するための図である。
図2図1に示した昇圧回路を説明するための図である。
図3図1に示した降圧回路を説明するための図である。
図4】本発明の第2実施形態の昇圧回路を示した図である。
図5】本発明の第3実施形態の昇圧回路を示した図である。
図6】本発明の第4実施形態の降圧回路を示した図である。
図7】本発明の第5実施形態の降圧回路を示した図である。
図8】従来のMOSスイッチの構成を説明するための図である。
図9】一般的なチャージポンプ回路を示した図である。
図10】他の一般的なチャージポンプ回路を示した図である。
【発明を実施するための形態】
【0014】
以下、本発明の第1実施形態ないし第5実施形態を説明する。
(第1実施形態)
[MOSスイッチ]
・回路構成
図1は、第1実施形態のMOSスイッチを説明するための図である。図1に示したMOSスイッチは、電圧VCCを供給するための電源端子101と、電圧GNDを供給するためのグランド端子102との間に接続された、p型のMOSトランジスタ107、n型のMOSトランジスタ108と、MOSトランジスタ107のゲート端子に接続されている降圧回路120、MOSトランジスタ108のゲート端子に接続されている昇圧回路110と、を含んでいる。
【0015】
降圧回路120は、外部から電圧信号が入力される入力端子103と接続されていて、入力端子103に入力される電圧信号を入力信号IN1と記す。入力信号IN1は、降圧回路120によって入力信号IN3に降圧され、MOSトランジスタ107のゲート端子に入力される。また、昇圧回路110は、外部から電圧信号が入力される入力端子104と接続されていて、入力端子104に入力される電圧信号を入力信号IN2と記す。入力信号IN2は、昇圧回路110によって入力信号IN4に昇圧され、MOSトランジスタ108のゲート端子に入力される。
【0016】
第1実施形態では、入力信号IN1、入力信号IN2として、Lowレベルの電圧GNDまたはHighレベルの電圧VCCが入力される。MOSトランジスタ107とMOSトランジスタ108との間に接続された出力端子105からは、入力信号IN1、IN2の変化に応じた出力信号OUTが出力される。
電圧GNDが入力信号IN1として降圧回路120に入力された場合、降圧回路120から出力される入力信号IN3の値は、Highレベルの電圧VCCとなる。また、電圧VCCが入力信号IN1として降圧回路120に入力された場合、降圧回路120から出力される入力信号IN3の値は、Lowレベルの電圧−VCCとなる。また、電圧VCCが入力信号IN2として昇圧回路110に入力された場合、昇圧回路110から出力される入力信号IN4の値は、Lowレベルの電圧GNDとなる。また、Lowレベルの電圧GNDが入力信号IN2として昇圧回路110に入力された場合、昇圧回路110から出力される入力信号IN4の値は、Highレベルの電圧2VCCとなる。
【0017】
・動作
次に、第1実施形態のMOSスイッチの動作を説明する。
入力信号IN1として電圧VCCが入力されると、降圧回路120は、入力信号IN3として電圧−VCCを出力する。p型のMOSトランジスタ107は、ゲート端子に電圧−VCCが入力されたことによってオンし、電源端子101から供給される電圧VCCがHighレベルの出力信号OUTとして、出力端子105から出力される。なお、このとき、昇圧回路110にも、入力信号IN2として電圧VCCが入力される。昇圧回路110は、電圧GNDをn型のMOSトランジ108に出力する。ゲート端子に電圧GNDが印加されたMOSトランジスタ108は、オフされる。
【0018】
以上の動作において、MOSトランジスタ107のゲート・ソース間電圧Vgsは、以下のように表される。
Vgs=|(−Vcc)−Vcc|
|(−Vcc)−Vcc|の値は、先に背景技術で説明した、ゲート・ソース間電圧Vgs|GND−VCC|よりも大きくなる。そして、MOSトランジスタのオン抵抗の値は、Vgs−Vthに反比例する。このため、第1実施形態によれば、回路を駆動する電圧VCCが低い場合であっても、MOSトランジスタ107のオン抵抗の値が従来よりも小さくなることが分かる。
【0019】
入力信号IN2として電圧GNDが入力されると、昇圧回路110は、入力信号IN4として電圧2VCCを出力する。n型のMOSトランジスタ108は、ゲート端子に電圧2VCCが入力されたことによってオンし、電源端子101から供給される電圧GNDがLowレベルの出力信号OUTとして、出力端子105から出力される。なお、このとき、降圧回路120にも、入力信号IN1として電圧GNDが入力される。降圧回路120は、電圧VCCをp型のMOSトランジ107に出力する。ゲート端子に電圧VCCが印加されたMOSトランジスタ107は、オフされる。
【0020】
以上の動作において、MOSトランジスタ108のゲート・ソース間電圧Vgsは、以下のように表される。
Vgs=|2VCC−GND|
|2VCC−GND|の値は、先に背景技術で説明した、ゲート・ソース間電圧Vgs|VCC−GND|よりも大きくなる。そして、MOSトランジスタのオン抵抗の値は、Vgs−Vthに反比例する。このため、第1実施形態によれば、回路を駆動する電圧VCCが低い場合であっても、MOSトランジスタ108のオン抵抗の値が従来よりも小さくなることが分かる。
【0021】
以上説明したように、第1実施形態では、MOSトランジスタ107のゲートをHighレベルの電圧VCC、Lowレベルの電圧−VCCで動作させることができる。このため、MOSトランジスタ107のオン抵抗を低減することができる。また、第1実施形態によれば、MOSトランジスタ108のゲートを、Highレベルの電圧2VCC、Lowレベルの電圧GNDで動作させることができる。このため、MOSトランジスタ108のオン抵抗を低減することができる。
【0022】
[昇圧回路]
・回路構成
図2は、第1実施形態の、図1に示した昇圧回路110を説明するための図である。昇圧回路110は、p型のMOSトランジスタ201、202、205と、n型のMOSトランジスタ203、204と、容量素子206と、によって構成されている。
MOSトランジスタ201とMOSトランジスタ203とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。MOSトランジスタ201のソース端子は、電源端子101に接続されて電圧VCCの供給を受けている。MOSトランジスタ203のソース端子は、グランド端子102に接続され、電圧GNDの供給を受けている。MOSトランジスタ201、203は、インバータを構成している。
【0023】
また、MOSトランジスタ202とMOSトランジスタ204とは、ドレイン端子同士、ゲート同士が互いに接続されている。MOSトランジスタ202のソース端子は、電源端子101及びMOSトランジスタ201のソース端子にMOSトランジスタ205を介して接続されている。MOSトランジスタ204のソース端子は、MOSトランジスタ203のソース端子及びグランド端子102に接続されている。MOSトランジスタ202、204は、インバータを構成している。
【0024】
MOSトランジスタ201〜204のゲート端子は、入力端子104に接続され、ゲート端子には入力信号IN2が入力されている。MOSトランジスタ205のゲート端子は、MOSトランジスタ108に対する入力端子207に接続される。入力端子207からは、入力信号IN4が出力される。入力信号IN4は、図1に示したMOSトランジスタ108のゲート端子に入力される。
【0025】
容量素子206の一端は、MOSトランジスタ201、203のドレイン端子に接続される。また、容量素子の他の一端は、MOSトランジスタ202のソース端子と、MOSトランジスタ205のドレイン端子とに接続されている。
【0026】
・動作
次に、第1実施形態の昇圧回路110の動作を説明する。
図2において、第1の期間Ph1の入力信号IN2が電圧VCCであるとすると、n型のMOSトランジスタ203がオンされて、p型のMOSトランジスタ201はオフされる。このとき、MOSトランジスタ203のドレイン端子と容量素子206の一端との間の電圧が、電圧GNDになる。第1実施形態では、MOSトランジスタ203のドレイン端子と容量素子206の一端との間の一点をポイントAとする。ポイントAを、図2中に示す。
【0027】
以上の動作と同時に、n型のMOSトランジスタ204がオンされて、p型のMOSトランジスタ202がオフされる。MOSトランジスタ204のオンにより、入力端子207からは電圧GNDが出力される。入力端子207から電圧GNDが出力されるとき、p型のMOSトランジスタ205がオンされる。このため、MOSトランジスタ205のドレイン端子と接続される一点に電圧VCCが印加される。この一点をポイントBとする。ポイントBを、図2中に示す。このとき、容量素子206には、ポイントAの電位を基準にして、電圧VCCに相当する電荷が蓄積される。
【0028】
次の第2の期間Ph2では、入力信号IN2として、電圧GNDが昇圧回路110に入力される。このとき、p型のMOSトランジスタ201がオンし、n型のMOSトランジスタ203がオフされる。MOSトランジスタ201のオンにより、ポイントAの電位が電圧VCCになる。このとき、第2の期間Ph2では、第1の期間Ph1において、容量素子206に+VCCの電荷がチャージされているため、ポイントAの電位がVCCになると、ポイントBの電位が2VCCとなる。
【0029】
また、入力信号IN2として電圧GNDが入力されたことにより、MOSトランジスタ202がオンされて、ポイントBにかかる電圧2VCCが、入力端子207から出力される。電圧2VCCがゲート端子に入力されたMOSトランジスタ205は、オフされる。
このような昇圧回路110は、図1に示したMOSトランジスタ108のゲートを、Highレベルの電圧VCCと、Lowレベルの電圧GNDとによって動作させることができる。このため、第1実施形態の昇圧回路110によれば、MOSトランジスタ108のオン抵抗を、背景技術で説明した構成よりも小さくすることができる。
【0030】
[降圧回路]
図3は、第1実施形態の、図1に示した降圧回路120を説明するための図である。降圧回路120は、p型のMOSトランジスタ309、310と、n型のMOSトランジスタ311、312、313と、容量素子306と、によって構成されている。
MOSトランジスタ309とMOSトランジスタ311とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。MOSトランジスタ309のソース端子は、電源端子101に接続されて電圧VCCの供給を受けている。MOSトランジスタ311のソース端子は、グランド端子102に接続され、電圧GNDの供給を受けている。MOSトランジスタ309、311は、インバータを構成している。
【0031】
また、MOSトランジスタ310とMOSトランジスタ312とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。MOSトランジスタ310のソース端子は、電源端子101及びMOSトランジスタ309のソース端子に接続されている。MOSトランジスタ312のソース端子は、MOSトランジスタ311のソース端子及びグランド端子102に、MOSトランジスタ313を介して接続されている。MOSトランジスタ310、312は、インバータを構成している。
【0032】
MOSトランジスタ309〜312のゲート端子は、入力端子103に接続され、ゲート端子には入力信号IN1が入力されている。MOSトランジスタ313のゲート端子は、MOSトランジスタ107に対する、入力端子307に接続される。入力端子307からは、入力信号IN3が出力される。入力信号IN3は、図1に示したMOSトランジスタ107のゲート端子に入力される。
容量素子306の一端は、MOSトランジスタ309、311のドレイン端子に接続される。また、容量素子の他の一端は、MOSトランジスタ312のソース端子と、MOSトランジスタ313のドレイン端子とに接続されている。
【0033】
・動作
次に、降圧回路の動作の説明をする。
図3において、第1の期間Ph1に入力信号IN1として電圧GNDが入力される。このとき、MOSトランジスタ309がオンし、MOSトランジスタ309のオンによってMOSトランジスタ311と容量素子306との間の一点に電圧VCCが印加される。この一点をポイントCとする。ポイントCを、図3中に示す。また、入力信号N1として電圧GNDが入力されたことにより、p型のMOSトランジスタ310がオンされる。MOSトランジスタ310のオンによって入力端子307からは入力信号N3として電圧VCCが出力される。
【0034】
電圧VCCは、n型のMOSトランジスタ313のゲート端子に入力されて、MOSトランジスタ313がオンされる。このため、MOSトランジスタ313のソースと容量素子306との間の一点には、電圧GNDが印加される。この一点をポイントDとし、ポイントDを図3中に示す。ポイントDがGNDになったことにより、容量素子306には、ポイントCを基準にして、−VCCの電荷がチャージされる。
【0035】
次の第2の期間Ph2では、入力信号IN1として、電圧VCCが入力される。電圧VCCの入力により、n型のMOSトランジスタ311がオンされる。MOSトランジスタ311のオンにより、ポイントCには電圧GNDが印加される。
このとき、期間Ph2において、容量素子306には−VCCの電荷がチャージされている。このため、ポイントCに電圧GNDがかかると、ポイントDの電圧は、−VCCになる。入力信号IN1としてVCCが入力されたことによって、n型のMOSトランジスタ312はオンされている。MOSトランジスタ312のオンにより、ポイントDの電圧である、−VCCが入力端子307から出力される。
【0036】
以上、説明したように、降圧回路120は、図1に示したMOSトランジスタ107のゲートを、Highレベルの電圧VCCと、Lowレベルの電圧−VCCとによって動作させることができる。このため、第1実施形態の降圧回路120によれば、MOSトランジスタ107のオン抵抗を、背景技術で説明した構成よりも小さくすることができる。
【0037】
(第2実施形態)
第1実施形態の昇圧回路110は、MOSトランジスタ108に対して電圧2VCCを入力することができる。ただし、昇圧回路110では、MOSトランジスタ108に入力される入力信号IN3が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が4Vである場合、電圧VCCが0.8V等、2V以下であれば、昇圧回路110は問題なく動作する。しかし、電圧VCCが例えば3Vの場合、入力信号IN3が6Vになり、MOSトランジスタ108に最大定格電圧を超える電圧がかかることになる。
【0038】
第2実施形態は、以上の点に鑑みてなされたものであり、図2に示した昇圧回路110に、p型のMOSトランジスタ407を追加したものである。
図4は、第2実施形態の昇圧回路を示した図である。なお、図4において、図2に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第2実施形態の昇圧回路では、MOSトランジスタ205のソース・ドレイン間に、p型のMOSトランジスタ407が接続されている。MOSトランジスタ407の閾値電圧を、0.7Vとする。
【0039】
このような第2実施形態の昇圧回路では、第2の期間Ph2において、電圧GNDが図4に示した昇圧回路に入力されると、ポイントBに電圧2VCCが印加される。ポイントBの電圧が2VCCになると、p型のMOSトランジスタ407がオンされる。そして、期間Ph1において容量素子206蓄積されていた電荷が、MOSトランジスタ407を介して電源端子101側に放電される。
【0040】
ポイントBの電圧が低下し、電圧2VCCから電圧VCC+0.7Vに達すると、MOSトランジスタ407がオフされる。このとき、図4に示したポイントBの電圧は、VCC+0.7V(3V+0.7V)でクリップされる。このような昇圧回路によれば、例えば、最大定格電圧VCCが3Vであっても、MOSトランジスタ108に対する入力端子207から定格電圧(4V)以上の電圧が出力されることがない。
【0041】
(第3実施形態)
第3実施形態は、第2実施形態と同様に、昇圧回路110から定格電圧以上の電圧が出力されることを防ぐためになされたものである。このため、第3実施形態では、図2に示した昇圧回路110に、p型のMOSトランジスタ208a〜208cを多段に接続したMOSトランジスタユニット208を追加したものである。
【0042】
図5は、第3実施形態の昇圧回路を示した図である。なお、図5において、図2図4に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第3実施形態では、図4に示したMOSトランジスタ407に代えて、直列に接続された3つのp型のMOSトランジスタ208a、208b、208cによって構成されるトランジスタユニット208を備えている。このようなMOSトランジスタユニット208によれば、MOSトランジスタ407よりも高い閾値電圧を得ることができる。このため、第3実施形態によれば、ポイントBにクリップされる、クリップ電圧を高めることができる。
【0043】
さらに、第3実施形態によれば、トランジスタ208を構成する複数のMOSトランジスタの数や閾値電圧の組み合わせを変更することによって所望のクリップ電圧を生成することができる。なお、この場合、第3実施形態では、閾値電圧が異なるMOSトランジスタを組み合わせるようにしてもよい。
例えば、閾値電圧が0.7VのMOSトランジスタと、閾値電圧が0.5VのMOSトランジスタとを接続してトランジスタユニットとした場合、クリップ電圧をVCC+1.2Vとすることができる。
【0044】
(第4実施形態)
第1実施形態の降圧回路120は、MOSトランジスタ109に対して電圧−VCCを入力することができる。ただし、降圧回路120では、MOSトランジスタ109に入力される入力信号IN4が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が4Vである場合、電圧VCCが0.8V等であれば、降圧回路120は問題なく動作する。しかし、電圧VCCが例えば3Vの場合、入力信号IN3が−3Vになり、MOSトランジスタ109に最大定格電圧を超える電圧(VCC−IN4=6V>4V)がかかることになる。
【0045】
第4実施形態は、以上の点に鑑みてなされたものであり、図3に示した降圧回路120に、n型のMOSトランジスタ615を追加したものである。
図6は、第4実施形態の降圧回路を示した図である。なお、図6において、図3に示した構成と同様の構成については同様の符号を付し、その説明を略す。
図6に示した降圧回路では、MOSトランジスタ313と出力端子307に接続されるノード601との間に、n型のMOSトランジスタ615が接続されている。MOSトランジスタ615の閾値電圧を0.7Vとする。
【0046】
図6に示したポイントDの電位が−VCCになると、MOSトランジスタ615がオンし、容量素子306に蓄積されている電荷が電圧GNDの側に流れる。ポイントDにおける電圧が下がり、電圧GND−0.7Vに達すると、MOSトランジスタ615がオフされる。このような動作により、図6中に示したポイントDの電圧が、VCC−0.7V(3V−0.7V)にクリップされる。このような昇圧回路によれば、例えば、最大定格電圧VCCが3Vであっても、MOSトランジスタ109に対する入力端子307から定格電圧(4V)以上の電圧が出力されることがない。
【0047】
(第5実施形態)
第5実施形態は、第4実施形態と同様に、降圧回路120から定格電圧以上の電圧が出力されることを防ぐためになされたものである。このため、第5実施形態では、図6に示した降圧回路120に、n型のMOSトランジスタ708a〜708cを多段に接続したMOSトランジスタユニット708を追加したものである。
【0048】
図7は、第5実施形態の昇圧回路を示した図である。なお、図7において、図3図6に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第5実施形態では、図6に示したMOSトランジスタ615に代えて、直列に接続された3つのn型のMOSトランジスタ708a、708b、708cによって構成されるトランジスタユニット708を備えている。このようなMOSトランジスタユニット708によれば、MOSトランジスタ615よりも高い閾値電圧を得ることができる。このため、第5実施形態によれば、ポイントDにクリップされる、クリップ電圧を高めることができる。
【0049】
さらに、第5実施形態によれば、トランジスタ708を構成する複数のMOSトランジスタの数や閾値電圧の組み合わせを変更することによって所望のクリップ電圧を生成することができる。なお、この場合、第5実施形態では、閾値電圧が異なるMOSトランジスタを組み合わせるようにしてもよい。
例えば、閾値電圧が0.7VのMOSトランジスタと、閾値電圧が0.5VのMOSトランジスタとを接続してトランジスタユニットとした場合、クリップ電圧をVCC−1.2Vとすることができる。
【産業上の利用可能性】
【0050】
本発明は、MOSトランジスタを利用したスイッチ全般に適用することが可能であり、特に、消費電力の低減及び小型化が要求される機器に搭載されるスイッチに好適である。
【符号の説明】
【0051】
107,108,201〜205,208a〜208c,309〜313,407 MOSトランジスタ
101 電源端子
102 グランド端子
103,104,207,307 入力端子
105 出力端子
110 昇圧回路
120 降圧回路
206,306 容量素子
208,708 トランジスタユニット
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10