特許 5856413 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5856413

(24)【登録日】2015年12月18日

(45)【発行日】2016年2月9日

(54)【発明の名称】半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20160120BHJP

   G11C 11/407 20060101ALI20160120BHJP

【ＦＩ】

   G06F12/00 564D

   G11C11/34 362T

【請求項の数】18

【全頁数】14

(21)【出願番号】特願2011-199215(P2011-199215)

(22)【出願日】2011年9月13日

(65)【公開番号】特開2012-118966(P2012-118966A)

(43)【公開日】2012年6月21日

【審査請求日】2014年5月14日

(31)【優先権主張番号】10-2010-0121183

(32)【優先日】2010年12月1日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

(74)【代理人】

【識別番号】100118913

【弁理士】

【氏名又は名称】上田 邦生

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(72)【発明者】

【氏名】ヨン キ グォン

(72)【発明者】

【氏名】ヒョン ドン イ

(72)【発明者】

【氏名】ヨン ソク ムン

(72)【発明者】

【氏名】ヒョン ギュン ヤン

(72)【発明者】

【氏名】ソン ウク キム

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２００７−３２８６３６（ＪＰ，Ａ）

【文献】 特開２０１１−００８７７９（ＪＰ，Ａ）

【文献】 特開２００７−２４９７３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ １１／４０７

(57)【特許請求の範囲】

【請求項1】

クロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号をメモリ装置へ伝送するコントローラと、
該コントローラから伝送される前記クロック信号、前記データ出力命令語、前記アドレス信号及び前記第２ストローブ信号に応答して、該第２ストローブ信号に同期されたデータを前記コントローラへ提供する前記メモリ装置と、
を備え、
前記コントローラが、
前記クロック信号に応答して、入力データと同期した第１ストローブ信号を生成する第１ストローブ信号生成部と、
該第１ストローブ信号を既設定された時間遅延させて前記第２ストローブ信号を生成する第２ストローブ信号生成部と、
を備えた半導体システム。

【請求項2】

前記第２ストローブ信号生成部は、遅延回路、パルス発生器または位相シフターの中のいずれか一つであることを特徴とする請求項１に記載の半導体システム。

【請求項3】

前記第２ストローブ信号は、前記第１ストローブ信号と指定された位相差を有することを特徴とする請求項１に記載の半導体システム。

【請求項4】

印加される命令語に応答して、前記第１ストローブ信号生成部と前記第２ストローブ信号生成部との出力信号を選択的に出力する選択部を備えたことを特徴とする請求項１に記載の半導体システム。

【請求項5】

前記メモリ装置は、前記第２ストローブ信号から、前記第２ストローブ信号と同位相の第３ストローブ信号を生成することを特徴とする請求項１に記載の半導体システム。

【請求項6】

前記メモリ装置は、前記第３ストローブ信号のセンターにデータのエッジを同期させ、前記第３ストローブ信号及び前記データを前記コントローラへ出力することを特徴とする請求項５に記載の半導体システム。

【請求項7】

前記第２ストローブ信号は、前記データ出力命令語がイネーブルにされると同時にイネーブルにされることを特徴とする請求項１に記載の半導体システム。

【請求項8】

前記第２ストローブ信号は、前記データ出力命令語がイネーブルされた後指定された時間の経過後に、イネーブルにされることを特徴とする請求項１に記載の半導体システム。

【請求項9】

前記メモリ装置は、前記コントローラから前記データ出力命令語及び前記アドレス信号を受信して内部信号に変換する命令語／アドレスデコーダーと、
前記コントローラから伝送される前記第２ストローブ信号及び前記命令語／アドレスデコーダーから出力される内部信号に応答して第３ストローブ信号を生成するストローブ信号制御回路と、
を備えたことを特徴とする請求項１に記載の半導体システム。

【請求項10】

前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び前記第１ストローブ信号が伝送されることによって、前記第１ストローブ信号から第１内部ストローブ信号を生成する第１信号生成部と、
前記コントローラから前記データ出力命令語及び前記第２ストローブ信号が伝送されることによって、前記第２ストローブ信号から前記第３ストローブ信号を生成する第２信号生成部と、
を備えたことを特徴とする請求項９に記載の半導体システム。

【請求項11】

コントローラの制御によって動作する半導体メモリ装置であって、
メモリセルアレイと、
前記コントローラからデータ出力命令語及び第２ストローブ信号が伝送されることによって、第３ストローブ信号を生成するストローブ信号制御回路と、
前記データ出力命令語に応答して、前記メモリセルアレイから読出されたデータを前記第３ストローブ信号に同期させて前記コントローラへ提供する入出力制御回路と、
を備え、
前記第２ストローブ信号が、第１ストローブ信号を既設定された時間遅延させることによって生成され、
前記第１ストローブ信号が、入力データと同期したデータであり、クロック信号に応答して前記コントローラから伝送される半導体メモリ装置。

【請求項12】

前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び前記第１ストローブ信号が伝送されることによって、前記第１ストローブ信号から第１内部ストローブ信号を生成する第１信号生成部と、
前記コントローラから前記データ出力命令語が伝送されることによって、前記第２ストローブ信号から前記第３ストローブ信号を生成する第２信号生成部と、
を備えたことを特徴とする請求項１１に記載の半導体メモリ装置。

【請求項13】

前記第２信号生成部は、前記第２ストローブ信号から、前記第２ストローブ信号と同位相の前記第３ストローブ信号を生成することを特徴とする請求項１２に記載の半導体メモリ装置。

【請求項14】

前記入出力制御回路は、前記第３ストローブ信号のセンターにデータのエッジを同期させて、前記第３ストローブ信号及び前記データを前記コントローラで出力することを特徴とする請求項１３に記載の半導体メモリ装置。

【請求項15】

コントローラ及び前記コントローラの制御によって動作するメモリ装置を含む半導体システムでのデータ出力方法であって、
前記コントローラが、前記メモリ装置へデータ出力命令語及び第２ストローブ信号を伝送する段階と、
前記コントローラから伝送される前記データ出力命令に応答して、前記第２ストローブ信号に同期された読出データを前記コントローラへ伝送する段階と、
を含み、
前記第２ストローブ信号が、第１ストローブ信号を既設定された時間遅延させることによって生成され、
前記第１ストローブ信号が、入力データと同期したデータであり、クロック信号に応答して前記コントローラから伝送されるデータ出力方法。

【請求項16】

前記メモリ装置が、前記第２ストローブ信号から第３ストローブ信号を生成する段階を含み、
前記読出データを伝送する段階は、前記メモリ装置が前記第３ストローブ信号に前記読出データを同期させて前記第３ストローブ信号及び前記読出データを前記コントローラへ伝送する段階であることを特徴とする請求項１５に記載のデータ出力方法。

【請求項17】

前記第３ストローブ信号は、前記第２ストローブ信号と同位相信号であることを特徴とする請求項１６に記載のデータ出力方法。

【請求項18】

前記読出データを伝送する段階は、前記第３ストローブ信号のセンターにデータのエッジを同期して前記コントローラへ伝送する段階であることを特徴とする請求項１６に記載のデータ出力方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、より具体的には、半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法に関する。

【背景技術】

【0002】

一般に、半導体システムの動作速度の向上のために、外部のシステムクロックに同期されて動作する同期式メモリ装置が使われている。そして、同期式メモリ装置は、シングルデータレートのメモリ装置からダブルデータレートのメモリ装置へと発展してきた。シングルデータレートのメモリ装置はクロックのライジングエッジ（ｅｄｇｅ）に同期させてクロックの一周期にわたり一つのデータを入出力するメモリ装置である。そして、ダブルデータレートのメモリ装置はクロックのライジングエッジ及びフォーリングエッジに同期されて連続的に２つのデータが入出力されるメモリ装置である。

【0003】

ダブルデータレートのメモリ装置を利用するメモリシステムでは、データ入力動作の時コントローラとメモリ装置との間で同期を正確に合わせることが重要である。このため、コントローラからメモリ装置にデータ入力ストローブ信号に同期されたデータを伝送する。そして、データ出力動作の時にはコントローラからデータ出力命令すなわち、リード（ｒｅａｄ：ＲＤ）命令が入力されることによってメモリ装置でデータ出力ストローブ信号を生成する。そして、データ出力ストローブ信号に同期されたデータをコントローラへ伝送する。

【0004】

図１は、一般的な半導体システムでのプロトコルを説明するための図面である。

【0005】

図示されるように、一般的な半導体システム１０は、コントローラ１２と、少なくとも一つのメモリ装置１４とを備えている。

【0006】

コントローラ１２は、メモリ装置１４に、クロック信号ＣＬＫ、命令語ＣＭＤ及びアドレス信号ＡＤＤを提供する。コントローラ１２は、データ入力命令の時に、データ入出力ストローブ信号ＤＱＳに同期されたデータＤＡＴＡをメモリ装置１４へ提供する。コントローラ１２からメモリ装置１４にデータ出力命令が提供されることによって、メモリ装置１４は、データ入出力ストローブ信号ＤＱＳに同期されたデータＤＡＴＡをコントローラ１２へ提供する。

【0007】

図２及び図３は、図１に図示した半導体システムでのデータ入出力動作を説明するためのタイミング図である。

【0008】

まず、図２は、データ入力動作の時のタイミング図である。

【0009】

データ入出力ストローブ信号ＤＱＳは、クロック信号ＣＬＫと同じ位相を有する。コントローラ１２は、メモリ装置１４へデータ入出力ストローブ信号ＤＱＳに同期されたデータＤＡＴＡを提供するが、この時、入出力ストローブ信号ＤＱＳのエッジにデータのセンター（ｃｅｎｔｅｒ）を同期して伝送する。

【0010】

すなわち、メモリ装置１４にデータを記録する時、データ入出力ストローブ信号ＤＱＳのフォーリングエッジやライジングエッジにデータＤＡＴＡのフォーリングエッジやライジングエッジを同期して伝送するのではなく、データＤＡＴＡのセンターを同期して伝送する。したがって、これを受信したメモリ装置１４において、データ入出力ストローブ信号ＤＱＳと入力データＤＡＴＡとを同期させるためのマージンは充分である。

【0011】

一方、図３はデータ出力動作の時のタイミング図である。

【0012】

メモリ装置１４は、コントローラ１２からデータ出力命令が印加されることによってクロック信号ＣＬＫを用いてデータ入出力ストローブ信号ＤＱＳを生成する。そして、既設定された時間を遅延させた後、データ入出力ストローブ信号ＤＱＳを出力する。そして、既設定された時間だけ遅延されたデータ入出力ストローブ信号ＤＱＳのライジングエッジ及びフォーリングエッジにデータＤＡＴＡのライジングエッジ及びフォーリングエッジを同期してコントローラ１２に出力する。この時、既設定された時間だけ遅延されたデータ入出力ストローブ信号ＤＱＳもコントローラ１２へ伝送される。

【0013】

コントローラ１２は、内部の遅延回路を通して、メモリ装置１４から伝送されたデータ入出力ストローブ信号ＤＱＳの位相を９０度シフトして、データ入出力ストローブ信号ＤＱＳのセンターにメモリ装置１４から出力されるデータＤＡＴＡのエッジが同期されるようにする。すなわち、データ出力マージンを向上させるために、メモリ装置１４から伝送されたデータ入出力ストローブ信号ＤＱＳの位相を制御する。

【0014】

メモリ装置１４に位相遅延ループＰＬＬや遅延固定ループＤＬＬのようなクロック同期装置がある場合、メモリ装置１４でデータ入出力ストローブ信号ＤＱＳのセンターにエッジが同期されたデータＤＡＴＡをコントローラ１２へ伝送できる。しかし、ＰＬＬやＤＬＬ回路は電力消費量が大きいので、モバイル機器などのような低電力装置に適用するには適さない。

【0015】

結局、データ出力動作の時に、コントローラ１２でデータ入出力ストローブ信号ＤＱＳの位相を制御するべきであるが、この場合、メモリ装置１４から伝送されたデータをラッチしておいて、データ入出力ストローブ信号ＤＱＳの位相を変更した後、データ入出力ストローブ信号ＤＱＳのセンターにエッジを同期してデータを出力しなければならない。したがって、コントローラ１２がＰＬＬ回路を具備しなければならず、メモリシステム１０の全体的には、相変らず電力消費量が増加するようになる。

【0016】

付け加えて、メモリシステム１０の動作速度が低下し、コントローラ１２の動作負荷がかかる。このような問題点は、データ処理速度が速いほどさらに著しくなる。

【0017】

続いて、コントローラ１２が、データ出力動作のためにパワーダウンモードからアクティブモードに遷移する時に、データ入出力ストローブ信号ＤＱＳの位相を制御するためのＰＬＬ回路を駆動するためのクロック信号の活性化時間、そして、データ出力動作の完了後に、またパワーダウンモードに遷移するためのクロック信号の非活性化時間がたくさん消費される。これはメモリシステム１０の帯域幅を増加させる障害要素として作用し、メモリシステム１０の高速化を阻害する。

【先行技術文献】

【特許文献】

【0018】

【特許文献1】特開２０００−１７３２６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0019】

本発明は、データ入出力マージンを向上させることができる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供することにその技術的課題がある。

【0020】

本発明の他の技術的課題は、低い電力消費量でデータを安定的に出力できる半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法を提供することである。

【課題を解決するための手段】

【0021】

前述した技術的課題を達成するための本発明の一実施形態による半導体システムは、クロック信号、データ出力命令語、アドレス信号及び第２ストローブ信号をメモリ装置へ伝送するコントローラと、該コントローラから伝送される前記クロック信号、前記データ出力命令語、前記アドレス信号及び前記第２ストローブ信号に応答して、該第２ストローブ信号に同期されたデータを前記コントローラへ提供する前記メモリ装置と、を備える。

【0022】

一方、本発明の一実施形態における半導体メモリ装置は、コントローラの制御によって動作する半導体メモリ装置として、メモリセルアレイと、前記コントローラからデータ出力命令語及び第２ストローブ信号が伝送されることによって、第３ストローブ信号を生成するストローブ信号制御回路と、前記データ出力命令語に応答して、前記メモリセルアレイから読出されたデータを前記第３ストローブ信号に同期させて前記コントローラへ提供する入出力制御回路と、を備える。

【0023】

本発明の一実施形態におけるデータ出力方法は、コントローラ及び前記コントローラの制御によって動作するメモリ装置を含む半導体システムでのデータ出力方法として、前記コントローラが、前記メモリ装置へデータ出力命令語及び第２ストローブ信号を伝送する段階と、前記コントローラから伝送される前記データ出力命令に応答して、前記第２ストローブ信号に同期された読出データを前記コントローラへ伝送する段階と、を含む。

【発明の効果】

【0024】

本発明では、データ出力動作時に、データ出力ストローブ信号のセンターへデータのエッジを同期して出力する。したがって、データ出力マージンを向上させることができて帯域幅を増加させることができる。

【0025】

このために、本発明の一実施形態では、コントローラが、メモリ装置へ出力データが同期されるデータ出力ストローブ信号を提供する。そして、メモリ装置は、コントローラから受信したデータ出力ストローブ信号のセンターにデータのエッジを同期して出力することによって、コントローラで位相シフト動作をしなくても、データを安定的に伝送されることができる。したがって、コントローラが位相シフトのための別途の回路を具備する必要がないので、電力消費量を減少させることができる。

【0026】

本発明によれば、メモリシステムの全体的な電力消費量を最小化しながらも、データ出力の帯域幅を増加させて、低電力の高速動作が可能になるという利点がある。

【図面の簡単な説明】

【0027】

【図1】一般的な半導体システムにおけるプロトコルを説明するための図である。

【図2】図１に図示した半導体システムにおけるデータ入出力動作を説明するタイミング図である。

【図3】図１に図示した半導体システムにおけるデータ入出力動作を説明するタイミング図である。

【図4】本発明の一実施形態における半導体システムの構成図である。

【図5】図４に図示した半導体システムにおけるデータ入出力動作を説明するタイミング図である。

【図6】図４に図示した半導体システムにおけるデータ入出力動作を説明するタイミング図である。

【図7】図４に図示したコントローラの例示図である。

【図8】図４に図示したコントローラの異なる例示図である。

【図9】図４に図示したメモリ装置の例示図である。

【図10】図９に図示したストローブ信号制御回路の例示図である。

【発明を実施するための形態】

【0028】

以下、添付された図面を参照して本発明の望ましい実施形態をより具体的に説明する。

【0029】

図４は本発明の一実施形態における半導体システムの構成図である。

【0030】

図示されるように、本発明の一実施形態におけるメモリシステム１０は、コントローラ１１０と、少なくとも一つのメモリ装置１２０と、を備える。

【0031】

コントローラ１１０は、伝送ラインを通して、クロック信号ＣＬＫ、命令語ＣＭＤ、アドレス信号ＡＤＤをメモリ装置１２０へ伝送する。続いて、クロック信号ＣＬＫから第１ストローブ信号を生成する一方、第１ストローブ信号に応答して第２ストローブ信号を生成して、第２ストローブ信号をメモリ装置１２０へ伝送する。

【0032】

メモリ装置１２０は、コントローラ１１０から伝送されるクロック信号ＣＬＫ、命令語ＣＭＤ、アドレス信号ＡＤＤ、第１ストローブ信号及び第２ストローブ信号によって既設定された動作を行う。具体的には、コントローラ１１０からデータ入力命令、アドレス信号と一緒に第１ストローブ信号に同期されたデータＤＡＴＡが伝送されることによって、該当アドレス信号に対応するメモリセルにデータを記録する。ここで、コントローラ１１０は、第１ストローブ信号のセンターにデータのエッジを同期してメモリ装置１２０へ伝送する。

【0033】

また、メモリ装置１２０は、コントローラ１１０からデータ出力命令、アドレス信号及び第２ストローブ信号が伝送されることによって、該当アドレス信号に対応するメモリセルからデータを読み出す。そして、第２ストローブ信号に同期してデータを出力する。このために、コントローラ１１０から提供される第２ストローブ信号から第３ストローブ信号を生成する。そして、第３ストローブ信号及び第３ストローブ信号のセンターにデータ（ＤＡＴＡ）のエッジを同期してコントローラ１１０へ出力する。

【0034】

本発明の一実施形態では、第２ストローブ信号は、データ出力命令がイネーブルにされるとともに、イネーブルにされてメモリ装置１２０へ供給されたり、データ出力命令がイネーブルされた後指定された時間が経過した後にイネーブルにされてメモリ装置（１２０）へ供給されることができる。データ出力命令がイネーブルにされた後第２ストローブ信号をイネーブルにさせる場合、メモリ装置１２０でデータセンシングに所用される時間を考慮して第２ストローブ信号のイネーブル時点を決定することが望ましいことはもちろんである。

【0035】

データ出力動作の時に、メモリ装置１２０は、第３ストローブ信号のセンターにデータのエッジを同期して伝送するので、コントローラ１１０は、第３ストローブ信号の位相をシフトする必要がない。したがって、データ出力マージンの向上で帯域幅が増加する。続いて、第３ストローブ信号のセンターに同期されて伝送されるデータを、直ちにデータを要請したマスターブロック（ＣＰＵ、ＤＳＰ、ハードウェアエンジン等）に伝送することができるので、データ処理速度が向上する。

【0036】

本発明の一実施形態において、第１ストローブ信号は、クロック信号ＣＬＫと同位相の信号であってもよいし、第２ストローブ信号は、第１ストローブ信号を所定の時間遅延させて出力した信号であってもよい。また、第２ストローブ信号は、第１ストローブ信号と位相差が９０度になるように第１ストローブ信号を遅延させて生成することができる。そして、第３ストローブ信号は、第２ストローブ信号と同位相の信号であってもよい。

【0037】

図５及び図６は、図４に図示した半導体システムでのデータ入出力動作を説明するためのタイミング図である。

【0038】

まず、図５は、データ入力動作を説明するためのタイミング図である。

【0039】

コントローラ１１０は、データ入力動作の時に、命令語及びアドレスと共に、クロック信号ＣＬＫ、第１ストローブ信号、そして第１ストローブ信号のセンターにデータＤＡＴＡのエッジを同期してメモリ装置１２０へ伝送する。

【0040】

これにより、メモリ装置１２０は、第１ストローブ信号のセンターにエッジが同期されたデータＤＡＴＡを、安定的に伝送を受けて、該当メモリセルに記録するようになる。

【0041】

次に、図６はデータ出力動作を説明するためのタイミング図である。

【0042】

データ出力動作の時、コントローラ１１０は、メモリ装置１２０へ命令語及びアドレスを伝送して、クロック信号ＣＬＫ及び第２ストローブ信号もメモリ装置１２０へ供給する。第２ストローブ信号は、クロック信号ＣＬＫと同じように、メモリ装置１２０に常時供給されたり、または、データ出力動作のみに供給されるように構成することができる。

【0043】

メモリ装置１２０は、コントローラ１１０から受信したデータ出力命令によってメモリセルからデータＤＡＴＡを読み出す。そして、コントローラ１１０から受信した第２ストローブ信号からこれと同位相の第３ストローブ信号を生成して、第３ストローブ信号のセンターにデータＤＡＴＡのエッジを同期してコントローラ１１０へ伝送する。この時、第３ストローブ信号が共に伝送される。

【0044】

データ入力及び出力動作は、すべてストローブ信号のセンターに同期されて行われる。したがって、フォーリング／ライジングエッジに同期されてデータを入出力する場合と比較する時データ入出力マージンが増加する。結果的に、データ入出力に対する帯域幅を向上させることができてメモリシステム１００の高速動作が可能になる。

【0045】

さらに、データ出力動作の時に、出力データを同期させるためのストローブ信号が、コントローラ１１０やメモリ装置１２０のＰＬＬ、ＤＬＬと同じ位相制御回路で生成されるのではなく、データ入力動作のためのストローブ信号を遅延させることによって生成される。したがって、データ出力動作の時に、ＰＬＬ、ＤＬＬのような位相制御回路を活性化／非活性化をする必要がないので、メモリシステム１０が低い電力消費量で安定的な動作を行うようになる。

【0046】

図７は、図４に図示したコントローラの例示図である。

【0047】

図７を参照すると、コントローラ１１０は、第１ストローブ信号生成部１１１及び第２ストローブ信号生成部１１３を備えている。

【0048】

第１ストローブ信号生成部１１１は、クロック信号ＣＬＫに応答して、クロック信号ＣＬＫと同一のサイクルの第１ストローブ信号を生成する。

【0049】

第２ストローブ信号生成部１１３は、第１ストローブ信号に応答して、これを所定の時間遅延させた第２ストローブ信号を生成する。第２ストローブ信号生成部１１３は、第１ストローブ信号と第２ストローブ信号の位相が９０度の差がなるように第１ストローブ信号を遅延させることができて、通常の遅延回路、パルス発生器または位相シフターの中のいずれか一つを用いて構成することができる。

【0050】

図８は、図４に図示したコントローラの異なる例示図である。

【0051】

本発明の一実施形態によるコントローラ１１０−１は、第１ストローブ信号生成部１１１の出力信号及び第２ストローブ信号生成部１１３の出力信号を受信して、命令語ＣＭＤに応答して第１ストローブ信号または第２ストローブ信号の中のいずれか一つを出力する選択部１１５を備えている。

【0052】

このように構成する場合、コントローラ１１０−１とメモリ装置（１２０）との間の伝送ラインの数を既存のように維持しながらも、メモリ装置１２０のデータ読出動作の時基準になる第２ストローブ信号を供給することができる。

【0053】

図９は、図４に図示したメモリ装置の例示図である。

【0054】

図９に図示したメモリ装置１２０は、コア領域１２１、ＣＭＤ／ＡＤＤデコーダー１２３、ストローブ信号制御回路１２５、入出力制御回路１２７及び入出力バッファー１２９を備えている。

【0055】

コア領域１２１は、ワードライン及びビットライン間に接続される複数のメモリセルを含むメモリセルアレイと、Ｘデコーダーと、Ｙデコーダーとを備えている。

【0056】

ＣＭＤ／ＡＤＤデコーダー１２３は、コントローラ１１０からクロック信号ＣＬＫ、命令語ＣＭＤ及びアドレス信号ＡＤＤを受信して、内部クロック信号、内部命令語及び内部アドレス信号を生成する。そして、ＣＭＤ／ＡＤＤデコーダー１２３の出力信号は、コア領域１２１、ストローブ信号制御回路１２５、入出力制御回路１２７等メモリ装置１２０の該当するチップセットに供給される。

【0057】

ストローブ信号制御回路１２５は、コントローラ１１０から第１ストローブ信号及び第２ストローブ信号を受信して、ＣＭＤ／ＡＤＤデコーダー１２３から内部命令語を受信して、第１内部ストローブ信号または第３ストローブ信号を生成する。ＣＭＤ／ＡＤＤデコーダー１２３から提供される命令語がデータ入力命令の場合、ストローブ信号制御回路１２５は、第１内部ストローブ信号を生成して入出力バッファー１２９へ提供する。これにより、入出力バッファー１２９は、第１内部ストローブ信号のセンターにエッジが同期されたデータＤＡＴＡをコントローラ１１０から受信するようになる。

【0058】

一方、ＣＭＤ／ＡＤＤデコーダー１２３から提供される命令語がデータ出力命令の場合、ストローブ信号制御回路１２５は、第２ストローブ信号から第３ストローブ信号を生成する。入出力制御回路１２７でデータ出力命令によってメモリセルアレイからデータを読出することによって、第３ストローブ信号のセンターにエッジが同期されたデータＤＡＴＡが入出力バッファー１２９を通してコントローラ１１０に伝送される。この時、ストローブ信号制御回路１２５は、コントローラ１１０へ第３ストローブ信号を共に伝送する。

【0059】

図１０は、図９に図示したストローブ信号制御回路の例示図である。

【0060】

本発明の一実施形態では、ストローブ信号制御回路１２５は、第１信号生成部２１０及び第２信号生成部２３０、そして第１及び第２信号生成部２１０、２３０の出力時点を制御する出力制御部２２０を備えている。

【0061】

第１信号生成部２１０は、コントローラ１１０から第１ストローブ信号を受信して内部信号レベルに変換した後出力する第１入力バッファー２１１と、第１入力バッファー２１１で第１ストローブ信号のレベルが内部信号レベルに変換されると、出力制御部２２０の出力信号に応答して第１内部ストローブ信号を出力する第１出力部２１３と、を備えている。

【0062】

そして、第２信号生成部２３０は、コントローラ１１０から第２ストローブ信号を受信して内部信号レベルに変換した後出力する第２入力バッファー２３１と、出力制御部２２０の出力信号に応答して内部信号レベルに変換された第２ストローブ信号を第３ストローブ信号に出力する第２出力部２３３を備えている。

【0063】

出力制御部２２０は、ＣＭＤ／ＡＤＤデコーダー１２３から提供される命令語ＣＭＤによって、データ入力命令の場合には第１出力部２１３を駆動して第１内部ストローブ信号が出力されるようにし、データ出力命令の場合には第２出力部２３３を駆動して第３ストローブ信号が出力されるようにする。

【0064】

このように、本発明の一実施形態では、コントローラ１１０で第１ストローブ信号を所定の時間遅延させた第２ストローブ信号を生成してメモリ装置１２０へ提供する。この時、第２ストローブ信号は、クロック信号を利用せずに第１ストローブ信号から生成されたものであり、ＰＬＬ、ＤＬＬのような別途の位相制御回路を導入しなくても具現できる。このような第２ストローブ信号は、リード動作の時に、コントローラ１１０からメモリ装置１２０に供給される。続いて、データ出力動作の時に、メモリ装置１２０は、第２ストローブ信号から生成された第３ストローブ信号のセンターにデータのエッジを同期して出力する。

【0065】

データ出力動作の時に、ストローブ信号のセンターにデータを同期させるためには、コントローラまたはメモリ装置の側にＰＬＬ、ＤＬＬのような位相制御回路が備えられなければならない。しかし、ＰＬＬやＤＬＬ回路は電力消費量が大きいためメモリシステム１０の負荷を加重させて動作速度を低下させる要因で作用する。

【0066】

これと違い、本発明では、コントローラ１１０でデータ入力動作の基準になる第１ストローブ信号を所定の時間遅延させて、第２ストローブ信号を生成して、メモリ装置１２０へ提供する。そして、メモリ装置１２０は、データ出力動作の時第２ストローブ信号から生成した第３ストローブ信号のセンターにデータを同期させて出力するので、ＰＬＬやＤＬＬのような高電力が要求される回路を具備しなくても、データ出力マージンを向上させることができる。

【0067】

半導体メモリ装置は、高集積化及び小型化を達成するために、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）形態、マイクロバンプ（ｍｉｃｒｏｂｕｍｐ）を用いた３次元積層構造などで発展している。このような高集積メモリ装置で本発明のようなデータ出力方式を利用するようになると、フォーリング／ライジングエッジに同期されたデータを出力する場合に比べて出力マージンを大幅に向上させることができて、帯域幅の飛躍的な拡張効果を期待することができる。

【0068】

そればかりでなく、標準が決まっていないメモリ装置でも本発明を適用できて、メモリ装置及びコントローラの間に、ストローブ信号のセンターに同期されたデータを両方向に伝送できる。さらに、このような入出力方式がＰＬＬ、ＤＬＬのような高電力消費回路の導入なしに可能なので、消費電力減少、製造単価減少など多様な利得を得ることができると展望される。

【0069】

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0070】

１００、１００−１ 半導体システム
１１０、１３０ コントローラ
１２０、１４０ メモリ装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】