特許 5860161 電界効果トランジスタ及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5860161

(24)【登録日】2015年12月25日

(45)【発行日】2016年2月16日

(54)【発明の名称】電界効果トランジスタ及び半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160202BHJP

   H01L 29/78 20060101ALI20160202BHJP

【ＦＩ】

   H01L29/78 301D

   H01L29/78 301S

【請求項の数】6

【全頁数】30

(21)【出願番号】特願2014-541942(P2014-541942)

(86)(22)【出願日】2013年10月11日

(86)【国際出願番号】JP2013006103

(87)【国際公開番号】WO2014061254

(87)【国際公開日】20140424

【審査請求日】2014年12月3日

(31)【優先権主張番号】特願2012-228982(P2012-228982)

(32)【優先日】2012年10月16日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2013-136641(P2013-136641)

(32)【優先日】2013年6月28日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】松田 順一

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００５−０９３４５６（ＪＰ，Ａ）

【文献】 特開２０００−２５２４６５（ＪＰ，Ａ）

【文献】 特開２００９−２５９９７２（ＪＰ，Ａ）

【文献】 特開２０１１−０４９４５７（ＪＰ，Ａ）

【文献】 特開２００９−２３９１１１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板に形成されたソースおよびドレインと、
前記半導体基板上に形成されたフィールド酸化膜と、
前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第１導電型のドリフト層と、
前記ドレインの下方かつ前記ドリフト層の下に接し、前記第１導電型と異なる第２導電型からなる第１の領域と、
前記第１の領域を除いて前記ドリフト層の下に接する、第２導電型からなる第２の領域と、を備え、
前記第１の領域の第２導電型の不純物濃度は、前記第２の領域の第２導電型の不純物濃度より低く、
前記ドリフト層は、
第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層より第１導電型の不純物濃度が高い第２ドリフト層と、
前記第１ドリフト層上に配置されて前記第２ドリフト層よりも第１導電型の不純物濃度が高い第３ドリフト層と、を有し、
前記第３ドリフト層は、前記フィールド酸化膜下に配置されて該フィールド酸化膜に接していること特徴とする電界効果トランジスタ。

【請求項2】

前記第２ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネル領域側へ延出していることを特徴とする請求項１に記載の電界効果トランジスタ。

【請求項3】

前記第１の領域の第２導電型の不純物濃度は、前記半導体基板と同じ不純物濃度であることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。

【請求項4】

半導体基板に形成されたソースおよびドレインと、
前記半導体基板上に形成されたフィールド酸化膜と、
前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第１導電型のドリフト層と、
前記ドレインの下方かつ前記ドリフト層の下に接し、前記第１導電型と異なる第２導電型からなる第１の領域と、
前記第１の領域を除いて前記ドリフト層の下に接する、第２導電型からなる第２の領域と、を備え、
前記第１の領域の第２導電型の不純物濃度は、前記第２の領域の第２導電型の不純物濃度より低く、
前記ドリフト層は、
第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層より第１導電型の不純物濃度が高い第３ドリフト層と、を備え、
前記第３ドリフト層は、前記フィールド酸化膜下に配置されて該フィールド酸化膜に接しており、
前記第２の領域は、前記第３ドリフト層下に配置されて該第３ドリフト層に接していること特徴とする電界効果トランジスタ。

【請求項5】

前記ドリフト層は、
前記第１ドリフト層上に配置されて、且つ、該第１ドリフト層より第１導電型の不純物濃度が高く、前記第３ドリフト層より第１導電型の不純物濃度が低い第２ドリフト層を備えること特徴とする請求項４に記載の電界効果トランジスタ。

【請求項6】

請求項１から請求項５の何れか一項に記載の電界効果トランジスタを具備することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電界効果トランジスタ及び半導体装置に関し、特に、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置に関する。

【背景技術】

【0002】

従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタが知られており、ＬＤＭＯＳトランジスタの高耐圧化及び低オン抵抗化を図る研究がなされている。
例えば、非特許文献１には、図３０に示すように、ＬＤＭＯＳトランジスタ８５０において、Ｎ−ドリフト層（以下、Ｎ−層）８０１の下方にＰ−層８０３を配置した構造が開示されている。この構造によれば、Ｐ−層８０３とＮ−層８０１との間に寄生容量が生じ、寄生容量には電荷が蓄積される。このため、Ｎ−層８０１に空乏層が形成される。これにより、Ｎ−層８０１の表面電界を緩和して（即ち、Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ：ＲＥＳＵＲＦ効果を得て）、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を高めることができる。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Ｋｗａｎｇ−Ｙｏｕｎｇ Ｋｏ ｅｔ ａｌ．， “ＢＤ１８０ＬＶ−０．１８μｍ ＢＣＤ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｂｅｓｔ−ｉｎ−Ｃｌａｓｓ ＬＤＭＯＳ ｆｒｏｍ ７Ｖ ｔｏ ３０Ｖ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ， Ｈｉｒｏｓｈｉｍａ，ｐｐ．７１−７４， ２０１０

【発明の概要】

【発明が解決しようとする課題】

【0004】

図３０に示す構造では、Ｐ−層８０３の不純物濃度を高めることにより、ＲＥＳＵＲＦ効果を得ることができる。しかしながら、Ｐ−層８０３の不純物濃度を高め過ぎると、Ｎ−層８０１はＰ−層８０３の側から広く空乏化される。これにより、オン状態のＬＤＭＯＳトランジスタにおいて、Ｎ−層８０１内の電流路が半導体表面領域に押しやられ、伝導の電子電流密度が上昇し、Ｎ−層８０１の空乏層における実効電荷がプラスからマイナスに変化して、実効チャネルがドレイン８０５まで広がり易くなる（即ち、ドレイン周辺でＫｉｒｋ効果が発生し易くなる）という課題があった。ドレイン周辺でＫｉｒｋ効果が発生すると、ドレインの端部に電界が集中するため、オン状態でのドレイン耐圧（即ち、ＯＮ−ＢＶｄｓｓ）が低下してしまうという課題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第１不純物拡散層と、を備え、前記ドリフト領域は、第１導電型の第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層とを有することを特徴とする。

【0006】

また、上記の電界効果トランジスタにおいて、前記ドリフト領域下に配置されて前記第１不純物拡散層よりも第２導電型の不純物濃度が高い第２不純物拡散層をさらに備え、前記ドリフト領域は、前記第２不純物拡散層上に配置されて前記第２ドリフト層よりも第１導電型の不純物濃度が高い第３ドリフト層をさらに有し、前記第３ドリフト層及び前記第２不純物拡散層は前記フィールド酸化膜の真下に位置することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第３ドリフト層は前記フィールド酸化膜と接していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第２ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。

【0007】

また、上記の電界効果トランジスタにおいて、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第２不純物拡散層とを備え、前記ドリフト領域は、第１導電型の第１ドリフト層と、前記第２不純物拡散層上に配置されて前記第１ドリフト層よりも第１導電型の不純物濃度が高い第３ドリフト層とを有し、前記第３ドリフト層及び前記第２不純物拡散層は前記フィールド酸化膜の真下に位置することを特徴としてもよい。

【0008】

本発明の別の態様に係る電界効果トランジスタは、半導体基板に形成されたソースおよびドレインと、前記半導体基板上に形成されたフィールド酸化膜と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第１導電型のドリフト層と、前記ドレインの下方かつ前記ドリフト層の下に接し、前記第１導電型と異なる第２導電型からなる第１の領域と、前記第１の領域を除いて前記ドリフト層の下に接する、第２導電型からなる第２の領域と、を備え、前記第１の領域の第２導電型の不純物濃度は、前記第２の領域の第２導電型の不純部濃度より低いこと特徴とする。

【0009】

また、上記の電界効果トランジスタにおいて、前記ドリフト層は、第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層より第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、前記第１ドリフト層上に配置されて前記第２ドリフト層よりも第１導電型の不純物濃度が高い第３ドリフト層をさらに有し、前記第３ドリフト層は、前記フィールド酸化膜下に配置されていることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第２ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第１の領域の第２導電型の不純物濃度は、前記半導体基板と同じ不純物濃度であることを特徴としてもよい。

【0010】

本発明のさらに別の態様に係る電界効果トランジスタは、半導体基板に形成されたソースおよびドレインと、前記半導体基板上に形成されたフィールド酸化膜と、前記ソース下からチャネル領域にかけて形成された第２導電型のボディ層と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第１導電型のドリフト層と、前記ドリフト層において、前記ドレインの少なくとも一部の下方を除いて、前記フィールド酸化膜の下方に配置された第２導電型の不純物拡散層と、を備えることを特徴とする。

【0011】

また、上記の電界効果トランジスタにおいて、前記ドリフト層は、さらに、前記ボディ層も囲むように形成されていることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドレインの少なくとも一部の下方に配置された第２導電型の第２の不純物拡散層をさらに備え、前記第２の不純物拡散層の第２導電型の不純物濃度は、前記不純物拡散層の第２導電型の不純物濃度よりも低いことを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドレインと前記不純物拡散層との間に配置された第１導電型の第２ドリフト層をさらに備え、前記第２ドリフト層の第１導電型の不純物濃度は、前記ドリフト層の第１導電型の不純物濃度よりも高いことを特徴とする。
本発明の一態様に係る半導体装置は、上記の電界効果トランジスタを具備することを特徴とする。

【発明の効果】

【0012】

本発明の一態様によれば、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供することができる。

【図面の簡単な説明】

【0013】

【図1】第１実施形態に係る半導体装置１００の構成例を示す断面図。

【図2】半導体装置１００の製造方法を工程順に示す断面図。

【図3】半導体装置１００の製造方法を工程順に示す断面図。

【図4】実施形態における深さ方向の構造と電界分布等を模式的に示した概念図。

【図5】比較形態における深さ方向の構造と電界分布等を模式的に示した概念図。

【図6】第１実施形態に係る半導体装置１００Ａの構成例（第１変形例）を示す断面図。

【図7】第１実施形態に係る半導体装置１００Ｂの構成例（第２変形例）を示す断面図。

【図8】第１実施形態に係る半導体装置１００Ｃの構成例（第３変形例）を示す断面図。

【図9】第２実施形態に係る半導体装置２００の構成例を示す断面図。

【図10】半導体装置２００の製造方法を工程順に示す断面図。

【図11】半導体装置２００の製造方法を工程順に示す断面図。

【図12】第２実施形態に係る半導体装置２００Ａの構成例（変形例）を示す断面図。

【図13】第３実施形態に係る半導体装置３００の構成例を示す断面図。

【図14】半導体装置３００の製造方法を工程順に示す断面図。

【図15】半導体装置３００の製造方法を工程順に示す断面図。

【図16】第４実施形態に係る半導体装置４００の構成例を示す断面図。

【図17】半導体装置４００の製造方法を工程順に示す断面図。

【図18】半導体装置４００の製造方法を工程順に示す断面図。

【図19】第５実施形態に係るＬＤＭＯＳトランジスタ５００の構成例を示す平面図。

【図20】ＬＤＭＯＳトランジスタ５００の構成例を示すＡ−Ａ´断面図。

【図21】ＬＤＭＯＳトランジスタ５００の構成例を示すＢ−Ｂ´断面図。

【図22】ドレイン耐圧とオン抵抗のトレードオフ特性の改善を示す図。

【図23】実施形態におけるＯＮ−ＢＶｄｓｓの向上を示す図。

【図24】第６実施形態に係るＬＤＭＯＳトランジスタ６００の構成例を示す平面図

【図25】ＬＤＭＯＳトランジスタ６００の構成例を示すＡ−Ａ´断面図。

【図26】ＬＤＭＯＳトランジスタ６００の構成例を示すＢ−Ｂ´断面図。

【図27】第７実施形態に係るＬＤＭＯＳトランジスタ７００の構成例を示す平面図。

【図28】ＬＤＭＯＳトランジスタ７００の構成例を示すＡ−Ａ´断面図。

【図29】ＬＤＭＯＳトランジスタ７００の構成例を示すＢ−Ｂ´断面図。

【図30】従来例に係るＬＤＭＯＳトランジスタ８５０の構成例を示す図。

【発明を実施するための形態】

【0014】

本発明の実施形態（以下、本実施形態）に係る電界効果トランジスタは、半導体基板に形成されるソースおよびドレインと、前記半導体基板上に形成されるフィールド酸化膜と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成される第１導電型のドリフト層と、前記ドレインの下方かつ前記ドリフト層の下に接し、前記第１導電型と異なる第２導電型からなる第１の領域と、前記第１の領域を除いて前記ドリフト層の下に接する第２の領域と、を備え、前記第１の領域の第２導電型の不純物濃度は前記第２の領域の第２導電型の不純物濃度より低いこと特徴とする。

【0015】

本実施形態によれば、フィールド酸化膜の下（第１導電型のドリフト領域下）に第２の領域（第２導電型の不純物拡散層）が配置されており、ドリフト領域と前記不純物拡散層との間にＰＮ接合が形成される。これにより、オフ状態の電界効果トランジスタにおいて、ドリフト領域を効率良く空乏化することができ、ソースと半導体基板とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域を完全空乏化することが容易となる。従って、ドリフト領域の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を向上させることができる。

【0016】

また、第１の領域の第２導電型の不純物濃度は前記第２の領域の第２導電型の不純物濃度より低い。不純物拡散層は、ドレインの少なくとも一部（即ち、一部又は全部）の下方には存在しないことが好ましい。これにより、ドレインの下方ではドリフト層と半導体基板との間で空乏層を広げることができ、ドリフト層内での電位勾配を緩和することができる（即ち、ドリフト層内を低電界にすることができる）。従って、ドレイン側へのキャリアの引き付けを弱くすることができ、電界効果トランジスタがオンしている時に、ドリフト層内の電流密度を下げることができる。これにより、ドリフト層の空乏層における実効電荷の極性が電流の影響により反転することを抑制することができ、実効チャネルがドレインまで広がること（即ち、ドレイン周辺でＫｉｒｋ効果が発生すること）を抑制することができる。
また、Ｋｉｒｋ効果によるドレイン周りでのインパクトイオン化を低減することができるので、ドレイン近傍でのＫｉｎｋ現象（飽和ドレイン電流の急激な上昇）を緩和することができる。これにより、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることができる。

【0017】

本実施形態に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第１不純物拡散層と、を備え、前記ドリフト領域は、第１導電型の第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴とする。

【0018】

本実施形態によれば、第１導電型のドリフト領域下に第２導電型の第１不純物拡散層が配置されており、第１ドリフト層と第１不純物拡散層との間にＰＮ接合が形成される。これにより、オフ状態の電界効果トランジスタにおいて、ドリフト領域を効率良く空乏化することができ、ソースと半導体基板とを電気的に接続した状態でソース−ドレイン間に逆バイアスが印加された場合に、逆バイアスが小さい段階でドリフト領域を完全空乏化することが容易となる。これにより、ドリフト領域の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を高く維持することができる。
また、ＲＥＳＵＲＦ効果を得ることができるため、第２ドリフト層のように、ドリフト領域の表面近傍の不純物濃度を高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓを高く維持しつつ、オン抵抗を低減することができる。

【0019】

さらに、第１ドリフト層上に、該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層が配置されている。これにより、電界効果トランジスタがオンしている時に、ドリフト領域の空乏層における実効電荷の極性が、ドレイン電圧及び第１不純物拡散層の影響により反転することを抑制することができ、実効チャネルがドレインまで広がること（即ち、ドレイン周辺でＫｉｒｋ効果が発生すること）を抑制することができる。これにより、ドレインの端部に電界が集中することを防ぐことができるので、オン状態でのドレイン耐圧（即ち、ＯＮ−ＢＶｄｓｓ）を高く維持することができる。

【0020】

以下、本発明の各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
〔第１実施形態〕
（構造）
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。図１に示すように、この半導体装置１００は、例えば、Ｐ型のシリコン基板（Ｐ−ｓｕｂ）１と、シリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ５０に接続するコンタクト電極５５と、層間絶縁膜３３上に配置されてコンタクト電極５５に接続する配線層５７と、層間絶縁膜３３上に配置されて配線層５７を覆う保護膜６１と、を備える。
る。

【0021】

ＬＤＭＯＳトランジスタ５０は、シリコン基板１上に配置されたゲート絶縁膜３と、ゲート絶縁膜３上に配置されたゲート電極５と、シリコン基板１のうちのゲート電極５の両側下に配置されたＮ型のソース（Ｎ＋層）７及びドレイン（Ｎ＋層）９と、シリコン基板１のうちのＮ型のドリフト領域２０上に配置されたフィールド酸化膜３１と、シリコン基板１のうちのドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層（Ｎ−層）２１と、シリコン基板１のうちのドリフト層２１下に配置されたＰ型の埋め込み層（Ｐ層）５１と、シリコン基板１に配置されたＰ型のボディ層（Ｐ層）５３と、Ｐ型のピックアップ層（Ｐ＋層）３５と、を備える。ここで、ドリフト領域２０は、シリコン基板１のうちのチャネルとなる領域（以下、チャネル領域）１０とドレイン９との間に位置する領域である。

【0022】

ゲート絶縁膜３は、例えば、シリコン基板１を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜３１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で形成されたシリコン酸化膜である。図１に示すように、ゲート電極５は、ゲート絶縁膜３上からフィールド酸化膜３１上にかけてされている。また、ソース７及びドレイン９はそれぞれＮ型不純物を高濃度に含み、フィールド酸化膜３１下からそれぞれ露出している。
Ｎ型のドリフト層２１はドリフト領域２０及びドレイン９下に配置され、その上側部分はフィールド酸化膜３１に接している。即ち、Ｎ型のドリフト層２１は、フィールド酸化膜３１の下に形成され、ドレイン９の下層およびチャネル領域との間に形成されている。ドリフト層２１におけるＮ型の不純物濃度は、ソース７、ドレイン９におけるＮ型の不純物濃度よりも低い。また、ドリフト層２１は、チャネル長方向（例えば、Ｘ軸方向）において、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出して、蓄積領域３０を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられた時に、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。

【0023】

Ｐ型の埋め込み層５１はドリフト層２１下に配置され、その上側部分はＮ型のドリフト層２１に接している。埋め込み層５１におけるＰ型の不純物濃度は、シリコン基板１におけるＰ型の不純物濃度よりも高い。また、この埋め込み層５１は、ドリフト層２１下であっても、ドレイン９の少なくとも一部（即ち、一部又は全部）の下方には配置されていない。即ち、埋め込み層５１は、ドレイン９の下方には意図的に配置されていない。ここで、下方とは、図１ではＺ軸方向の下方向のことである。

【0024】

Ｐ型のボディ層５３は、シリコン基板１のうちのソース７下からチャネル領域１０にかけて配置されている。この実施形態では、例えばボディ層５３がチャネル領域１０の少なくとも一部を構成している。また、Ｐ型のピックアップ層３５は、ボディ層５３の内側であって、例えば、ソース７のチャネル領域と接する側の反対側に配置されており、ボディ層５３及びソース７と電気的に接続している。ボディ層５３及びピックアップ層３５の何れも、シリコン基板１よりもＰ型の不純物濃度が高い。また、例えば、ピックアップ層３５はボディ層５３よりもＰ型の不純物濃度が高い。なお、ソース７及びピックアップ層３５は、これらの上を跨るように配置されたコンタクト電極５５によって電気的に接続されて、同電位（例えば、接地電位）に設定される。

【0025】

（製造方法）
次に、図１に示した半導体装置１００の製造方法について説明する。
図２及び図３は、半導体装置１００の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず、シリコン基板１を用意する。次に、シリコン基板１の表面を熱酸化してシリコン酸化膜１１を形成する。そして、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上にレジストパターン１２を形成する。このレジストパターン１２は、Ｎ型のドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する。イオン注入後、シリコン基板１の上方からレジストパターン１２を除去する。

【0026】

次に、図２（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上にレジストパターン１３を形成する。このレジストパターン１３は、Ｐ型の埋め込み層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。そして、このレジストパターン１３をマスクに用いて、シリコン基板１にボロン等のＰ型不純物をイオン注入する。イオン注入後、シリコン基板１の上方からレジストパターン１３を除去する。その後、シリコン基板１に熱処理を施して、シリコン基板１中で不純物を拡散させる。これにより、図２（ｃ）に示すように、シリコン基板１にＮ型のドリフト層２１とＰ型の埋め込み層５１をそれぞれ形成する。

【0027】

次に、図３（ａ）に示すように、例えばＳＴＩ法により、シリコン基板１にフィールド酸化膜３１を形成する。ＳＴＩ法ではドライエッチングでシリコン基板１を削ってトレンチ（溝）を形成し、トレンチ内にシリコン酸化膜を埋め込むことによってフィールド酸化膜３１を形成する。なお、シリコン酸化膜１１は、例えばフィールド酸化膜３１の形成過程で除去する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のＰ型不純物をシリコン基板１に選択的にイオン注入する。そして、図示しないレジストパターンを除去した後で、シリコン基板１に熱処理を施す。これにより、図３（ｂ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。

【0028】

次に、図３（ｃ）に示すように、シリコン基板１を熱酸化してゲート絶縁膜３を形成する。続いて、例えばＬＰＣＶＤ法（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて、ゲート絶縁膜３上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜をパターニングする。これにより、ゲート絶縁膜３上にポリシリコン膜からなるゲート電極５を形成する。ゲート電極５の形成後、図示しないレジストパターンを除去する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のソース、ドレインを形成する領域に、リン又はヒ素等のＮ型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、図３（ｃ）に示すように、シリコン基板１中で不純物を拡散させて、Ｎ型のソース７、ドレイン９を形成する。

【0029】

次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のピックアップ層３５を形成する領域に、ボロン等のＰ型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、ピックアップ層３５を形成する。
次に、シリコン基板１上に層間絶縁膜３３（図１参照）を形成する。層間絶縁膜６０は例えばシリコン酸化膜であり、その形成は例えばＣＶＤ法で行う。そして、コンタクト電極５５（図１参照）を形成する。その後、層間絶縁膜６０上に配線層５７（図１参照）を形成し、保護膜６１を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。

【0030】

第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＬＤＭＯＳトランジスタ５０が本発明の「電界効果トランジスタ」に対応している。また、フィールド酸化膜３１が本発明の「フィールド酸化膜」に対応し、Ｎ−ドリフト層２１が本発明の「ドリフト層」に対応し、埋め込み層５１が本発明の「第２の領域」に対応し、ドレイン９の下方かつドリフト層２１の下に接するシリコン基板１と同じ領域が本発明の「第１の領域」に対応している。第１の領域のＮ型の不純物濃度は、シリコン基板１と同じ不純物濃度である。また、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。

【0031】

（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）Ｎ型のドリフト領域２０下にＰ型の埋め込み層５１が配置されており、ドリフト領域２０と埋め込み層５１との間にＰＮ接合が形成される。これにより、オフ状態のＬＤＭＯＳトランジスタにおいて、ドリフト領域２０を効率良く空乏化することができ、ソース７とシリコン基板１とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域２０を完全空乏化することが容易となる。従って、ドリフト領域２０の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を向上させることができる。即ち、ドリフト領域２０下に存在する埋め込み層５１により、ＲＥＳＵＲＦ効果がより有効になり、ＯＦＦ−ＢＶｄｓｓを向上させることができる。

【0032】

（２）また、埋め込み層５１は、ドレイン９の少なくとも一部（即ち、一部又は全部）の下方には存在しない。これにより、ドレイン９の下方ではドリフト層２１とシリコン基板１との間で空乏層を広くすることができ、ドリフト層２１内での電位勾配を緩和する（即ち、ドリフト層２１内を低電界にする）ことができる。この点について、図を参照しながらさらに説明する。
図４は、本発明の実施形態に係るＬＤＭＯＳトランジスタについて、ドレイン近傍の深さ方向（Ｚ軸方向）の構造と電界分布、電位分布を模式的に示した概念図である。また、図５は、本発明の比較形態に係るＬＤＭＯＳトランジスタについて、ドレイン近傍の深さ方向（Ｚ軸方向）の構造と電界分布、電位分布を模式的に示した概念図である。図４（ｂ）及び図５（ｂ）において、横軸は深さ方向（Ｚ軸方向）を示し、縦軸は電界強度を示す。また、図４（ｃ）及び図５（ｃ）において、横軸は深さ方向（Ｚ軸方向）を示し、縦軸は電位を示す。

【0033】

なお、図４に示す実施形態と、図５に示す比較形態の構造上の違いは、ドレイン（Ｎ＋）下方の埋め込み層（Ｐ）の有無だけであり、それ以外は同じである。また、図４及び図５では、ドレイン（Ｎ＋）にドレイン電圧Ｖｄ１、Ｖｄ２（Ｖｄ１＝Ｖｄ２）をそれぞれ印加し、半導体基板（Ｐ−）は接地電位に接続した状態を想定する。
図４（ａ）に示すように、実施形態ではドレイン（Ｎ＋）の下方に埋め込み層（Ｐ）は存在しない。また、図５（ａ）に示すように、比較形態ではドレイン（Ｎ＋）の下方に埋め込み層（Ｐ）が存在する。これにより、実施形態は、比較形態と比べて、ドリフト層（Ｎ−）と半導体基板（Ｐ−）との間で空乏層を広くすることができる。

【0034】

それゆえ、図４（ｂ）及び図５（ｂ）に示すように、ドリフト層（Ｎ−）と半導体基板（Ｐ−）とのＰＮ接合面におけるピーク電界について、実施形態のピーク電界Ｅｍａｘ１を、比較形態のピーク電界Ｅｍａｘ２よりも低くすることができる（即ち、Ｓ１＝Ｓ２ ａｎｄ Ｅｍａｘ１＜Ｅｍａｘ２ ａｔ Ｖｄ１＝Ｖｄ２（ここでは、ＰＮ接合の拡散電位は無視してある。） ； 面積Ｓ１、Ｓ２は電界強度の積分値であり、電位を表す。）。換言すると、図４（ｃ）及び図５（ｃ）に示すように、実施形態は、比較形態と比べて、ドリフト層（Ｎ−）内での電位勾配を緩和する（即ち、ドリフト層内を低電界にする）ことができる。

【0035】

従って、実施形態は、比較形態と比べて、ドレイン（Ｎ＋）側へのキャリアの引き付けを弱くすることができ、電界効果トランジスタがオンしている時に、ドリフト層（Ｎ−）内の電流密度を下げることができる。これにより、ドリフト層（Ｎ−）の空乏層における実効電荷の極性が電流の影響により反転することを抑制することができ、実効チャネルがドレイン（Ｎ＋）まで広がること（即ち、ドレイン周辺でＫｉｒｋ効果が発生すること）を抑制することができる。このように、第１の領域（ドレインの下方）の第２導電型の不純物濃度が、第２の領域（埋め込み層（Ｐ））の第２導電型の不純物濃度よりも低いことにより、上記効果が得られる。

【0036】

（３）また、Ｋｉｒｋ効果によるドレイン９周りでのインパクトイオン化を低減することができるので、ドレイン９近傍でのＫｉｎｋ現象（飽和ドレイン電流の急激な上昇）を緩和することができる。これにより、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることができる。即ち、ドレイン９の下方に埋め込み層５１が存在しないことにより、ドレイン近傍でのＫｉｎｋ現象を緩和することができ、ＯＮ−ＢＶｄｓｓを向上させることができる。
なお、埋め込み層５１は、ドリフト層２１下であって、ドレイン９の一部の下方には配置されていないことが好ましい。Ｋｉｒｋ効果の抑制とＲＥＡＳＵＲＦ効果とは、トレードオフの関係にあるため、埋め込み層５１は、ドレイン９の一部の下方には配置されていないことで、ＲＥＳＵＲＦ効果を十分に得つつ、かつ、Ｋｉｒｋ効果を十分に抑えることができる。

【0037】

（変形例）
（１）上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０と他の素子（例えば、ｐＭＯＳトランジスタ、抵抗素子又はキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0038】

（２）また、上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５０はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。
また、上記の第１実施形態では、埋め込み層５１は、ドレイン９の下方の両側に配置されていたが、埋め込み層５１は、ドレイン９の下方の両側のうち、チャネル領域に近い側にのみ配置されていてもよい（図１の左側の埋め込み層５１のみ）。即ち、埋め込み層５１は、ドリフト層２１のうちのドリフト領域下にのみ配置されてもよい。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0039】

（３）また、上記の第１実施形態では、例えば図１に示したように、ドリフト層２１下に埋め込み層５１が配置されている場合について説明した。しかしながら、本発明において、ドリフト層２１と埋め込み層５１の位置関係はこれに限定されるものではない。埋め込み層５１は、ドリフト層２１下ではなく、ドリフト層２１内に配置されていてもよい。
図６は、本発明の第１実施形態に係る半導体装置１００Ａの構成例（第１変形例）を示す断面図である。図６に示すように、この半導体装置１００Ａでは、ドリフト層２１はボディ層５３を囲むように（即ち、ボディ層５３の下部と接するように）、厚く形成されている。そして、埋め込み層５１は、このボディ層５３を囲むドリフト層２１内に配置されている。即ち、埋め込み層５１は、ドリフト層２１において、ドレイン９の少なくとも一部の下方を除いて、フィールド酸化膜３１の下方に配置されている。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0040】

（４）また、図６に示した第１変形例では、断面視で、ドレイン９の下方の両側に埋め込み層５１が配置されている場合について説明した。しかしながら、本発明において、埋め込み層５１は必ずしも、ドレイン９の下方の両側に配置される必要はない。埋め込み層５１は、ドレイン９の下方の両側のうち、少なくとも、チャネル領域に近い側に配置されていればよい。
図７は、本発明の第１実施形態に係る半導体装置１００Ｂの構成例（第２変形例）を示す断面図である。図７に示すように、この半導体装置１００Ｂでは、埋め込み層５１は、ドレイン９の下方の両側のうち、チャネル領域に近い側にのみ配置されている。即ち、埋め込み層５１は、ドリフト層２１のうちのドリフト領域下にのみ配置されている。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0041】

（５）また、上記した第１、第２変形例では何れも、埋め込み層５１がドリフト層２１内に配置されており、かつ、埋め込み層５１の上部及び下部がそれぞれドリフト層２１と接している場合について説明した。しかしながら、このような変形例において、埋め込み層５１の下部はドリフト層２１ではなく、シリコン基板１に接していてもよい。
図８は、本発明の第１実施形態に係る半導体装置１００Ｃの構成例（第３変形例）を示す断面図である。図８に示すように、この半導体装置１００Ｃでは、埋め込み層５１はドリフト層２１内に配置されており、かつ、埋め込み層５１の上部はドリフト層２１と接し、埋め込み層５１の下部はシリコン基板１と接している。即ち、埋め込み層５１はドリフト層２１の底部に配置されている。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0042】

（６）また、ＬＤＭＯＳトランジスタ５０は、例えば、ドレイン９の少なくとも一部の下方に配置されたＰ型不純物拡散層（第２導電型の第２の不純物拡散層）をさらに備えていてもよい。このＰ型不純物拡散層のＰ型不純物濃度は、Ｐ型の埋め込み層５１のＰ型不純物濃度よりも低い。このような場合であっても、上記した第１実施形態の効果（１）〜（３）と同様の効果を奏する。

【0043】

〔第２実施形態〕
上記の第１実施形態では、ドリフト層が１層で構成されている場合について説明した。しかしながら、本発明において、ドリフト層の構成はこれに限定されない。即ち、本発明において、ドリフト層はＮ型の不純物濃度が異なる２層以上で構成されていてもよい。第２実施形態では、ドリフト層が２層で構成される場合について説明する。

【0044】

（構造）
図９は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図９に示すように、この半導体装置２００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ１５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ１５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ１５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。

【0045】

ＬＤＭＯＳトランジスタ１５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層１２０と、Ｐ型の埋め込み層５１と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。
ドリフト層１２０は２層構造であり、第１ドリフト層（Ｎ−層）２１と、第１ドリフト層２１上に配置されて該第１ドリフト層２１よりＮ型の不純物濃度が高い第２ドリフト層（Ｎ層）２２と、を有する。第２ドリフト層２２の上側部分はフィールド酸化膜３１に接している。また、第２ドリフト層２２は、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出しており、蓄積領域３０の一部を構成している。

【0046】

（製造方法）
次に、図９に示した半導体装置２００の製造方法について説明する。
図１０及び図１１は、半導体装置２００の製造方法を工程順に示す断面図である。図１０（ａ）に示すように、まず、シリコン基板１上にシリコン酸化膜１１を形成し、その上にレジストパターン１２を形成する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する。
このイオン注入工程では、第１ドリフト層２１を形成するための工程（以下、第１ドリフトイオン注入工程）と、第２ドリフト層２２を形成するための工程（以下、第２ドリフトイオン注入工程）とを行う。例えば、第２ドリフトイオン注入工程では、第１ドリフトイオン注入工程よりも注入エネルギーを小さく設定して、不純物分布の深さを浅くする。また、第２ドリフトイオン注入工程では、第１ドリフトイオン注入工程よりもＮ型不純物のドーズ量を多く設定して、不純物濃度を高くする。

【0047】

次に、シリコン基板１の上方からレジストパターン１２を除去する。そして、図１０（ｂ）に示すように、シリコン酸化膜１１上にレジストパターン１３を形成する。次に、このレジストパターン１３をマスクに用いて、シリコン基板１にボロン等のＰ型不純物をイオン注入する。イオン注入後、シリコン基板１の上方からレジストパターン１３を除去する。その後、シリコン基板１に熱処理を施して、シリコン基板１中で不純物を拡散させる。これにより、図１０（ｃ）に示すように、シリコン基板１にＮ型の第１ドリフト層２１、第２ドリフト層２２と、Ｐ型の埋め込み層５１とを形成する。
これ以降の工程は、第１実施形態と同じである。即ち、図１１（ａ）に示すように、シリコン基板１にフィールド酸化膜３１を形成する。次に、図１１（ｂ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。そして、図１１（ｃ）に示すように、ゲート絶縁膜３、ゲート電極５、ソース７及びドレイン９、ピックアップ層３５を順次形成する。

【0048】

さらに、層間絶縁膜３３（図９参照）、コンタクト電極５５（図９参照）、配線層５７（図９参照）、保護膜６１（図９参照）を順次形成する。以上の工程を経て、図９に示した半導体装置２００が完成する。
第２実施形態では、ＬＤＭＯＳトランジスタ１５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層１２０が本発明の「ドリフト層」に対応し、第１ドリフト層２１が本発明の「第１ドリフト層」に対応し、第２ドリフト層２２が本発明の「第２ドリフト層」に対応している。その他の対応関係は第１実施形態と同じである。

【0049】

（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）〜（３）と同様の効果を奏する。
（１）また、ＲＥＳＵＲＦ効果を得ることができるため、第２ドリフト層２２のように、ドリフト領域２０の表面近傍の不純物濃度を高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓを高く維持しつつ、オン抵抗を低減することができる。
（２）また、第２ドリフト層２２が存在することにより、電界効果トランジスタがオンしている時に、ドリフト領域２０の空乏層における実効電荷の極性が、ドレイン電圧及び埋め込み層５１の影響により反転することをさらに抑制することができ、ドレイン周辺でＫｉｒｋ効果が発生することをさらに抑制することができる。

【0050】

（変形例）
第２実施形態においても、第１実施形態の変形例（１）〜（５）を適用してよい。このような場合であっても、上記した第２実施形態の効果と同様の効果を奏する。第２実施形態の変形例の一を図示する。
図１２は、本発明の第２実施形態に係る半導体装置２００Ａの構成例（変形例）を示す断面図である。図１２に示すように、この半導体装置２００Ａでは、第１ドリフト層２１はボディ層５３を囲むように厚く形成されている。そして、埋め込み層５１は、このボディ層５３を囲む第１ドリフト層２１内に配置されている。即ち、埋め込み層５１は、第１ドリフト層２１において、ドレイン９の少なくとも一部の下方を除いて、フィールド酸化膜３１の下方に配置されている。また、ドレイン９と埋め込み層５１との間に、第１ドリフト層２１よりもＮ型の不純物濃度が高い第２ドリフト層２２を備える。

【0051】

〔第３実施形態〕
第３実施形態では、ドリフト層が３層で構成される場合について説明する。
（構造）
図１３は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。図１３に示すように、この半導体装置３００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ２５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ２５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ２５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。

【0052】

ＬＤＭＯＳトランジスタ２５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層２２０と、Ｐ型の埋め込み層５１と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。
ドリフト層２２０は３層構造であり、第１ドリフト層（Ｎ−層）２１と、第１ドリフト層２１上に配置されて該第１ドリフト層２１よりＮ型の不純物濃度が高い第２ドリフト層（Ｎ層）２２と、第１ドリフト層２１上に配置されて第２ドリフト層２２よりもＮ型の不純物濃度が高い第３ドリフト層（Ｎ層）２３を有する。そして、この第３ドリフト層２３は、フィールド酸化膜３１下に配置されており、その上側部分はフィールド酸化膜３１に接している。

【0053】

（製造方法）
次に、図１３に示した半導体装置３００の製造方法について説明する。
図１４及び図１５は、半導体装置３００の製造方法を工程順に示す断面図である。図１４（ａ）に示すように、まず、シリコン基板１上にシリコン酸化膜１１を形成し、その上にレジストパターン１２を形成する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する。このイオン注入工程では、第２実施形態と同様、第１ドリフトイオン注入工程と、第２ドリフトイオン注入工程とを行う。その後、シリコン基板１の上方からレジストパターン１２を除去する。

【0054】

次に、シリコン基板１に熱処理を施して、シリコン基板１中で不純物を拡散させる。これにより、図１４（ｂ）に示すように、シリコン基板１にＮ型の第１ドリフト層２１、第２ドリフト層２２を形成する。
次に、図１４（ｃ）に示すように、シリコン基板１にフィールド酸化膜を形成するためのトレンチ１４を形成し、さらにシリコン基板１を熱酸化してシリコン酸化膜１５を形成する。そして、例えばシリコン酸化膜１５を介して、シリコン基板１の上方にレジストパターン１６を形成する。このレジストパターン１６は、Ｐ型の埋め込み層を形成する領域とドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。

【0055】

次に、このレジストパターン１６をマスクに用いて、シリコン基板１にボロン等のＰ型不純物をイオン注入する。また、このＰ型不純物のイオン注入と前後して、レジストパターン１６をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する。イオン注入後、シリコン基板１の上方からレジストパターン１６を除去する。その後、シリコン基板１に熱処理を施して、シリコン基板１中で不純物を拡散させる。これにより、埋め込み層５１と第３ドリフト層２３とを形成する。

【0056】

次に、トレンチ１４内にシリコン酸化膜を埋め込む。これにより、図１５（ａ）に示すように、フィールド酸化膜３１を形成する。なお、シリコン酸化膜１５は、例えばフィールド酸化膜３１の形成過程で除去する。
これ以降の工程は、第１実施形態と同じである。即ち、図１５（ｂ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。次に、図１５（ｃ）に示すように、ゲート絶縁膜３、ゲート電極５、ソース７及びドレイン９、ピックアップ層３５を順次形成する。そして、層間絶縁膜３３（図１３参照）、コンタクト電極５５（図１３参照）、配線層５７（図１３参照）、保護膜６１（図１３参照）を順次形成する。以上の工程を経て、図１３に示した半導体装置３００が完成する。

【0057】

第３実施形態では、ＬＤＭＯＳトランジスタ２５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層２２０が本発明の「ドリフト層」に対応し、第１ドリフト層２１が本発明の「第１ドリフト層」に対応し、第２ドリフト層２２が本発明の「第２ドリフト層」に対応し、第３ドリフト層２３が本発明の「第３ドリフト層」に対応している。その他の対応関係は第１実施形態と同じである。

【0058】

（第３実施形態の効果）
本発明の第３実施形態は、第１実施形態の効果（１）〜（３）、第２実施形態の効果（１）、（２）と同様の効果を奏する。
また、ＲＥＳＵＲＦ効果を得ることができるため、第３ドリフト層２３のように、ドリフト領域２０の表面近傍の不純物濃度をさらに高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓを高く維持しつつ、オン抵抗をさらに低減することができる。ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。
ここで、第３ドリフト層２３はトレンチ１４のエッチ後に形成されるため、第３ドリフト層２３の不純物ドーズ量はトレンチ１４のエッチングばらつきによる影響を受けない。つまり、オン抵抗及びＲＥＳＵＲＦ効果の製造ばらつきは少ない。また、第２ドリフト層２２と第３ドリフト層２３を分けて形成するため、フィールド酸化膜下とフィールド酸化膜端のそれぞれでオン抵抗とＲＥＳＵＲＦ効果の最適化を図れる。
（変形例）
第３実施形態においても、第１実施形態の変形例（１）〜（５）を適用してよい。このような場合であっても、上記した第３実施形態の効果と同様の効果を奏する。

【0059】

〔第４実施形態〕
上記の第１〜第３実施形態では、フィールド酸化膜をＳＴＩ法で形成する場合について説明した。しかしながら、本発明において、フィールド酸化膜の形成方法はＳＴＩ法に限定されるものではない。第４実施形態では、フィールド酸化膜がＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成される場合について説明する。

【0060】

（構造）
図１６は、本発明の第４実施形態に係る半導体装置４００の構成例を示す断面図である。図１６に示すように、この半導体装置４００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ３５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ３５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ３５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。
ＬＤＭＯＳトランジスタ３５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜１３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層１２０と、Ｐ型の埋め込み層５１と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。ここで、フィールド酸化膜１３１は、ＬＯＣＯＳ法で形成されたシリコン酸化膜である。

【0061】

（製造方法）
次に、図１６に示した半導体装置４００の製造方法について説明する。
図１７及び図１８は、半導体装置４００の製造方法を工程順に示す断面図である。図１７（ａ）に示すように、まず、シリコン基板１上にシリコン酸化膜１１を形成し、その上にレジストパターン１２を形成する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する。このイオン注入工程では、第２実施形態と同様、第１ドリフトイオン注入工程と、第２ドリフトイオン注入工程とを行う。
次に、シリコン基板１の上方からレジストパターン１２を除去する。そして、図１７（ｂ）に示すように、シリコン酸化膜１１上にレジストパターン１３を形成する。次に、このレジストパターン１３をマスクに用いて、シリコン基板１にボロン等のＰ型不純物をイオン注入する。イオン注入後、シリコン基板１の上方からレジストパターン１３を除去する。

【0062】

次に、ＬＯＣＯＳ法を用いて、シリコン基板１にフィールド酸化膜１３１を形成する。ＬＯＣＯＳ法は、シリコン窒化膜をマスクに用いて、シリコン基板１を熱酸化することで、マスク下から露出している領域のみにシリコン酸化膜を厚く形成する方法である。フィールド酸化時の熱処理により、シリコン基板１中で不純物を拡散させる。これにより、図１７（ｃ）に示すように、シリコン基板１にＮ型の第１ドリフト層２１と、第２ドリフト層２２と、Ｐ型の埋め込み層５１とを形成する。

【0063】

これ以降の工程は、第１実施形態と同じである。即ち、図１８（ａ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。次に、図１８（ｂ）に示すように、ゲート絶縁膜３、ゲート電極５、ソース７及びドレイン９、ピックアップ層３５を順次形成する。そして、層間絶縁膜３３（図１６参照）、コンタクト電極５５（図１６参照）、配線層５７（図１６参照）、保護膜６１（図１６参照）を順次形成する。以上の工程を経て、図１６に示した半導体装置４００が完成する。
第４実施形態では、ＬＤＭＯＳトランジスタ３５０が本発明の「電界効果トランジスタ」に対応している。また、フィールド酸化膜１３１が本発明の「フィールド酸化膜」に対応している。その他の対応関係は第１実施形態と同じである。

【0064】

（第４実施形態の効果）
本発明の第４実施形態は、第１実施形態の効果（１）〜（３）、第２実施形態の効果（１）、（２）と同様の効果を奏する。
（変形例）
第４実施形態においても、第１実施形態の変形例（１）〜（５）を適用してよい。このような場合であっても、上記した第４実施形態の効果と同様の効果を奏する。

【0065】

＜第５実施形態＞
（構造）
図１９は、本発明の第５実施形態に係るＬＤＭＯＳトランジスタ５００の構成例を示す平面図である。また、図２０及び図２１は、ＬＤＭＯＳトランジスタ５００の構成例を示すＡ−Ａ´断面図及びＢ−Ｂ´断面図である。なお、図１９では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図１９〜図２１に示すように、このＬＤＭＯＳトランジスタ５００は、例えば、Ｐ型のシリコン基板４０１（Ｐ−ｓｕｂ）に形成されたＮチャネル型の電界効果トランジスタである。このＬＤＭＯＳトランジスタ５００は、シリコン基板４０１と、シリコン基板４０１上に形成されたゲート絶縁膜４０３と、ゲート電極４０５と、ゲート電極４０５の両側下のシリコン基板４０１に形成されたＮ型のソース４０７及びドレイン４０９と、シリコン基板４０１のうちのチャネルとなる領域（以下、チャネル領域）４１０とドレイン４０９との間に配置されたＮ型のドリフト領域４２０と、ドリフト領域４２０上に配置されたフィールド酸化膜４３１と、シリコン基板４０１上を覆う層間絶縁膜４３３と、ゲート電極４０５と、ソース４０７及びドレイン４０９を層間絶縁膜４３３上にそれぞれ引き出すためのコンタクト電極４５５とを備える。

【0066】

図２０及び図２１に示すように、ゲート電極４０５は、ゲート絶縁膜４０３上からフィールド酸化膜４３１上にかけて形成されている。また、ソース４０７及びドレイン４０９はそれぞれＮ型不純物を高濃度に含み、フィールド酸化膜４３１下からそれぞれ露出している。ソース４０７及びドレイン４０９は、後述するＮ層４２３や、Ｎ＋層４７１よりもＮ型不純物を高濃度に含むＮ＋＋層からなる。
ゲート絶縁膜４０３は、例えば、シリコン基板４０１を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜４３１は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜である。

【0067】

ドリフト領域４２０は、シリコン基板１に設けられてＮ型不純物を含むＮ−ドリフト層（以下、Ｎ−層）４２１と、シリコン基板４０１に設けられてＮ−層４２１よりもＮ型不純物を高濃度に含む第１ドレインエクステンション（以下、Ｎ層）４２３とを有する。図２０及び図２１に示すように、Ｎ−層４２１上にＮ層４２３が配置されており、Ｎ層４２３はドレイン４０９と接している。また、Ｎ層４２３の上側部分はフィールド酸化膜４３１と接している。
さらに、チャネル長方向（即ち、Ｘ軸方向）において、Ｎ層４２３及びＮ−層４２１はフィールド酸化膜４３１の端部の下からチャネル領域４１０側へ延出して、蓄積領域４３０を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられたときに、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。

【0068】

また、このＬＤＭＯＳトランジスタ５００は、Ｎ層４２３及びＮ−層４２１の真下に配置された第１のＰ型埋め込み層（第１ＰＢＬ；以下、Ｐ層）４５１と、ソース４０７下からチャネル領域４１０にかけて形成されたＰ型のボディ層（Ｐ−ｂｏｄｙ層）４５３と、ソース４０７の内側に配置されてＰ−ｂｏｄｙ層４５３と電気的に接続する高濃度のＰ型不純物拡散層（Ｐ＋＋層）４３５と、を備える。この実施形態では、例えばＰ−ｂｏｄｙ層４５３がチャネル領域４１０を構成している。Ｐ層４５１、Ｐ−ｂｏｄｙ層４５３及びＰ＋＋層４３５の何れも、シリコン基板４０１よりもＰ型不純物を高濃度に含む。また、例えば、Ｐ＋＋層４３５はＰ−ｂｏｄｙ層４５３よりもＰ型不純物を高濃度に含み、Ｐ−ｂｏｄｙ層４５３はＰ層４５１よりもＰ型不純物を高濃度に含む。

【0069】

図１９及び図２１に示すように、コンタクト電極４５５はソース４０７上とＰ＋＋層４３５上とにそれぞれ配置されており、これらのコンタクト電極４５５は例えば層間絶縁膜４３３上に配置された図示しない配線層によって電気的に接続されている。これにより、コンタクト電極４５５を介して、ソース４０７と、Ｐ−ｂｏｄｙ層４５３及びシリコン基板４０１が同電位を維持できるようになっている。また、このＬＤＭＯＳトランジスタ５００では、チャネル長方向において、Ｐ−ｂｏｄｙ層４５３とＮ層４２３との間にＮ−層４２１が介在しており、蓄積領域４３０においてＮ層４２３の端部に電界が集中することを抑制できるようになっている。

【0070】

この第５実施形態では、シリコン基板４０１が本発明の「半導体基板」に対応し、ＬＤＭＯＳトランジスタ５００が本発明の「電界効果トランジスタ」に対応している。また、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。さらに、Ｐ層４５１が本発明の「第１不純物拡散層」に対応している。また、Ｎ−層４２１が本発明の「第１ドリフト層」に対応し、Ｎ層４２３が本発明の「第２ドリフト層」に対応している。

【0071】

（第５実施形態の効果）
本発明の第５実施形態は、以下の効果を奏する。
（１）Ｎ型のドリフト領域４２０の真下にＰ層４５１が配置されており、ドリフト領域４２０を構成しているＮ−層４２１とＰ層４５１との間にＰＮ接合が形成される。これにより、オフ状態のＬＤＭＯＳトランジスタ５００においてドリフト領域４２０を効率良く空乏化することができ、ソース４０７とシリコン基板４０１とを電気的に接続した状態でソース４０７−ドレイン４０９間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域４２０を完全空乏化することが容易となる。これにより、ドリフト領域４２０の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を高く維持することができる。

【0072】

（２）また、ＲＥＳＵＲＦ効果を得ることができるため、Ｎ層４２３のように、ドリフト領域４２０の表面近傍のＮ型不純物濃度を高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓを高く維持しつつ、オン抵抗（ＲＯＮ．ｓｐ）を低減することができる。例えば図２２の矢印で示すように、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
なお、図２２において、横軸のＢＶｄｓｓとは、シリコン基板４０１、ゲート電極４０５及びソース４０７とを電気的に接続した状態（即ち、オフ状態）で、ドレイン４０９に逆バイアスを印加したときに、アバランシェ降伏によりドレイン４０９からソース４０７及びシリコン基板４０１へ電流が流れ始めるときの電圧値である。また、縦軸のＲｏｎ・ｓｐは、ＬＤＭＯＳトランジスタ５００がオンしている時のソース４０７−ドレイン４０９間の抵抗値であって、該抵抗値を素子の単位面積当たりで示した値である。

【0073】

（３）また、Ｎ−層４２１上に、Ｎ−層４２１よりもＮ型不純物を高濃度に含む（即ち、多数キャリアである電子を多く含む）Ｎ層４２３が配置されている。これにより、ＬＤＭＯＳトランジスタ５００がオンしている時に、ドリフト領域４２０の空乏層における実効電荷がドレイン電圧及びＰ層４２３の影響を受けてプラス（＋）からマイナス（−）に変化することを抑制することができ、実効チャネルがドレイン４０９まで広がること（即ち、ドレイン４０９の周辺でＫｉｒｋ効果が発生すること）を抑制することができる。これにより、ドレイン４０９の端部に電界が集中することを防ぐことができるので、例えば図２３の矢印で示すように、オン状態でのドレイン耐圧（即ち、ＯＮ−ＢＶｄｓｓ）を高く維持することができる。

【0074】

なお、図２３において、横軸のＶｄｓとは、シリコン基板４０１及びソース４０７を電気的に接続し、且つ、ゲート電極４０５に一定のバイアスを印加した状態（即ち、オン状態）で、ドレイン４０９に印加する電圧値のことである。縦軸のＩｄｓとは、ドレイン４０９からソース４０７に流れる電流値のことである。また、図２３における比較形態とは、ＬＤＭＯＳトランジスタ５００においてＮ層４２３を備えていない態様のことである。図２３における実施形態とは、例えばＬＤＭＯＳトランジスタ５００（即ち、Ｎ層４２３を備える態様）のことである。

【0075】

（４）また、本発明の第５実施形態では、チャネル長方向において、Ｎ層４２３はフィールド酸化膜４３１の端部の下からチャネル領域４１０側へ延出して、蓄積領域４３０を構成している。これにより、チャネル領域４１０及び蓄積領域４３０の周辺においても、Ｋｉｒｋ効果の発生を抑制することができる。

【0076】

（変形例）
（１）なお、上記の第５実施形態では、Ｎ層４２３及びＮ−層４２１とＰ層４５１の位置関係について、Ｐ層４５１はＮ層４２３及びＮ−層４２１の真下に位置する場合について説明した。しかしながら、第１実施形態において、上記の位置関係はこれに限定されるものではなく、Ｐ層４５１はＮ層４２３及びＮ−層４２１の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、Ｎ層４２３及びＮ−層４２１の真下にＰ層４５１の少なくとも一部があれば、ＬＤＭＯＳトランジスタ５００のオフ時に、Ｎ層４２３及びＮ−層４２１をＰ層４５１の側から空乏化して、ＲＥＳＵＲＦ効果を得ることができる。

【0077】

（２）また、上記の第５実施形態では、ＬＤＭＯＳトランジスタ５００と他の素子（例えば、ｐＭＯＳトランジスタ、抵抗素子又はキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記の第５実施形態と同様の効果を奏する。
（３）さらに、上記の第５実施形態では、ＬＤＭＯＳトランジスタ５００がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５００はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、Ｐチャネル型のＬＤＭＯＳトランジスタ５００において、上記の第５実施形態と同様の効果を奏する。
（４）また、第５実施形態においても、第１実施形態の変形例（３）〜（５）を適用してよい。この場合は、Ｎ−層４２１のうちの、Ｎ層４２３とＰ層４５１とに挟まれた部分が、本発明の「第１導電型の第１ドリフト層」に対応する。

【0078】

＜第６実施形態＞
上記の第５実施形態では、Ｎ型のドリフト領域４２０下にＰ層４５１を配置することによりＲＥＳＵＲＦ効果を得ることができることについて説明した。また、ドリフト領域４２０がＮ層４２３を有することによりオン抵抗を低減することができ、Ｋｉｒｋ効果の発生を抑制することができることについても説明した。ここで、本発明の実施形態では、Ｐ層４５１よりも高濃度のＰ型不純物拡散層をドリフト領域４２０下に配置すると共に、Ｎ層４２３よりも高濃度のＮ型不純物拡散層をドリフト領域４２０に加えてもよい。第６実施形態では、このような態様について説明する。

【0079】

（構造）
図２４は、本発明の第６実施形態に係るＬＤＭＯＳトランジスタ６００の構成例を示す平面図である。また、図２５及び図２６は、第６実施形態に係るＬＤＭＯＳトランジスタ６００の構成例を示すＡ−Ａ´断面図及びＢ−Ｂ´断面図である。なお、図２４では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図２４〜図２６に示すように、このＬＤＭＯＳトランジスタ６００において、第５実施形態で説明したＬＤＭＯＳトランジスタ５００との構造上の違いは、Ｐ＋層４６１及びＮ＋層４７１を追加した点である。これ以外の構成は、ＬＤＭＯＳトランジスタ５００とＬＤＭＯＳトランジスタ６００とで同じである。

【0080】

即ち、ＬＤＭＯＳトランジスタ６００は、Ｎ型のドリフト領域４２０下に配置されたＰ＋層４６１を備える。Ｐ＋層４６１は、Ｐ層４５１よりもＰ型不純物濃度が高く、且つ、Ｐ＋＋層４３５よりもＰ型不純物濃度が低い。また、ドリフト領域４２０は、Ｐ＋層４６１上に配置されたＮ＋層４７１を有する。Ｎ＋層４７１は、Ｎ層４２３よりもＮ型不純物濃度が高く、且つ、Ｎ＋＋で示すソース４０７及びドレイン４０９よりもＮ型不純物濃度が低い。

【0081】

図２５及び図２６に示すように、フィールド酸化膜４３１の真下にＮ＋層４７１及びＰ＋層４６１が位置する。また、Ｎ＋層４７１の真下にＰ＋層４６１が位置する。さらに、Ｎ＋層４７１の下側部分はＰ＋層４６１と接し、Ｎ＋層４７１の上側部分はフィールド酸化膜４３１と接している。
第６実施形態では、Ｐ＋層４６１が本発明の「第２不純物拡散層」に対応し、Ｎ＋層４７１が本発明の第３ドリフト層に対応している。また、ＬＤＭＯＳトランジスタ６００が本発明の「電界効果トランジスタ」に対応している。その他の対応関係は、第５実施形態と同じである。

【0082】

（第６実施形態の効果）
本発明の第６実施形態は、第５実施形態の効果（１）〜（４）の効果に加え、以下の効果を奏する。
（１）Ｐ層４５１よりもＰ型不純物濃度が高いＰ＋層４６１がドリフト領域４２０下に配置されているため、ＲＥＳＵＲＦ効果をさらに得ることができる。これにより、ＯＦＦ−ＢＶｄｓｓをさらに高めることができる。
（２）また、ＲＥＳＵＲＦ効果をさらに高めることができるため、Ｎ＋層４７１のように、ドリフト領域４２０の表面近傍のＮ型不純物濃度をさらに高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓをさらに高めると共に、オン抵抗をさらに低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。

【0083】

（３）また、Ｎ層４２３よりもＮ型不純物濃度が高いＮ＋層４７１が、Ｐ＋層４６１上に配置されている。これにより、ＬＤＭＯＳトランジスタ６００がオンしている時に、ドリフト領域４２０の空乏層における実効電荷がドレイン電圧、Ｐ層４５１及びＰ＋層４６１の影響を受けてプラス（＋）からマイナス（−）に変化することをさらに抑制することができ、ドレイン４０９の周辺でＫｉｒｋ効果が発生することをさらに抑制することができる。これにより、ドレイン４０９の端部に電界が集中することをさらに防ぐことができ、ＯＮ−ＢＶｄｓｓをさらに高めることができる。

【0084】

（変形例）
（１）なお、上記の第６実施形態では、Ｐ＋層４６１はＮ＋層４７１の真下に位置する場合について説明した。しかしながら、第６実施形態において、上記の位置関係はこれに限定されるものではなく、Ｐ＋層４６１はＮ＋層４７１の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、Ｎ＋層４７１の真下にＰ＋層４６１の少なくとも一部があれば、ＬＤＭＯＳトランジスタ６００のオフ時に、Ｎ＋層４７１をＰ＋層４６１の側から空乏化して、ＲＥＳＵＲＦ効果を得ることができる。
（２）また、第１実施形態の変形例（３）〜（５）、第５実施形態の変形例（１）〜（３）を第６実施形態に適用してもよい。

【0085】

＜第７実施形態＞
上記の第６実施形態では、Ｎ型のドリフト領域４２０下にＰ層４５１及びＰ＋層４６１が配置されていることについて説明した。また、ドリフト領域４２０はＮ−層４２１、Ｎ層４２３及びＮ＋層４７１を有することについて説明した。しかしながら、本発明の実施形態では、第６実施形態で説明した態様において、Ｐ層４５１及びＮ層４２３を省いてもよい。第７実施形態では、このような態様について説明する。

【0086】

（構造）
図２７は、本発明の第７実施形態に係るＬＤＭＯＳトランジスタ７００の構成例を示す平面図である。また、図２８及び図２９は、ＬＤＭＯＳトランジスタ７００の構成例を示すＡ−Ａ´断面図及びＢ−Ｂ´断面図である。なお、図２７では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図２７〜図２９に示すように、このＬＤＭＯＳトランジスタ７００において、第６実施形態で説明したＬＤＭＯＳトランジスタ６００との構造上の違いは、Ｐ層４５１及びＮ層４２３が省かれている点である。これ以外の構成は、ＬＤＭＯＳトランジスタ６００とＬＤＭＯＳトランジスタ７００とで同じである。

【0087】

（第７実施形態の効果）
本発明の第７実施形態は、第５実施形態の効果（４）の効果に加え、以下の効果を奏する。
（１）Ｐ型のシリコン基板４０１よりもＰ型不純物濃度が高いＰ＋層４６１がドリフト領域４２０下に配置されている。これにより、ＲＥＳＵＲＦ効果を得ることができ、ＯＦＦ−ＢＶｄｓｓを高く維持することができる。
（２）また、ＲＥＳＵＲＦ効果を得ることができるため、Ｎ＋層４７１のように、ドリフト領域４２０の表面近傍のＮ型不純物濃度を高めることができる。これにより、ＯＦＦ−ＢＶｄｓｓを高めると共に、オン抵抗を低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。

【0088】

（３）また、Ｎ−層４２１よりもＮ型不純物濃度が高いＮ＋層４７１が、Ｐ＋層４６１上に配置されている。これにより、ＬＤＭＯＳトランジスタ７００がオンしている時に、ドリフト領域４２０の空乏層における実効電荷がドレイン電圧及びＰ＋層４６１の影響を受けてプラス（＋）からマイナス（−）に変化することを抑制することができ、ドレイン４０９の周辺でＫｉｒｋ効果が発生することを抑制することができる。これにより、ドレイン４０９の端部に電界が集中することを防ぐことができ、ＯＮ−ＢＶｄｓｓを高く維持することができる。

【0089】

（変形例）
第１実施形態で説明した変形例（３）〜（５）、第５実施形態の変形例（２）（３）、第６実施形態の変形例（１）を第７実施形態に適用してもよい。
（測定方法）
本実施形態において、電界効果トランジスタの断面を観測する方法としては、SCM（Scanning Capacitance Microscopy）等が挙げられる。その方法は、断面加工を施した半導体表面を導電性コーティングされた探針を用いて走査し、キャリア濃度に相関した容量変動を測定し、キャリア分布を二次元的に可視化するものである。
〔その他〕
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づ
いて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本
発明の範囲に含まれる。

【符号の説明】

【0090】

１ シリコン基板
３ ゲート絶縁膜
５ ゲート電極
７ ソース
９ ドレイン
１０ チャネル領域
１１、１５ シリコン酸化膜
１２、１３、１６ レジストパターン
１４ トレンチ
２０ ドリフト領域
２１ （第１）ドリフト層
２２ 第２ドリフト層
２３ 第３ドリフト層
３０ 蓄積領域
３１、１３１ フィールド酸化膜
３３ 層間絶縁膜
３５ ピックアップ層
５０、１５０、２５０、３５０ ＬＤＭＯＳトランジスタ
５１ 埋め込み層
５３ ボディ層
５５ コンタクト電極
５７ 配線層
６１ 保護膜
１００、２００、３００、４００ 半導体装置
１２０、２２０ ドリフト層
４０１ シリコン基板
４０３ ゲート絶縁膜
４０５ ゲート電極
４０７ ソース（Ｎ＋＋層）
４０９ ドレイン（Ｎ＋＋層）
４１０ チャネル領域
４２０ ドリフト領域
４２１ Ｎ−層
４２３ Ｎ層
４３０ 蓄積領域
４３１ フィールド酸化膜
４３３ 層間絶縁膜
４３５ Ｐ＋＋層
４５１ Ｐ層（Ｐ型埋め込み層）
４５３ Ｐ−ｂｏｄｙ層
４５５ コンタクト電極
４６１ Ｐ＋層
４７１ Ｎ＋層
５００、６００、７００ ＬＤＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】