特許 5861230 試験測定機器及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5861230

(24)【登録日】2016年1月8日

(45)【発行日】2016年2月16日

(54)【発明の名称】試験測定機器及び方法

(51)【国際特許分類】

   G01R 31/319 20060101AFI20160202BHJP

   H04L 1/20 20060101ALI20160202BHJP

【ＦＩ】

   G01R31/28 R

   H04L1/20

【請求項の数】6

【全頁数】17

(21)【出願番号】特願2011-95241(P2011-95241)

(22)【出願日】2011年4月21日

(65)【公開番号】特開2011-232337(P2011-232337A)

(43)【公開日】2011年11月17日

【審査請求日】2014年4月8日

(31)【優先権主張番号】61/328,876

(32)【優先日】2010年4月28日

(33)【優先権主張国】US

(31)【優先権主張番号】13/084,412

(32)【優先日】2011年4月11日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】391002340

【氏名又は名称】テクトロニクス・インコーポレイテッド

【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．

(74)【代理人】

【識別番号】110001209

【氏名又は名称】特許業務法人山口国際特許事務所

(72)【発明者】

【氏名】クエ・ティー・トラン

【審査官】 菅藤 政明

(56)【参考文献】

【文献】 特開２０１１−３９０４７（ＪＰ，Ａ）

【文献】 特表２００６−５１２７９８（ＪＰ，Ａ）

【文献】 特開２００８−２６９６６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ３１／３１９

Ｇ０１Ｒ １３／２０

Ｈ０４Ｌ １／２０

Ｈ０４Ｌ ２５／００

(57)【特許請求の範囲】

【請求項1】

被試験信号を受ける入力部と、
基準試験パターン及び開始シーケンスを含むデジタル化データを蓄積するメモリと、
上記被試験信号内の開始シーケンスを検出し、それに応答して同期信号を発生するパターン検出器と、
上記同期信号に応答して上記メモリから上記基準試験パターンを出力させるメモリ制御器と、
上記メモリからの上記基準試験パターンを上記被試験信号と比較するシンボル比較器と、
上記入力部からの上記被試験信号及び上記メモリからの上記デジタル化データを受け、これら受けたデータを８ｂコード・フォーマットから１０ｂコード・フォーマットに変換する８ｂ対１０ｂ変換器と、
該８ｂ対１０ｂ変換器に結合され、１０ｂコード化基準試験パターンを１０ｂコード化被試験信号と比較するビット比較器と
を具えた試験測定機器。

【請求項2】

上記シンボル比較器が、上記基準試験パターンを上記被試験信号と比較してシンボル・エラーを検出し、
上記ビット比較器が、上記シンボル・エラーに応じて、上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号と比較する請求項１記載の試験測定機器。

【請求項3】

基準試験パターン及び開始シーケンスを含むデジタル化データをメモリに蓄積する処理と、
被試験信号を受ける処理と、
上記被試験信号内の開始シーケンスを検出する処理と、
上記被試験信号の上記開始シーケンスに応答して同期信号を発生する処理と、
上記同期信号に応答して上記基準試験パターンを上記メモリから出力する処理と、
上記メモリからの上記基準試験パターンの８ｂコード化シンボルを上記被試験信号の８ｂコード化シンボルと比較して、シンボル・エラー・レート値を生成する処理と、
上記基準試験パターン及び上記被試験信号を８ｂコード化フォーマットから１０ｂコード化フォーマットに変換する処理と、
上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号とビット毎に比較する処理と
を具える試験測定方法。

【請求項4】

上記メモリからの上記基準試験パターンの上記８ｂコード化シンボルを上記被試験信号の上記８ｂコード化シンボルと比較してシンボル・エラーを検出し、
検出された上記シンボル・エラーに応じて、上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号とビット毎に比較し、ビット・エラー・レートを生成する請求項３記載の試験測定方法。

【請求項5】

被試験信号を受ける入力部と、
上記被試験信号内の開始シーケンスを検出し、それに応答して同期信号を発生するパターン検出器と、
基準試験パターン及び開始シーケンスを含むデジタル化データを発生するスクランブラ回路であって、上記同期信号に応答して上記基準試験パターンを出力する上記スクランブラ回路と、
上記スクランブラ回路からの上記基準試験パターンを上記被試験信号と比較するシンボル比較器と、
上記入力部からの上記被試験信号及び上記スクランブラ回路からの上記デジタル化データを受け、これら受けたデータを８ｂコード・フォーマットから１０ｂコード・フォーマットに変換する８ｂ対１０ｂ変換器と、
該１つ以上の８ｂ対１０ｂ変換器に結合され、１０ｂコード化基準試験パターンを１０ｂコード化被試験信号と比較するビット比較器と
を具えた試験測定機器。

【請求項6】

上記シンボル比較器が、上記基準試験パターンを上記被試験信号と比較してシンボル・エラーを検出し、
上記ビット比較器が、上記シンボル・エラーに応じて、上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号と比較する請求項５記載の試験測定機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、試験測定機器に関し、特に、シンボル・エラー・レートと、ディスパリティ・エラーから独立してビット・エラー・レートとを測定する方法及び機器に関する。

【背景技術】

【0002】

オシロスコープ、ロジック・アナライザなどの試験測定機器を用いて、データの測定及び分析ができる。データのストリームにおけるエッジ遷移をバランスさせるためにコード化方法を用いる技術標準が数年にわたって提案されており、これら技術標準には、ＳＡＴＡ、ＵＳＢ、ＩＥＥＥ１３９４ｂ、ＳＡＳ、ファイバ・チャネルなどがある。例えば、１つの一般的な方法は、８ｂ／１０ｂエンコード方法と呼ばれ、シリアル信号として伝送する前にシンボルをエンコードして、エッジ密度を補償する。この８ｂ／１０ｂエンコード技術は、ディスパリティ（disparity：８ｂ／１０ｂエンコードのデータ・ストリームにおけるデータ０の個数とデータ１の個数との違い）を用いて、正エッジ及び負エッジの数をバランスさせる。例えば、各標準８ビット・シンボルは、２つの異なる１０ビット・シンボルの一方にて表すことができる。各１０ビット・シンボルは、２つのディスパリティの一方に関連しており、しばしばＲＤ＋又はＲＤ−と呼ばれる。

【0003】

１０ビット・シンボルが伝送される際、「実行ディスパリティ（running disparity）」又は「ＲＤ」は、データの伝送期間中に維持される信号又はデータ・ストリームに関連する。信号のＲＤは、本質的には、伝送される１の数と伝送される０の数との間の差である。これは、残余値と考えることができる。この残余値を用いて、２つの１０ビット・コード（例えば、ＲＤ＋のディスパリティ又はＲＤ−のディスパリティのいずれかを有する）のいずれかを選択し、データ・ストリームにて次を伝送するので、信号の実行ディスパリティが時間に伴って変動するが、−１及び＋１の間に制限される。このとき、直前の１０ビット・シンボルのＲＤが＋であれば次は−の１０ビット・シンボルを、直前のＲＤが−なら次は＋の１０ビット・シンボルが伝送される。ただし、１と０の数が同じ場合には、直前のＲＤと同じ極性が維持される。従って、同じ８ビット・シンボルについて８ｂ／１０ｂエンコードしても、その直前の１０ビット・シンボルのＲＤの極性によって、ＲＤが＋の１０ビット・シンボルにエンコードされる場合もあれば、ＲＤが−の１０ビット・シンボルにエンコードされる場合もあり得る。

【0004】

その結果、８ｂ／１０ｂエンコード方法は、伝送された１及び０の数が本質的にバランスすることを確実にする。この結果、例えば、より効率的なクロック回復や、信号の改善された帯域幅特性が得られる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０−１１４５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、８ｂ／１０ｂのエンコード処理期間中、データ・ストリームにディスパリティ・エラーが生じることがある。かかるディスパリティ・エラーは、被試験装置自身の問題で生じたビット・エラーに加えて、上述の直前ＲＤ極性に応じたＲＤ＋又はＲＤ−選択のエンコード・ルールのために、例えば、仮にエンコード前の現在の８ビット・シンボルは正常でも、その直前の１０ビット・シンボルにエラーがあれば、間違ったＲＤ極性の１０ビット・シンボルにエンコードされるという２次的なエラーを引き起こすことがあるので、データ・ストリームの実際のビット・エラー・レートを増やすか、そうでなくても歪ませる。例えば、８ｂ／１０ｂエンコード方法に用いる共通制御信号は、Ｋ２８．５と呼ばれる。Ｋ２８．５のＲＤ＋（即ち、Ｋ２８．５＋）は、１１０００００１０１であり、Ｋ２８．５のＲＤ−（即ち、Ｋ２８．５−）は、ビット毎の反転、即ち、００１１１１１０１０である。Ｋ２８．５のＲＤ＋及びＲＤ−ディスパリティの間に差の１０ビットがある場合に、不規則なディスパリティを選択すると、１つの結果は、ビット・エラー・レートが１０の量だけ誤って膨らむ。

【0007】

さらに、従来技術は、シンボル・エラー・レートをビット・エラー・レートと分けていない。また、従来のビット・エラー・レート測定では、８ｂ／１０ｂのエンコード処理が原因で信号に生じた任意のディスパリティ・エラーから独立して、被試験装置自身が直接の原因で生じた実際のビット・エラー・レートを正確に反映していない。

【0008】

そこで、ビット・エラー・レートとは別に、シンボル・エラー・レートを測定する方法及び装置が必要とされている。更に、ディスパリティ・エラーから独立してビット・エラー・レートを測定する改良された方法及び装置が必要とされている。

【課題を解決するための手段】

【0009】

本発明の概念は、次の通りである。
（１）被試験信号を受ける入力部と；基準試験パターン及び開始シーケンスを含むデジタル化データを蓄積するメモリと；上記被試験信号内の開始シーケンスを検出し、それに応答して同期信号を発生するパターン検出器と；上記同期信号に応答して上記メモリから上記基準試験パターンを出力させるメモリ制御器と；上記メモリからの上記基準試験パターンを上記被試験信号と比較するシンボル比較器と；上記入力部からの上記被試験信号及び上記メモリからの上記デジタル化データを受け、これら受けたデータを８ｂコード・フォーマットから１０ｂコード・フォーマットに変換する１つ以上の８ｂ対１０ｂ変換器と；該８ｂ対１０ｂ変換器に結合され、上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号と比較するビット比較器とを具えた試験測定機器。
（２）上記ビット比較器に結合されたビット・エラー・カウンタを更に具え、該ビット・エラー・カウンタが任意のディスパリティ・エラーから独立してビット・エラー・レートを求める概念１の試験測定機器。
（３）上記試験測定機器の上記入力手段が被試験装置から上記被試験信号を受け、上記ビット・エラー・カウンタが上記ビット比較器に応答し且つ上記被試験装置が導入した１つ以上のディスパリティ・エラーから独立して上記ビット・エラー・レートを決定する概念２の試験測定機器。
（４）上記シンボル比較器に結合されたシンボル・エラー・カウンタを更に具え、該シンボル・エラー・カウンタが上記シンボル比較器に応答してシンボル・エラー・レートを求める概念１の試験測定機器。
（５）上記メモリが上記シンボル比較器に結合され、上記シンボル比較器が上記メモリからの上記基準試験パターンを８ｂコード化フォーマットで受けると共に上記被試験信号を８ｂコード化フォーマットで受ける概念４の試験測定機器。
（６）上記シンボル比較器が上記８ｂコード化基準試験パターンを上記８ｂコード化被試験信号と比較し、上記シンボル・エラー・カウンタが所定期間にわたってシンボル・エラーの数の計数を行う概念５の試験測定機器。
（７）上記シンボル・エラー・カウンタが上記ビット比較器に結合され、上記ビット比較器は、対応８ｂコード化シンボルに関連したシンボル・エラーを検出する上記シンボル比較器に応答して、上記基準試験パターンからの１０ｂコード化信号と上記被試験信号からの１０ｂコード化シンボルとを比較する概念４の試験測定機器。
（８）上記ビット・エラー・カウンタが所定期間にわたってビット・エラーの数を計数し、ディスパリティ・エラーが上記計数から除かれる概念７の試験測定機器。
（９）ディスパリティ・エラー・レート値を発生するディスパリティ・エラー・カウンタを更に具える概念４の試験測定機器。
（１０）上記シンボル・エラー・カウンタが上記ディスパリティ・エラー・カウンタに結合され、上記ディスパリティ・エラー・カウンタは、シンボル・エラーを検出せずに上記シンボル比較器に応答してディスパリティ・エラーを検出する概念９の試験測定機器。
（１１）上記シンボル比較器に結合され、１つ以上のシンボル・エラーを計数するシンボル・エラー・カウンタと；上記ビット比較器に結合され、１つ以上のビット・エラーを計数するビット・エラー・カウンタと；１つ以上のディスパリティ・エラーを計数するディスパリティ・エラー・カウンタと；上記シンボル・エラー・カウンタ、上記ビット・エラー・カウンタ及び上記ディスパリティ・エラー・カウンタの出力並びに上記同期信号から選択を行う選択器とを更に具える概念１の試験測定機器。
（１２）上記選択器の出力に応答して上記被試験信号の取込みをトリガするトリガ回路を更に具える概念１１の試験測定機器。
（１３）ディスパリティ・エラーから独立してシンボル及びビット・エラー・レートを測定する方法であって；基準試験パターン及び開始シーケンスを含むデジタル化データをメモリに蓄積し；被試験信号を受け；上記被試験信号内の開始シーケンスを検出し；上記被試験信号の上記開始シーケンスに応答して同期信号を発生し；上記同期信号に応答して上記基準試験パターンを上記メモリから出力し；上記メモリからの上記基準試験パターンの８ｂコード化シンボルを上記被試験信号の８ｂコード化シンボルと比較して、シンボル・エラー・レート値を発生し；上記基準試験パターン及び上記被試験信号を８ｂコード化フォーマットから１０ｂコード化フォーマットに変換し；上記１０ｂコード化基準試験パターンを上記１０ｂコード化被試験信号とビット毎に比較する試験測定方法。
（１４）上記被試験信号が１つ以上のディスパリティ・エラーを含み；ビット毎の比較により上記１つ以上のディスパリティ・エラーから独立してビット・エラー・レート値を求める概念１３の方法。
（１５）更に、上記８ｂコード化シンボルの比較に応答してシンボル・エラーを検出し；上記シンボル・エラーに応答して、上記基準試験パターンからの対応１０ｂコード化信号と上記被試験信号からの１０ｂコード化シンボルとをビット毎に比較する概念１３の方法。
（１６）更に、シンボル・エラー・カウンタを用いて、上記シンボル・エラー・レート値を検出する概念１３の方法。
（１７）更に、上記被試験信号からの８ｂコード化シンボル内のシンボル・エラーをチェックし；シンボル・エラーが見つからないとき、ディスパリティ・エラー・カウンタを用いて、上記被試験信号からの対応１０ｂコード化シンボル内のディスパリティ・エラーを検出する概念１３の方法。
（１８）更に、シンボル・エラー、ビット・エラー、ディスパリティ・エラー及び同期信号の少なくとも１つに応答して、試験測定機器をトリガする概念１３の方法。
（１９）被試験信号を受ける入力部と；上記被試験信号内の開始シーケンスを検出し、それに応答して同期信号を発生するパターン検出器と；基準試験パターン及び開始シーケンスを含むデジタル化データを発生するスクランブラ回路であって、上記同期信号に応答して上記基準試験パターンを出力する上記スクランブラ回路と；上記スクランブラ回路からの上記基準試験パターンを上記被試験信号と比較するシンボル比較器と；上記入力部からの上記被試験信号及び上記スクランブラ回路からの上記デジタル化データを受け、これら受けたデータを８ｂコード・フォーマットから１０ｂコード・フォーマットに変換する１つ以上の８ｂ対１０ｂ変換器と；該１つ以上の８ｂ対１０ｂ変換器に結合され、１０ｂコード化基準試験パターンを１０ｂコード化被試験信号と比較するビット比較器とを具えた試験測定機器。
（２０）上記ビット比較器に結合され、任意のディスパリティ・エラーから独立してビット・エラー・レートを求めるビット・エラー・カウンタと；上記シンボル比較器に結合され、上記シンボル比較器に応答してシンボル・エラー・レートを求めるシンボル・エラー・カウンタとを更に具え；上記スクランブラ回路が上記シンボル比較器に結合され；上記シンボル比較器が上記スクランブラ回路からの上記基準試験パターンを８ｂコード化フォーマットで受けると共に上記被試験信号を８ｂコード化フォーマットで受け；上記シンボル比較器が上記８ｂコード化基準試験パターンを上記８ｂコード化被試験信号と比較し；上記シンボル・エラー・カウンタが所定期間にわたってシンボル・エラーの数を計数し；上記シンボル・エラー・カウンタが上記ビット比較器に結合され；上記ビット比較器が、対応８ｂコード化シンボルに関連したシンボル・エラーを検出する上記シンボル比較器に応答して、上記基準試験パターンからの１０ｂコード化シンボルと上記被試験信号からの１０ｂコード化信号を比較する概念１９の試験測定機器。

【図面の簡単な説明】

【0010】

【図1】信号発生器と、被試験装置と、エラー検出器を含む試験測定機器とを含むシステムを示す図である。

【図2】信号発生器と、被試験装置と、エラー検出器を含む試験測定機器とを含むシステムを示す図である。

【図3】本発明の実施例によるエラー検出器のブロック図であり、入力手段、パターン検出器、メモリ、メモリ制御器、シンボル比較器、ビット比較器を含んでいる。

【図4】本発明の他の実施例によるエラー検出器のブロック図であり、入力手段、パターン検出器、スクランブラ回路、シンボル比較器、ビット比較器を含んでいる。

【図5】本発明の実施例により、ディスパリティ・エラーから独立してシンボル・エラー・レート及びビット・エラー・レートを測定する技術を説明する流れ図である。

【図6】本発明の実施例による試験測定機器のブロック図である。

【発明を実施するための形態】

【0011】

本発明の実施例は、デジタル化データ内のディスパリティ・エラーから独立してシンボル・エラー・レート及びビット・エラー・レートを検出する試験測定機器及び方法である。検出されたエラーは、例えば、処理され、測定され、分析され、適切なアプリケーション及び用途のためにデータの取込みに用いられる。本発明のこれら及びその他の特徴は、添付図を参照して更に説明する。

【0012】

図１は、信号発生器１０５と、被試験装置（ＤＵＴ）１１０と、エラー検出器１２５を含む試験測定機器１２０とを具えるシステム１００を示す。信号発生器１０５は、試験目的に合う信号を発生できる適切な装置である。信号発生器１０５は、例えば、任意波形発生器（ＡＷＧ）の如き高速シリアル発生器でもよい。発生された試験信号対して、ジッタ、スペクトラム拡散クロック（ＳＳＣ）などによる意図的な障害を与えることができるので、ＤＵＴ１０のストレス試験ができる。

【0013】

ＤＵＴ１１０は、信号を受けて伝送できる適切なデジタル又はアナログ装置でよい。ＤＵＴ１１０は、例えば、受信器１１２、内部ロジック（回路）１１６及び送信器１１４を含む。ＤＵＴ１１０の出力を試験測定機器１２０に結合する。試験測定機器１２０は、オシロスコープ、ロジック・アナライザ、ネットワーク・アナライザなどでもよい。ここでは、便宜的に、試験測定機器１２０をオシロスコープと呼ぶ。

【0014】

オシロスコープ１２０は、エラー検出器１２５を含んでおり、このエラー検出器１２５は、被試験信号に生じた任意のディスパリティ・エラーから独立して、シンボル・エラー・レート及びビット・エラー・レートを検出し、測定するように構成されている。エラー検出器１２５のより詳細な説明は、図を参照して後述する。一般に、ＤＵＴ１１０は、デジタルの時刻変更されたループ・バック（デジタル・リタイムド・ループ・バック）として構成できる。更に、システム１００は、デジタル・リタイムド・ループ・バックにより受信器試験を実行できるように構成されている。オシロスコープ１２０及びエラー検出器１２５を用いて、受信器マージン試験の如き試験を行うことができる。この試験は、ループ・バック、好ましくはリタイムド・ループ・バック・モードを用いて、ＤＵＴ１１０の受信器から任意のエラーを検出するように構成する。

【0015】

図２は、信号発生器１０５と、被試験装置２１０と、エラー検出器１２５を有する試験測定機器１２０とを含むシステム２００を示す。ＤＵＴ２１０は、例えば、受信器２１２を含む。ＤＵＴ２１０の出力を試験測定機器１２０に供給する。一般的には、ＤＵＴ２１０をアナログ・ループ・バックとして構成できる。更に、システム２００は、アナログ・ループ・バックにより受信器試験を実行できるように構成する。オシロスコープ１２０及びエラー検出器１２５を用いて、受信器マージン試験の如き試験を実行できる。この試験は、ループ・バック・モード、好ましくは、アナログ・ループ・バック・モードを用いて構成し、ＤＵＴ２１０の受信器からの任意のエラーを検出できる。システム２００のいくつかのコンポーネントは、上述したシステム１００のコンポーネントと同じか類似であるので、これらの詳細説明を省略する。

【0016】

図３は、図１及び図２のエラー検出器１２５の本発明の実施例によるブロック図を示す。エラー検出器１２５は、入力手段３１２、この入力手段３１２に結合されたパターン検出器３１６、メモリ３１８、メモリ制御器（ＭＣ）３１９、入力手段３１２に結合されたシンボル比較器３２４、ビット比較器３２３を含む。

【0017】

入力手段３１２は、信号を受け、デジタル化データ３１４を出力する。実施例において、この信号は、デジタル信号である。別の実施例において、この信号は、デジタル化データ３１４を表すアナログ信号でもよい。例えば、入力手段３１２は、クロック及びデータ回復回路（ＣＤＲ）を含んでいる。ＣＤＲは、信号内でエンコードされたデジタル化データ３１４を回復できる。他の実施例において、入力手段３１２は、アナログ・デジタル変換器を含んでおり、信号を、その信号のデジタル化表現に変換する。追加の回路は、デジタル化信号を、ある形式又は別の形式のデジタル化データ３１４に変換できる。例えば、入力手段３１２は、１個以上の１０ｂ対８ｂ変換器を含んでもよく、この変換器は、シンボルを１０ｂコード化フォーマットから８ｂコード化フォーマットに又はその逆に変換する。信号内のエンコードされたデジタル化データ３１４を回復できる任意の回路を入力手段３１２として用いることができると理解できよう。

【0018】

デジタル化データ３１４を種々のフォーマットで表現できる。例えば、デジタル化データ３１４は、シリアル・データ又はパラレル・データである。デジタル化データ３１４は、実行ディスパリティ（ＲＤ：running disparity）情報、状態情報などを含む。デジタル化データ３１４は、そのデータに関連した追加の情報、信号などを含むことができる。例えば、上述の如く、入力手段３１２は、ＣＤＲでもよい。よって、デジタル化データ３１４は、回復クロックを含む。他の例において、デジタル化データ３１４は、フレーム・エラーの如きフレーミング（framing）情報、イリーガル（不当）８ｂ／１０ｂコード・シーケンスの如きイリーガル・コード情報、同期喪失情報などを含む。かかる情報は、デジタル化情報３１４に含まれる。他の例において、デジタル化データ３１４は、ＣＤＲからのリタイムド・デマルチプレクスド・データ（retimed de-multiplexed data）である。

【0019】

メモリ３１８は、種々のメモリでよい。例えば、メモリ３１８は、ダイナミック・メモリ、スタティック・メモリ、ランダム・アクセス・メモリなどでよい。メモリ３１８は、基準試験パターンを含む基準デジタル化データを蓄積するように構成される。例えば、基準デジタル化データは、疑似ランダム・ビット・シーケンスである。基準デジタル化データは、疑似ランダム・パターンの長さに適切な特定の一連の１又は特定の一連の０である。他の例において、基準デジタル化データは、ユーザ定義パターン、業界標準パターンなどである。基準試験パターンは、全体的な繰り返しパターン内で独自のデータ・シーケンスである。更に、基準デジタル化データは、開始シーケンスを含んでもよい。後述の如く、この開始シーケンスを用いて、エラー検出を整列させる。

【0020】

メモリ３１８は、メモリ制御器（ＭＣ）３１９を含む。メモリ制御器３１９により、メモリ３１８は、同期信号３２０に応答して基準デジタル化データ３２２を出力する。実施例において、メモリ制御器３１９は、メモリ３１８と統合できる。しかし、他の実施例において、メモリ制御器３１９をメモリ３１８と分離してもよい。例えば、メモリ制御器３１９は、試験測定機器１２０の制御システムの一部でもよい。基準デジタル化データ３２２は、被試験信号を試験するための準備として、プロセッサによりメモリ３１８に８ｂコード化フォーマットで予め書き込まれている。代わりに、基準デジタル化データ３２２は、エラー検出器１２５によるデータ処理によって学習され、８ｂコード化シンボルとしてメモリ３１８に蓄積されるか、更新される。

【0021】

パターン検出器３１６は、デジタル化データ３１４内の開始シーケンスを検出し、それに応じて同期信号３２０を発生するように構成されている。実施例において、パターン検出器３１６は、トリガ・システムの一部である。例えば、トリガ・システムは、デジタル化データ３１４内の文字、ビット・シーケンス、アライメント情報などを検出する。開始シーケンス又は他の類似のデータ・パターンは、検出できるデジタル化データ３１４内のかかるパターンの例である。パターン検出器３１６を他の回路の一部として説明したが、パターン検出器３１６は、トリガ回路３３４の入力とするように、他のシステムから分離してもよい。

【0022】

パターン検出器３１６は、同期信号３２０を出力する。同期信号３２０は、単一の信号又は複数の信号である。例えば、同期信号３２０は、デジタル化データ３１４内の基準試験パターン又はシーケンスのアライメントに関する情報を含んでいる。デジタル化データ３１４は、複数ビット幅でもよい。同期信号３２０は、どのビットで基準試験パターンが開始するかの指示を含む。実施例において、デジタル化データ３１４をグループ分けするか、又は、８ビット・ブロック又は「シンボル」でコード化する。メモリ３１８に蓄積された基準試験パターン・シーケンスは、８ビット・コード化フォーマットで蓄積された１つ以上のブロック又はシンボルを含む。同期信号３２０は、デジタル化データ３１４のどのブロック又はシンボルが開始シーケンス、即ち、基準試験パターン・シーケンスの開始による１などを含むかを示す。

【0023】

エラー検出器１２５は、例えば、シンボル比較器３２４、ビット比較器３２３、１つ以上の８ｂ対１０ｂ変換器３２５及び３３５などを含む。シンボル比較器は、メモリ３１８及び入力手段３１２に結合され、同期信号３２０を直接受ける。８ｂ対１０ｂ変換器３２５は、メモリ３１８に結合され、メモリ３１８からの基準デジタル化データを受け、このデータを８ｂコード化フォーマットから１０ｂコード化フォーマットに変換し、変換したデータをビット比較器３２３に出力する。８ｂ対１０ｂ変換器３３５は、入力手段３１２に結合され、入力手段３１２からのデジタル化データ３１４、即ち被試験信号を受け、受けたデータを８ｂコード化フォーマットから１０ｂコード化フォーマットに変換し、変換したデータをビット比較器３２３に出力する。

【0024】

同期信号３２０に応答して、メモリ３１８は、基準試験パターン３２２を含む基準デジタル化データ３２２を出力する。出力基準デジタル化データ３２２は、デジタル化データ３１４に適切に整列されるので、シンボル比較器３２４及び／又はビット比較器３２３に出力される基準デジタル化データ３２２は、デジタル化データ３１４にて期待されるデータである。上述の如くデジタル化データ３１４の開始シーケンスにより同期信号３２０を発生させ、開始シーケンスによってメモリ３１８からの基準デジタル化データ３２２の出力が開始されても良いが、必須ではない。例えば、開始シーケンスを認識してから、ある時間が経過するかもしれない。基準デジタル化データ３２２の出力を適切に制御できるので、開始シーケンスがデジタル化データ３１４内にもはや存在しなくても、適切な基準デジタル化データ３２２が、現在期待されるデジタル化データ３１４に対応するよう出力される。実施例において、同期信号３２０は、かかるオフセットを反映する。

【0025】

シンボル比較器３２４は、メモリから出力された８ｂコード化基準デジタル化データ３２２と８ｂコード化デジタル化データ３１４とを比較する。この比較は、種々の方法で実行できる。実施例において、シンボル比較器３２４は、基準デジタル化データ３２２のビットとデジタル化データ３１４のビットとを並列に比較する。別の実施例において、シンボル比較器３２４は、８ｂコード化基準試験パターン３２２を８ｂコード化被試験信号３１４と比較する。シンボル比較器３２８の出力は、デジタル化データ３１４に関するシンボルが基準デジタル化データ３２２と一致しているか否かを示すシリアル又はパラレル・データである。

【0026】

シンボル比較器３２４の出力をシンボル・エラー・カウンタ３２６に供給する。このシンボル・エラー・カウンタ３２６は、シンボル比較器３２４に結合されている。シンボル・エラー・カウンタ３２６は、比較結果信号、即ち、シンボル・エラー信号３２８に応答して、デジタル化データの種々の分析を実行する。例えば、シンボル・エラー・カウンタ３２６は、モニタされたシンボルの数に対して、所定期間にわたるシンボル・エラーの数、即ち、エラー・シンボルの数を計数して、計数出力を発生する。実施例において、シンボル・エラー・カウンタ３２６は、シンボル比較器３２４に応じてシンボル・エラー・レートを求め、シンボルにエラーがあるか否かを示し、シンボル・エラーの数を計数し、１つ以上のエラー・シンボルの位置を示したりする。かかる情報は、シンボル・エラー信号３３２内に示される。

【0027】

更に、エラー検出器１２５は、シンボル・エラー検出器３２６に結合された継続時間カウンタ３２７を含む。継続時間カウンタ３２７は、信号３２９を発生して、シンボル・エラー・カウンタ３２６をリセットし、シンボル・エラー・カウンタ３２６を付勢（イネーブル）したりする。継続時間カウンタは、継続時間を出力する。よって、この経過時間を用いて、エラー・レートを計算し、所定時間にわたってエラー検出をゲート、即ち、エラー検出を可能にする。

【0028】

実施例において、継続時間カウンタ３２７は、経過したビットの数を計数する。例えば、継続時間カウンタ３２７は、デジタル化データ３１４を受ける。他の実施例において、継続時間カウンタ３２７は、デジタル化データ３１４に関連したクロック信号を受ける。よって、継続時間カウンタ３２７は、経過したビットの数を求める。よって、経過したビット当たりのエラーのビットの如きエラー・レートを計算できる。

【0029】

更に、継続時間カウンタ３２７は、デジタル化データ３１４に関連したスパン（期間）を測定できる。すなわち、上述のように、エラーの分析にて、時間及びビットの数を用いる。しかし、フレームの数、コード・ワードの数、シンボルなどの他の要素を用いることもできる。

【0030】

上述の如く、同期信号３２０に応答して、メモリ３１８は、基準試験パターン３２２を含む基準デジタル化データ３２２を出力する。８ｂ対１０ｂ変換器３２５は、メモリ３１８から受けた８ｂコード化シンボルを１０ｂコード化フォーマットに変換し、１０ｂコード化シンボルをビット比較器３２３に伝送する。ビット比較器３２３は、メモリからの１０ｂコード化基準デジタル化データ３２２と１０ｂコード化デジタル化データ３１４とを比較する。実施例において、ビット毎に比較を行う。実施例において、シンボル・エラー信号３２８に応答して比較を行う。すなわち、シンボル比較器３２４が８ｂコード化シンボルでのシンボル・エラーを検出すると、ビット比較器３２３は、対応１０ｂコード化シンボルでのビット・エラーをチェックする。

【0031】

上述の如く、８ｂ／１０ｂエンコード処理期間中、又はＤＵＴ１１０の内部ロジック処理期間中、ディスパリティ・エラーがデータ・ストリームに生じることがある。かかるディスパリティ・エラーは、被試験信号に挿入された又は生じた整列プリミティブ、オーダー・セット、クロック・アライメント、シフト・シーケンスなどの結果である。かかるディスパリティ・エラーは、データ・ストリームの実際のビット・エラー・レートを上げるか又は歪める。基準試験パターンは、一般的には、その長さ及び内容が固定されているが、異なるディスパリティのために（即ち、各８ｂシンボルを２つの１０ｂシンボルの一方として表せるため）、入力するデジタル化データ３１４の内容が変化すると、ビット・エラーのモニタで、誤って高い計数が生じる。かかる誤った結論を避けるために、ビット比較器３２３が実行するビット毎の比較は、信号３２８を用いてシンボル・エラーの指示を先に提供するシンボル比較器に応答して、入力するデジタル化データ３１４をメモリ３１８からの基準試験パターン・データ３２２と同期し、比較する。

【0032】

すなわち、シンボル比較器３２４は、入力手段から８ｂコード化フォーマットでデジタル化データ３１４を受け、このデータをメモリ３１８からの基準試験パターン３２２と比較する。この点にて、更に何も行わなければ、エラーの検出は、単に８ｂシンボルを基本としたものとなる。しかし、所定の８ｂシンボルでのエラー・ビットの数は、シンボルの２つのディスパリティの一方を表す対応１０ｂシンボル内のエラーの数を必然的に表すものではない。なお、かかるシンボルは、ＤＵＴ１１０からオシロスコープ１２０のエラー検出器１２５に伝送された実際のコード化である。

【0033】

シンボル内で生じる実際のビット・エラーを計算するために、８ｂ対１０ｂ変換器３２５及び３３５は、メモリ３１８及び入力手段３１２の両方からの８ｂコード化シンボル、信号（即ち、被試験信号３１４及び基準試験パターン３２２の両方用）の実行ディスパリティ（ＲＤ）、及び／又はディスパリティ・エラー状態を受け、これらの値を用いて、８ｂコード化信号を１０ｂコード化フォーマットに変換する。デジタル化データ３１４内の８ｂコード化シンボルが基準試験パターン３２２からの対応８ｂコード化シンボルに一致しないとシンボル比較器３２４が判断すると、シンボル・エラー信号３２８により、ビット比較器は、ディスパリティ（即ち、ＲＤ＋及び／又はＲＤ−）の一方又は両方に対して、対応１０ｂコード化シンボル内のビット・エラーをチェックする。

【0034】

これとは別に、ビット比較器３２３は、対応８ｂコード化シンボルに関連したシンボル・エラー３２８を検出するシンボル比較器３２４に応答して、基準試験パターン３２２からの１０ｂコード化信号を被試験信号３１４からの１０ｂコード化信号と比較する。一方、シンボル比較器３２４がシンボル・エラーを検出しないと、ディスパリティ・エラー・カウンタ３４５は、ディスパリティ・エラーをチェック又は検出する。シンボル・エラー・カウンタは、ディスパリティ・エラー・カウンタ３４５に結合され、必要に応じ、それに合図をしてディスパリティ・エラーをチェックする。ディスパリティ・エラーが検出されると、ディスパリティ・エラー・カウンタ３４５がディスパリティ・エラー信号３３１を発生できる。更に、ディスパリティ・エラー・カウンタ３４５は、このディスパリティ・エラー・カウンタ３４５をリセットできる継続時間カウンタ３２７からの信号３２９を受け、ディスパリティ・エラー・カウンタ３４５を付勢したりする。

【0035】

ディスパリティ・エラー・カウンタ３４５を用いて、シンボル内に現れる任意のディスパリティ・エラーを別に計数する。この方法にて、ビット・エラー・カウンタ３４３は、所定期間にわたって実際のビット・エラーの数を計数値を発生するが、この計数値にはディスパリティ・エラーが除外される。よって、ディスパリティ・エラーは、ビット・エラーと分離して計数される。

【0036】

すなわち、ビット比較器３２３に結合されたビット・エラー・カウンタ３４３は、任意のディスパリティ・エラーから独立してビット・エラー・レートを求めることができる。例えば、ＤＵＴ１１０が１つ以上のディスパリティ・エラーを被試験信号に導入すると、ビット・エラー・カウンタ３４３は、ビット比較器３２３に応答し、ＤＵＴ１１０が導入した１つ以上のディスパリティ・エラーから独立して、ビット・エラー・レートを求める。なお、ディスパリティ・エラーがデータ・ストリームに生じる。

【0037】

ビット比較器３２３が種々の方法でビット毎の比較を実行する。実施例において、ビット比較器３２３は、基準デジタル化データ３２２のビット（１０ｂコードに変換されている）をデジタル化データ３１４のビット（１０ｂコードに変換されている）と並列に比較する。別の実施例において、ビット比較器３２３は、１０ｂコード化基準試験パターン３２２を１０ｂコード化被試験信号３１４と一度に１ビットずつ比較する。ビット比較器３２３の出力は、シリアル又はパラレルのデータであり、１０ｂコード化デジタル化データ３１４の関連ビットが１０ｂコード化基準デジタル化データ３２２に一致するかを示す。

【0038】

ビット比較器３２３の出力をビット・エラー・カウンタ３４３に供給する。このビット・エラー・カウンタ３４３は、ビット比較器３２３に結合している。ビット・エラー・カウンタ３４３は、ビット比較器３２３での比較に応答して、デジタル化データの種々の分析を行う。例えば、ビット・エラー・カウンタ３４３は、所定期間にわたってビット・エラーの数の計数を行い、その計数値を発生する。実施例において、ビット・エラー・カウンタ３４３は、ビット比較器３２３に応答してビット・エラー・レートを求め、ビット・エラーの数を計数し、１つ以上のビット・エラーの場所を示したりする。かかる情報がビット・エラー信号３３３内に現れる。更に、ビット・エラー・カウンタ３４３は、このビット・エラー・カウンタ３４３をリセットできる継続時間カウンタ３２７からの信号３２９を受け、ビット・エラー・カウンタ３４３を付勢したりする。

【0039】

更に、ブランキング・プリミティブ検出器３０６を用いて、メモリ制御器３１９が、入力デジタル化データ３１４に存在するだろう任意のオーダー・セット、整列されたプリミティブ、クロック・アライメント、シフト・シーケンなどをスキップする。すなわち、無視すべきデジタル化データ３１４の部分があると、ブランキング・プリミティブ検出器３０６は、エラー検出器１２５の他のコンポーネントがこれらの部分を無視するようにする。ブランキング・プリミティブ検出器３０６は、例えば、シンボル比較器３２４に結合され、シンボル比較器が任意のオーダー・セット、整列されたプリミティブ、クロック・アライメント、シフト・シーケンなどをスキップする。

【0040】

シンボル・エラー信号３３２、ビット・エラー信号３３３、ディスパリティ・エラー信号３３１、同期信号３２０が選択器３３０に入力する。選択器３３０は、シンボル・エラー信号３３２、ビット・エラー信号３３３、ディスパリティ・エラー信号３３１、同期信号３２０、他の信号からの選択を行う。選択された信号は、トリガ回路３３４に入力する。パターン検出器３１６からの同期信号３２０が選択器３３０に入力すると説明したが、他の信号からの選択を行わず、同期信号３２０及び／又はエラー信号３３２、３３３及び／又は３３１をトリガ回路３３４に供給できる。

【0041】

よって、エラー信号３３２、３３３及び／又は３３１をトリガ回路３３４で利用できるので、エラー信号に応答して試験測定機器１２０の取込みをトリガできる。例えば、信号エラー、エラーの数、デジタル化データ３１４内の特定場所でのエラーなどにより取込みをトリガできる。その結果、ユーザは、デジタル化データ３１４のエラー部分に注意を払うことができる。

【0042】

実施例において、基準デジタル化データ３２２は、ユーザ定義デジタル化データである。メモリ３１８の点線の入力で示すように、入力手段３１２から受けたデジタル・データ３１４は、メモリ３１８に入力する。よって、デジタル化データ３１４をメモリに蓄積できる。よって、蓄積されたデジタル化データ３１４を基準デジタル化データ３２２として用いることができる。

【0043】

その結果、アルゴリズムなどで発生するシーケンス、所定シーケンスに基準デジタル化データ３２２を限定する必要がない。基準デジタル化データを、適切な基準シーケンスでユーザが望む任意のデータ・シーケンスにできる。ユーザ・デジタル化データがメモリ３１８に蓄積されると、基準シーケンスを識別できる。例えば、ユーザは、パターン内のシーケンスのアドレスを提供でき、ユーザが独特なシーケンスを識別する。これらをメモリ制御器３１９又は他のプロセッサが、蓄積されたユーザ・デジタル化データ内で捜すことができる。メモリ制御器３１９は、ユーザ・デジタル化データ内の独自のシーケンスを検索したりできる。よって、ユーザ・デジタル化データと新たな入力デジタル化データ３１４とのその後の比較のために、かかる基準シーケンスをパターン検出器３１６に提供できる。

【0044】

図４は、本発明の他の実施例による図１及び図２のエラー検出器１２５のブロック図を示す。このエラー検出器１２５は、入力手段３１２、パターン検出器３１６、スクランブラ回路４０４、シンボル比較器３２４及びビット比較器３２３を含む。図４のコンポーネントのいくつかは、図３のエラー検出器１２５のコンポーネントと同じ又は類似している。簡略化のため、これら同じ又は類似のコンポーネントの説明は繰り返さない。

【0045】

図４のエラー検出器１２５は、スクランブラ回路４０４を含んでおり、このスクランブラ回路４０４は、スクランブルされた試験パターン又はシーケンス４２２を発生する。例えば、適切なＵＳＢ３．０多項式を用いて、８ｂコード化フォーマットにてＤ０．０パターン（即ち、１６進法００）をスクランブルできる。ＵＳＢ３．０標準にて用いる如きコンプライアンス・パターンＣＰ０は、例えば、スクランブルされたＤ０．０パターンである。パターン長（例えば、６５５３６０ビット）のため、パターンは、基準試験パターンを蓄積するメモリの容量を超えることがしばしばある。よって、スクランブラ回路４０４を用いて、試験パターンを作成又は再作成できる。パターン検出器３１６は、入力するデジタル化データ３１４をモニタして、スクランブルされた試験シーケンスの開始シーケンスを検出できる。開始シーケンスのかかる検出により、スクランブラ・リセット信号４２０の如き信号により、スクランブル動作を開始するようにスクランブラ回路４０４に合図するので、スクランブルされた試験パターン又はシーケンス４２２をシンボル比較器３２４及び／又は８ｂ対１０ｂ変換器３２５／３３５に、結局、ビット比較器３２３に、１０ｂコード化フォーマットで伝送できる。すなわち、スクランブラ・リセット信号４２０を用いて、入力するデジタル化データ３１４とスクランブラ回路４０４による基準試験パターン又はシーケンスの出力を同期できる。

【0046】

スクランブラ回路４０４は、基準試験パターン又はシーケンスを８ｂコード化フォーマットにて出力し、入力手段３１２は、デジタル化データ３１４をシンボル比較器３２４に８ｂコード化フォーマットにて伝送する。８ｂ対１０ｂ変換器３３５が受信したデジタル化データ３１４は、実行ディスパリティ（ＲＤ）情報を含むが、デジタル化データ３１４を８ｂコード化フォーマットで受ける。８ｂ対１０ｂ変換器は、ＲＤ情報とＲＤ状態情報の如き他の適切な情報とを用いて、データを１０ｂコード化フォーマットに変換する。これら情報は、デジタル化データ３１４に伴うか関連する。８ｂ対１０ｂ変換器３２５は、スクランブラ回路４０４からの８ｂコード化スクランブル基準試験パターン又はシーケンス４２２を受け、スクランブル試験パターン・シーケンス用の実行ディスパリティ（ＲＤ）値４０８を発生し維持する。この値を用いて、スクランブル試験パターン・シーケンスを８ｂコード化フォーマットから１０ｂコード化フォーマットに変換する。

【0047】

更に、ブランキング・プリミティブ検出器４０６を用いて、入力するデジタル化データ３１４に存在するかもしれない任意のオーダー・セット、整列されたプリミティブ、クロック・アライメント、シフト・シーケンなどをスクランブラ回路４０４がスキップできるようにする。すなわち、無視すべきデジタル化データ３１４の部分があると、ブランキング・プリミティブ検出器４０６により、エラー検出器１２５の他のコンポーネントがこれらの部分を無視する。ブランキング・プリミティブ検出器４０６は、例えば、シンボル比較器３２４にも結合されて、シンボル比較器が任意のオーダー・セット、整列されたプリミティブ、クロック・アライメント、シフト・シーケンなどをスキップするようにする。

【0048】

ディスパリティ・エラーから独立して、シンボル・エラー・レート及びビット・エラー・レートを求める技術及び構成は、図４のエラー検出器１２５の実施例のコンポーネントを用いることにより達成できる。詳細な説明は上述したので、更なる説明を省略する。

【0049】

図５は、本発明の実施例により、ディスパリティ・エラーから独立して、シンボル・エラー・レート及びビット・エラー・レートを測定する動作を説明する流れ図５００である。準備ステップとして、基準試験パターン及び開始シーケンスを含むデジタル化データをメモリに蓄積する。スクランブラ回路を用いると、かかる準備ステップが不要となる。ステップ５０５にて、被試験信号（ＳＵＴ）をエラー検出器の入力手段が受ける。ステップ５１０にて、パターン検出器を用いて、被試験信号内の開始シーケンスを検出する。開始シーケンスが検出されると、ステップ５１５にて同期信号が発生する。ステップ５２５にて、シンボル比較器は、基準試験パターンの８ｂコード化シンボルを被試験信号の８ｂコード化シンボルを比較して、シンボル・エラー・レート値を発生する。一方、ステップ５３０にて、１つ以上の８ｂ対１０ｂ変換器は、基準試験パターン及び被試験信号を８ｂコード化フォーマットから１０ｂコード化フォーマットに変換する。

【0050】

ステップ５３５にて、シンボル比較器が所定８ｂシンボル内にシンボル・エラーを検出したかを判断する。イエスの場合、処理はステップ５４５に進み、詳細に上述したように、ビット比較器が被試験信号からの対応１０ｂコード化シンボルを基準試験パターンからの関連１０ｂコード化信号と比較する。ステップ５５０にて、ビット比較器は、任意のディスパリティ・エラーから独立して、ビット・エラー・レート値を発生する。ステップ５３４でノーの場合、処理はステップ５４０に進み、ディスパリティ・エラー・カウンタがディスパリティ・エラーを計数する。ディスパリティ・エラーは、例えば、対応１０ｂシンボルに存在する。

【0051】

図６は、本発明の実施例による試験測定機器６００のブロック図である。実施例において、試験測定機器６００は、入力信号６０２を受けるように構成された入力手段を有する。デジタイザ６０４は、入力手段６０１に結合され、入力信号６０２をデジタル化信号６０６にデジタル化する。デジタル化信号６０６は、取込み回路６０８に取り込まれる。実施例において、入力手段６０１、デジタイザ６０４及び取込み回路６０８は、オシロスコープ、ロジック・アナライザなどのチャネルである。

【0052】

更に、試験測定機器６００は、データ回復回路６１０も含んでいる。データ回復回路６１０は、入力信号６０２内のエンコードされたデジタル化データ６１２を回復する。デジタイザ６０４及びデータ回復回路６１０の両方は、ある方法で入力信号６０２をデジタル化するが、デジタイザ６０４及びデータ回復回路６１０は、異なるデジタル化動作でもよい。例えば、デジタイザ６０４は、オシロスコープの１０ビット・アナログ・デジタル変換器でもよい。よって、デジタル化信号６０６は、アナログ入力信号６０２のデジタル化形態である。これとは反対に、データ回復回路６１０は、アナログ入力信号６０２内でエンコードされたデジタル化データを回復する。

【0053】

データ回復回路６１０は、種々の回路で実現できる。例えば、上述の入力手段１２と同様に、データ回復回路は、１つ以上の１０ｂ対８ｂ変換器と、クロック及びデータ回復回路（ＣＤＲ）と、直交振幅変調（ＱＡＭ）復調器又は周波数変調（ＦＭ）復調器の如き復調器と、光受信器と、入力信号６０２内でエンコードされたデジタル化データを回復する他の回路とを含む。

【0054】

その結果、回復したデジタル化データ６１２をエラー検出器又はエラー・トリガ回路６１４に供給する。エラー検出器又はエラー・トリガ回路６１４は、上述の如きシステムである。エラー・トリガにより、取込み回路６０８の取込みがトリガされる。よって、入力信号６０２内のエラー又は他のエンコードされた結果情報に応答して、デジタル化アナログ信号フォーマットの如きあるフォーマットのデータの表現が取り込まれる。

【0055】

エラー・トリガ回路６１４を取込み回路６０８の取込みをトリガするとして説明したが、他のトリガ回路をビット・エラー・トリガ回路６１４と組合せて用いることもできる。よって、ビット・エラーが簡単な又は複雑なトリガ式に組み込むことができる。

【0056】

本発明の特定の実施例について説明したが、本発明の原理がこれら実施例に限定されないことが理解できよう。本発明の要旨を逸脱することなく種々の変形変更が可能である。

【符号の説明】

【0057】

１００、２００ システム
１０５ 信号発生器
１１０、２１０ 被試験装置
１１２、２１２ 受信器
１１４ 送信器
１１６ 内部ロジック回路
１２０ 試験測定装置
１２５ エラー検出器
３０６ ブランキング・プリミティブ検出器
３１２ 入力手段
３１６ パターン検出器
３１８ メモリ
３１９ メモリ制御器
３２３ ビット比較器
３２４ シンボル比較器
３２５、３３５ ８ｂ対１０ｂ変換器
３２６ シンボル・エラー・カウンタ
３２７ 継続時間カウンタ
３３０ 選択器
３３４ トリガ回路
３４３ ビット・エラー・カウンタ
３４５ ディスパリティ・エラー・カウンタ
４０４ スクランブラ回路
４０６ ブランキング・プリミティブ検出器
６０１ 入力手段
６０４ デジタイザ
６０８ 取込み回路
６１０ データ回復回路
６１４ エラー・トリガ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】