特許 5872949 ＰＬＬ周波数シンセサイザ、半導体集積装置及び無線通信機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5872949

(24)【登録日】2016年1月22日

(45)【発行日】2016年3月1日

(54)【発明の名称】ＰＬＬ周波数シンセサイザ、半導体集積装置及び無線通信機器

(51)【国際特許分類】

   H03L 7/095 20060101AFI20160216BHJP

   H03L 7/093 20060101ALI20160216BHJP

【ＦＩ】

   H03L7/08 B

   H03L7/08 E

【請求項の数】7

【全頁数】16

(21)【出願番号】特願2012-93037(P2012-93037)

(22)【出願日】2012年4月16日

(65)【公開番号】特開2013-223075(P2013-223075A)

(43)【公開日】2013年10月28日

【審査請求日】2015年4月10日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】倉持 隆

【審査官】 ▲高▼橋 義昭

(56)【参考文献】

【文献】 特開平０８−０７９０６７（ＪＰ，Ａ）

【文献】 特開２０１０−２０００６４（ＪＰ，Ａ）

【文献】 特開平０５−３２７４８８（ＪＰ，Ａ）

【文献】 特開２００５−２６０８６６（ＪＰ，Ａ）

【文献】 特開２００２−１１１４８８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ ７／０９５

Ｈ０３Ｌ ７／０９３

(57)【特許請求の範囲】

【請求項1】

制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、を有するＰＬＬ周波数シンセサイザであって、
前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、
前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、
前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定することを特徴とするＰＬＬ周波数シンセサイザ。

【請求項2】

前記ロック検出回路は、前記差分値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定することを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。

【請求項3】

前記ロック検出回路は、前記第１の位相差信号における前記パルスの区間内で前記発振信号のパルス数をカウントして第１カウント値を得る第１カウンタと、
前記第２の位相差信号における前記パルスの区間内で前記発振信号のパルス数をカウントして第２カウント値を得る第２カウンタと、
前記第１及び第２カウント値同士の差分値が前記許容誤差値より小であるか否かを判定し当該差分値が前記許容誤差値より小であると判定した場合に前記ＰＬＬ回路がロック状態にあることを示すロック検出信号を送出する判定部と、を含むことを特徴とする請求項２記載のＰＬＬ周波数シンセサイザ。

【請求項4】

前記ロック検出回路は、前記第１の位相差信号における前記パルスの区間内で前記発振信号のパルス数をカウントして第１カウント値を得る第１カウンタと、
前記第２の位相差信号における前記パルスの区間内で前記発振信号のパルス数をカウントして第２カウント値を得る第２カウンタと、
前記第１及び第２カウント値同士の差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が前記許容誤差値より小であると判定した場合に前記ＰＬＬ回路がロック状態にあることを示すロック検出信号を送出する判定部と、を含むことを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。

【請求項5】

前記ロック検出信号におけるパルス列中において、立ち上がり後のパルス幅が所定の第１幅よりも小となるパルス、及び立ち下がり後のパルス幅が所定の第２幅よりも小となるパルスをマスクしたものを最終的なロック検出信号として出力する引込マスク処理部を更に備えたことを特徴とする請求項３又は４記載のＰＬＬ周波数シンセサイザ。

【請求項6】

制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、が形成されている半導体集積装置であって、
前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、
前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、
前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定することを特徴とする半導体集積装置。

【請求項7】

制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、を有する局部発振回路が搭載されている無線通信機器であって、
前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、
前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、
前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定することを特徴とする無線通信機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、周波数シンセサイザ、特にＰＬＬ（Phase Locked Loop）方式のＰＬＬ周波数シンセサイザ、このＰＬＬ周波数シンセサイザが形成されている半導体集積装置及び無線通信機器に関する。

【背景技術】

【0002】

現在、携帯電話機、コードレス電話機等の無線通信機器の局部発振器としてＰＬＬ回路が採用されている。

【0003】

かかるＰＬＬ回路として、電圧制御発振器（以下、ＶＣＯと称する）、分周部、位相比較器、チャージポンプ回路、ループフィルタ、及びロック検出部から構成されたものが提案されている（例えば、特許文献１の図１参照）。このＰＬＬ回路の位相比較器は、ＶＣＯの出力信号を分周器にてＮ分周して得られた帰還信号と、基準クロック信号との位相を比較し、基準クロック信号に対して帰還信号が遅れている場合にはＸＵＰ信号、進んでいる場合にはＤＯＷＮ信号を出力する。チャージポンプ回路は、ＸＵＰ信号又はＤＯＷＮ信号に応じて、電流の吐き出し状態、電流の引き込み状態、又はハイ・インピーダンス状態の内のいずれかの状態となり、その状態に対応した極性の電流を出力する。この電流はループフィルタで平滑化され、且つ電圧に変換されてＶＣＯの制御電圧となる。よって、ＶＣＯは、基準クロック信号に位相が同期しており、且つこの基準クロック信号のＮ倍（Ｎは整数）の周波数を有する出力信号を生成する。また、ロック検出部は、上記したＸＵＰ信号のパルス数、及びＤＯＷＮ信号のパルス数を夫々カウントし、両カウント値が共に所定値に到った場合に、このＰＬＬ回路がロック状態にあることを示すロック検出出力を行うようにしている（例えば、特許文献１の［００２９］、［００３２］の記載参照）。

【0004】

ところで、特許文献１に記載のＰＬＬ回路のロック検出出力は、上述の通りＸＵＰ信号及びＤＯＷＮ信号のパルス数が共に所定値に至った場合になされる。よって、リファレンスクロック毎に出現するＸＵＰ信号及びＤＯＷＮ信号を複数回積算し、その結果を演算処理する必要があるため、ロック判定までには最低でもリファレンスクロック複数回分以上の時間を要してしまう。このため、実際にＰＬＬ回路がロック状態になっているにも拘わらずロック検出出力が送出されないこととなり、ロック検出に費やされる時間が増大するという問題があった。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０−２０００６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、ＰＬＬのロック状態を高精度に検出することが可能なＰＬＬ周波数シンセサイザ、半導体集積装置及び無線通信機器を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るＰＬＬ周波数シンセサイザは、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、を有するＰＬＬ周波数シンセサイザであって、前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定する。

【0008】

また、本発明に係る半導体集積装置は、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、が形成されている半導体集積装置であって、前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定する。

【0009】

また、本発明に係る無線通信機器は、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器、前記発振信号を分周して分周信号を生成する分周器、所定周波数の基準発振信号と前記分周信号との位相差を示す位相差信号を生成する位相周波数検出器、前記位相差信号に応じた電流を送出するチャージポンプ回路、及び前記電流を電圧に変換したものを前記制御電圧として生成するループフィルタを含むＰＬＬ回路と、前記ＰＬＬ回路がロック状態にあるか否かを検出するロック検出回路と、を有する局部発振回路が搭載されている無線通信機器であって、前記チャージポンプ回路から送出された前記電流にオフセット電流を重畳するオフセット電流送出回路を更に備え、前記位相周波数検出器は、前記基準発振信号に対して前記分周信号の位相が進んでいる場合には前記位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、前記基準発振信号に対して前記分周信号の位相が遅れている場合には前記位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成し、前記ロック検出回路は、前記第１の位相差信号における前記パルスの幅と、前記第２の位相差信号における前記パルスの幅との差分値から前記オフセット電流の電流値に対応した目標値を減算した減算結果の絶対値が所定の許容誤差値より小である場合に前記ＰＬＬ回路がロック状態にあると判定する。

【発明の効果】

【0010】

本発明においては、ＰＬＬ回路の位相周波数検出器から送出された位相差信号に基づいて、ロック検出回路が、このＰＬＬ回路がロック状態にあるか否かを判定する。この際、位相周波数検出器は、ＰＬＬ回路が出力した発振信号の周波数を分周した分周信号の位相が基準信号に対して進んでいる場合にはその位相差に対応したパルス幅のパルスを含む第１の位相差信号を生成し、分周信号の位相が基準信号に対して遅れている場合にはその位相差に対応したパルス幅のパルスを含む第２の位相差信号を生成する。ロック検出回路は、第１の位相差信号におけるパルスの幅と、第２の位相差信号におけるパルスの幅との差分値の大きさに基づいてＰＬＬ回路がロック状態にあるか否かを判定する。

【0011】

よって、本発明によれば、上記した第１又は第２の位相差信号における各パルス毎にＰＬＬ回路がロック状態にあるか否かが判定されるので、位相差信号のパルス数をカウントし、そのパルス数が共に所定値に到った場合にロック状態にあると判定するようにしたロック判定方法に比して、迅速に且つ精度良くロック検出を行うことが可能となる。

【0012】

更に、本発明によるロック検出回路では、第１の位相差信号におけるパルスの幅と、第２の位相差信号におけるパルスの幅との差分値の大きさに基づいてＰＬＬ回路がロック状態にあるか否かを判定している。よって、ＰＬＬ回路がロック状態にある際に位相周波数検出器が、共に比較的大なるパルス幅のパルスを含む第１の位相差信号及び第２の位相差信号を同時に出力した場合であっても、誤判定することなく、ＰＬＬ回路がロック状態にあることを確実に検出することが可能となる。

【図面の簡単な説明】

【0013】

【図1】本発明に係るＰＬＬ周波数シンセサイザを含む無線通信機器の概略構成を示すブロック図である。

【図2】本発明による係るＰＬＬ周波数シンセサイザの構成の一例を示すブロック図である。

【図3】位相周波数検出器１１の動作を示すタイムチャートである。

【図4】チャージポンプ回路１２の内部構成を示す回路図である。

【図5】図２に示すロック検出回路１５の動作を示すタイムチャートである。

【図6】図２に示すロック検出回路１５の動作を示すタイムチャートである。

【図7】図２に示すロック検出回路１５の動作を示すタイムチャートである。

【図8】図２に示すＰＬＬ周波数シンセサイザの改良例を示すブロック図である。

【図9】チャージポンプ回路１２の動作領域を示す図である。

【図10】図８に示すロック検出回路１５の動作を示すタイムチャートである。

【図11】図８に示すＰＬＬ周波数シンセサイザの改良例を示すブロック図である。

【図12】ＰＬＬ周波数シンセサイザにおける周波数引き込み区間で生成される発振信号Ｆ及びロック検出信号ＬＫの波形の一例を示すタイムチャートである。

【図13】ＰＬＬ周波数シンセサイザにおける周波数引き込み区間で生成されるロック検出信号ＬＫ及びＳＬＫの波形の一例を示すタイムチャートである。

【発明を実施するための形態】

【0014】

本発明に係るＰＬＬ周波数シンセサイザの位相周波数検出器（１１）は、出力発振信号（Ｆ）の周波数を分周した分周信号（ＤＩＶ）の位相が基準発振信号（ＲＣＫ）に対して、進んでいる場合には両者同士の位相差に対応したパルス幅のパルスを含む第１の位相差信号（ＤＮ）を生成する。また、位相周波数検出器は、分周信号の位相が基準発振信号に対して遅れている場合には両者同士の位相差に対応したパルス幅のパルスを含む第２の位相差信号（ＵＰ）を生成する。ロック検出回路（１５）は、第１の位相差信号におけるパルスの幅（ＣＮ１）と、第２の位相差信号におけるパルスの幅（ＣＮ２）との差分値の大きさに基づいてＰＬＬがロック状態にあるか否かを判定する。

【実施例】

【0015】

図１は、本発明に係るＰＬＬ周波数シンセサイザからなる局部発振回路を含む無線通信機器の概略構成を示すブロック図である。

【0016】

図１において、アンテナ１は電波を受信して得られたＲＦ(Radio Frequency)信号をアンテナスイッチ２に供給する。この際、アンテナスイッチ２は、かかるＲＦ信号を受信信号としてアンプ３Ａに供給する。アンプ３Ａは、論理レベル１のロック検出信号ＬＫ₁が供給されている場合にだけ活性状態となって、上記した受信信号の増幅を行う。アンプ３Ａは、受信信号を増幅して得た増幅受信信号を混合器４Ａに供給する。局部発振回路５Ａは、電源投入に応じて所定周波数の局部発振信号Ｆ₁の生成を開始し、これを混合器４Ａに供給する。更に、局部発振回路５Ａは、局部発振信号Ｆ₁の周波数が安定して生成されている間は論理レベル１、不安定な状態にある間は論理レベル０のロック検出信号ＬＫ₁をアンプ３Ａに供給する。混合器４Ａは、局部発振回路５Ａから供給された局部発振信号Ｆ₁と、上記した増幅受信信号とを混合することにより所定帯域の受信データ信号を生成しこれを復調回路６に供給する。復調回路６は、この受信データ信号に所定の復調処理を施すことにより受信情報データを得る。尚、復調回路６の前段には、受信データ信号中から所定帯域の成分のみを抽出するバンドパスフィルタ（図示せぬ）と、抽出された信号レベルに対して所定の上限及び下限レベルにて振幅制限を施すリミッタ（図示せぬ）と、が設けられていても良い。

【0017】

変調回路７は、送信すべき情報データに所定の変調処理を施して得られた変調データ信号を混合器４Ｂに供給する。局部発振回路５Ｂは、電源投入に応じて所定周波数の局部発振信号Ｆ₂の生成を開始し、これを混合器４Ｂに供給する。更に、局部発振回路５Ｂは、局部発振信号Ｆ₂の周波数が安定して生成されている間は論理レベル１、不安定な状態にある間は論理レベル０のロック検出信号ＬＫ₂をアンプ３Ｂに供給する。混合器４Ｂは、局部発振回路５Ｂから供給された局部発振信号Ｆ₂と、上記した変調データ信号とを混合することにより送信帯域の送信信号を生成しこれをアンプ３Ｂに供給する。アンプ３Ｂは、論理レベル１のロック検出信号ＬＫ₂が供給されている場合にだけ活性状態となって、上記した送信信号を増幅する。アンプ３Ｂは、かかる送信信号を増幅して得た増幅送信信号をアンテナスイッチ２に供給する。この際、アンテナスイッチ２は、かかる増幅送信信号をアンテナ１に供給し、これを空間に放射させる。

【0018】

ここで、上記した局部発振回路５Ａ及び９は半導体集積装置としての半導体チップに形成されており、夫々が図２に示す如きＰＬＬ周波数シンセサイザからなる。

【0019】

図２に示すように、かかるＰＬＬ周波数シンセサイザは、分周器１０、位相周波数検出器１１、チャージポンプ回路１２、ループフィルタ１３、及び電圧制御発振器１４からなるＰＬＬ回路と、ロック検出回路１５とを有する。

【0020】

位相周波数検出器１１は、水晶発振回路又はセラミック発振回路（いずれも図示せず）等で生成された所定周波数の基準発振信号ＲＣＫと、分周器１０から供給された分周信号ＤＩＶとの立ち上がりエッジ部同士の位相差を検出する。この際、図３（ａ）に示すように、基準発振信号ＲＣＫの立ち上がりエッジ部に対して分周信号ＤＩＶの立ち上がりエッジ部が遅れている場合には、位相周波数検出器１１は、両者の位相差ｄに対応した論理レベル１のパルス幅を有する位相差信号ＵＰをチャージポンプ回路１２及びロック検出回路１５に供給する。一方、図３（ｂ）に示すように、基準発振信号ＲＣＫの立ち上がりエッジ部に対して分周信号ＤＩＶの立ち上がりエッジ部が進んでいる場合には、位相周波数検出器１１は、両者の位相差ｄに対応した論理レベル１のパルス幅を有する位相差信号ＤＮをチャージポンプ回路１２及びロック検出回路１５に供給する。

【0021】

要するに、位相周波数検出器１１は、分周信号ＤＩＶの位相が基準発振信号ＲＣＫに対して進んでいる場合には両者同士の位相差に対応したパルス幅を有する第１の位相差信号ＤＮを生成する。一方、分周信号ＤＩＶの位相が基準発振信号ＲＣＫに対して遅れている場合には、位相周波数検出器１１は、両者同士の位相差に対応したパルス幅を有する第２の位相差信号ＵＰを生成するのである。

【0022】

尚、位相周波数検出器１１は、不要な輻射成分としてのいわゆるスプリアスを低減させる為に、基準発振信号ＲＣＫ及び分周信号ＤＩＶ同士の位相差が無い場合にも、図３（ｃ）に示す如き所定の固定パルス幅ＴＤを有する論理レベル１の位相差信号ＵＰ及びＤＮを同時に送出する期間が存在する。

【0023】

図４は、チャージポンプ回路１２の内部構成を示す回路図である。

【0024】

図４に示すように、チャージポンプ回路１２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）電流源１２１、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）電流源１２２、スイッチ素子１２３及び１２４からなる。ＰＭＯＳ電流源１２１は、電源電圧ＶＤＤに基づき正極性の電流Ｉｐを生成しこれをスイッチ素子１２３に供給する。スイッチ素子１２３は、位相差信号ＵＰが論理レベル０の状態にある間はオフ状態となる一方、かかる位相差信号ＵＰが論理レベル１の状態にある間はオン状態となって上記ＰＭＯＳ電流源１２１から供給された正極性の電流Ｉｐを、チャージポンプ出力電流ＩＣＰとして出力ラインＬ１に送出する。ＮＭＯＳ電流源１２２は、接地電圧ＶＳＳに基づき負極性の電流Ｉｎを生成しこれをスイッチ素子１２４に供給する。スイッチ素子１２４は、位相差信号ＤＮが論理レベル０の状態にある間はオフ状態となる一方、かかる位相差信号ＤＮが論理レベル１の状態にある間はオン状態となって上記ＮＭＯＳ電流源１２２から供給された負極性の電流Ｉｐを、チャージポンプ出力電流ＩＣＰとして出力ラインＬ１に送出する。尚、上記した正極性の電流Ｉｐの絶対値と、負極性の電流Ｉｎの絶対値とは同一である。

【0025】

かかる構成により、チャージポンプ回路１２は、論理レベル１の位相差信号ＵＰが供給された場合には、正極性のチャージポンプ出力電流ＩＣＰを出力ラインＬ１に送出することにより、この出力ラインＬ１上の電圧を増加させる。一方、論理レベル１の位相差信号ＤＮが供給された場合には、チャージポンプ回路１２は、負極性のチャージポンプ出力電流ＩＣＰを出力ラインＬ１に送出することにより、この出力ラインＬ１上の電圧を低下させる。

【0026】

ループフィルタ１３は、出力ラインＬ１にその一端が接続されている抵抗Ｒ１と、このＲ１の他端にその一端が接続されているコンデンサＣ１と、出力ラインＬ１にその一端が接続されているコンデンサＣ２と、からなる。尚、コンデンサＣ１及びＣ２各々の他端には接地電圧ＶＳＳが印加されている。

【0027】

かかる構成により、ループフィルタ１３は、上記したチャージポンプ出力電流ＩＣＰを電圧に変換し、これを平滑することにより、チャージポンプ回路１２でのスイッチング動作に伴うスイッチングノイズを除去した制御電圧ＣＶを生成し、これを電圧制御発振器１４に供給する。

【0028】

電圧制御発振器１４は、制御電圧ＣＶに対応した周波数を有する発振信号Ｆを生成し、これを分周器１０及びロック検出回路１５に供給しつつ外部出力する。

【0029】

分周器１０は、分周比設定信号ＤＤＳにて示される分周比に応じて、上記した発振信号Ｆを分周した分周信号ＤＩＶを位相周波数検出器１１に供給する。すなわち、分周比設定信号ＤＤＳに基づいて、本ＰＬＬ周波数シンセサイザが出力すべき発振信号Ｆの目標周波数が設定されるのである。

【0030】

よって、分周器１０、位相周波数検出器１１、チャージポンプ回路１２、ループフィルタ１３及び電圧制御発振器１４からなるＰＬＬ回路によれば、基準発振信号ＲＣＫに位相同期しており、且つ分周比設定信号ＤＤＳによって設定された分周比に応じた目標周波数を有する発振信号Ｆが生成される。

【0031】

ロック検出回路１５は、電圧制御発振器１４から送出された発振信号Ｆの周波数が目標周波数に収束したか否か、つまり上記したＰＬＬ回路がロック状態にあるか否かを検出し、ロック状態にある場合には論理レベル１、非ロック状態にある場合には論理レベル０のロック検出信号ＬＫを送出する。

【0032】

ここで、図１に示す局部発振回路５Ａとして本ＰＬＬ周波数シンセサイザを採用した場合には、上記した発振信号Ｆが局部発振信号Ｆ₁として混合器４Ａに供給されると共に、ロック検出信号ＬＫがロック検出信号ＬＫ₁としてアンプ３Ａに供給される。また、図１に示す局部発振回路５Ｂとして本ＰＬＬ周波数シンセサイザを採用した場合には、上記した発振信号Ｆが局部発振信号Ｆ₂として混合器４Ｂに供給されると共に、ロック検出信号ＬＫがロック検出信号ＬＫ₂としてアンプ３Ｂに供給される。

【0033】

ロック検出回路１５は、例えば図２に示す如きカウンタ１６、１７及び判定部１８からなる。

【0034】

図２において、カウンタ１６は、上記した発振信号Ｆのパルス数をカウントし、そのカウント値を示すカウント値ＣＮ１を判定部１８に供給する。尚、カウンタ１６は、上記した位相差信号ＤＮの立ち上がりエッジのタイミングで現カウント値をゼロにリセットする。要するに、カウンタ１６は、位相差信号ＤＮが論理レベル１の状態にある間にだけカウント動作を行うことにより、論理レベル１の位相差信号ＤＮのパルス幅に対応したカウント値ＣＮ１を判定部１８に供給するのである。

【0035】

カウンタ１７は、上記した発振信号Ｆのパルス数をカウントし、そのカウント値を示すカウント値ＣＮ２を判定部１８に供給する。尚、カウンタ１７は、上記した位相差信号ＵＰの立ち上がりエッジのタイミングで現カウント値をゼロにリセットする。要するに、カウンタ１７は、位相差信号ＵＰが論理レベル１の状態にある間にだけカウント動作を行うことにより、論理レベル１の位相差信号ＵＰのパルス幅に対応したカウント値ＣＮ２を判定部１８に供給するのである。

【0036】

判定部１８は、上記カウント値ＣＮ１及びＣＮ２同士の差分値、つまり｜ＣＮ１−ＣＮ２｜が、許容誤差設定信号ＧＳにて示される許容誤差値よりも小であるか否かを判定する。この際、上記カウント値ＣＮ１及びＣＮ２同士の差分値が上記の許容誤差値よりも小である場合には、判定部１８は、ＰＬＬがロック状態にあることを示す論理レベル１のロック検出信号ＬＫを送出する。一方、上記カウント値ＣＮ１及びＣＮ２同士の差分値が上記の許容誤差値以上である場合には、判定部１８は、ＰＬＬが非ロック状態にあることを示す論理レベル０のロック検出信号ＬＫを送出する。

【0037】

以下に、ロック検出回路１５の動作について図５〜図７を参照しつつ説明する。

【0038】

尚、図５は基準発振信号ＲＣＫに対して分周信号ＤＩＶの位相が遅れている場合、図６は基準発振信号ＲＣＫに対して分周信号ＤＩＶの位相が進んでいる場合でのロック検出回路１５の内部動作の一例を示すタイムチャートである。

【0039】

図５又は図６に示すように、基準発振信号ＲＣＫに対して分周信号ＤＩＶの位相がずれていると、位相周波数検出器１１は、その位相差に対応したパルス幅を有する論理レベル１の位相差信号ＵＰ又はＤＮをロック検出回路１５に供給する。例えば、基準発振信号ＲＣＫに対して分周信号ＤＩＶの位相が図５に示すように遅れている場合、位相周波数検出器１１は、その位相差に対応したパルス幅を有する論理レベル１の位相差信号ＵＰをカウンタ１７に供給すると共に、論理レベル０固定の位相差信号ＤＮをカウンタ１６に供給する。よって、カウンタ１６及び１７の内の１７は、位相差信号ＵＰの立ち上がりエッジ部でそのカウント値を一旦、ゼロにリセットし、この位相差信号ＵＰが論理レベル１の状態にある間に亘り発振信号Ｆのパルス数のカウントを行う。カウンタ１７は、そのカウント値を示すカウント値ＣＮ２を判定部１８に供給する。その後、位相差信号ＵＰが論理レベル１から０に遷移すると、カウンタ１７は、カウント動作を停止しその直前のカウント値ＣＮ２を判定部１８に供給する。尚、この間、カウンタ１６は、ゼロを示すカウント値ＣＮ１を判定部１８に供給する。判定部１８は、カウント値ＣＮ１及びＣＮ２同士の差分値、つまり｜ＣＮ１−ＣＮ２｜が、図５において一点鎖線にて示される許容誤差設定信号ＧＳよりも小である場合には、ＰＬＬがロック状態にあることを示す論理レベル１のロック検出信号ＬＫを生成する。一方、カウント値ＣＮ１及びＣＮ２同士の差分値が、図５において一点鎖線にて示される許容誤差設定信号ＧＳ以上である場合には、ＰＬＬ回路が非ロック状態にあることを示す論理レベル０のロック検出信号ＬＫを生成する。

【0040】

このように、ロック検出回路１５では、位相周波数検出器１１から送出された位相差信号ＵＰ又はＤＮにおける各パルス毎に、そのパルス幅に基づいてＰＬＬ回路がロック状態にあるか否かを判定するようにしている。このため、図２に示すロック検出回路１５によれば、位相差信号ＵＰ及びＤＮのパルス数をカウントし、そのパルス数が共に所定値に到った場合にロック状態にあると判定するようにしたロック判定方法に比して、迅速に且つ精度良くロック状態の検出を行うことが可能となる。

【0041】

また、かかるロック検出回路１５では、位相差信号ＤＮのパルス幅（ＣＮ１）と、位相差信号ＵＰのパルス幅（ＣＮ２）との差分値の大きさに基づいて、ＰＬＬ回路がロック状態にあるか否かを判定するようにしている。すなわち、かかる差分値が許容誤差値（ＧＳ）よりも小なる場合にはロック状態、大なる場合には非ロック状態にあると判定している。

【0042】

かかる構成によれば、ＰＬＬ回路がロック状態にある際に、図７に示す如く、比較的大なるパルス幅ＴＤを有する論理レベル１の位相差信号ＵＰ及び位相差信号ＤＮが同時に生成された場合であっても、夫々に対応したカウント値ＣＮ１及びＣＮ２は略同一となって両者の差分値は略ゼロとなる。よって、これが図７の一点鎖線にて示す許容誤差設定信号ＧＳよりも小となることから、誤判定することなく、ＰＬＬ回路がロック状態にあることを確実に検出することが可能となる。

【0043】

図８は、図２に示すＰＬＬ周波数シンセサイザの改良例を示す図である。

【0044】

尚、図８に示す構成では、オフセット電流送出回路２１を付加すると共に、判定部１８に代えて判定部２８を採用した点を除く他の構成は、図２に示されるものと同一である。よって、以下に、オフセット電流送出回路２１及び判定部２８の動作を中心に、図８に示すＰＬＬ周波数シンセサイザの動作を説明する。

【0045】

オフセット電流送出回路２１は、チャージポンプ回路１２の内部動作に起因するスプリアスを防止する為のオフセット電流Ｉ_ofsを生成し、これをチャージポンプ回路１２の出力ラインＬ１に送出する。

【0046】

つまり、チャージポンプ回路１２で生成されるチャージポンプ出力電流ＩＣＰは、図９の破線に示すように、基準発振信号ＲＣＫ及び分周信号ＤＩＶ同士の位相差に対して線形推移するのが望ましい。しかしながら、製造上のバラツキ等に伴い、チャージポンプ回路１２内において、正極電流（Ｉｐ）の生成を担うＰＭＯＳ電流源１２１と、負極電流（Ｉｎ）の生成を担うＮＭＯＳ電流源１２２との特性の整合性が取れていない場合がある。この際、例えば図９の太実線に示すように、チャージポンプ回路１２から送出されるチャージポンプ出力電流ＩＣＰは、基準発振信号ＲＣＫ及び分周信号ＤＩＶ同士の位相差に対して非線形的に推移することになる。ここで、分周器１０、位相周波数検出器１１、チャージポンプ回路１２、ループフィルタ１３及び電圧制御発振器１４による帰還ループによれば、チャージポンプ回路１２は、図９の一点鎖線にて囲まれた動作領域ａ内で動作することになる。従って、上記した位相差が進み位相である場合と、遅れ位相である場合とでチャージポンプ出力電流ＩＣＰの絶対値が異なることになり、これがスプリアスの発生原因となる。

【0047】

そこで、オフセット電流送出回路２１により、オフセット電流Ｉ_ofsをチャージポンプ出力電流ＩＣＰに重畳することにより、チャージポンプ回路１２の動作領域を図９に示す動作領域ａから動作領域ｂにシフトさせるのである。つまり、動作領域ａにおける動作中心を図９に示す如く位相シフト値ＯＦだけ位相進み方向（又は遅れ方向）にシフトするのである。これにより、チャージポンプ回路１２は、図９に示す位相差Ｑを基準点とし、この位相差Ｑよりも大なる位相差が生じている場合には負極性の電流Ｉｎをチャージポンプ出力電流ＩＣＰとして送出する一方、位相差Ｑよりも小なる位相差が生じている場合には正極性の電流Ｉｐをチャージポンプ出力電流ＩＣＰとして送出する。

【0048】

ところで、このようなオフセット電流をチャージポンプ出力電流ＩＣＰに重畳させると、ＰＬＬ回路がロック状態にあるにも拘わらず、図１０に示す如く、所定期間に亘り論理レベル１となるパルスを含む位相差信号ＵＰ（又は位相差信号ＤＮ）が生成される場合がある。そこで、この際、非ロック状態であると誤判定しないように、図８に示すロック検出回路１５では、判定部２８によって以下の如きロック判定を行うようにしている。

【0049】

判定部２８は、上記カウント値ＣＮ１及びＣＮ２同士の差分値から、目標値設定信号ＯＳにて示される目標値を減算した減算結果の絶対値、つまり、以下の差分値ＳＳが許容誤差設定信号ＧＳにて示される許容誤差値よりも小であるか否かを判定する。

【0050】

ＳＳ＝｜ＣＮ１−ＣＮ２−ＯＳ｜
尚、目標値設定信号ＯＳにて示される目標値とは、チャージポンプ回路１２の動作領域をオフセット電流送出回路２１によってシフトさせる位相量、つまり図９に示す位相シフト値ＯＦである。尚、位相シフト値ＯＦは、図９に示すように位相進み方向にシフトさせる場合と、位相遅れ方向にシフトさせる場合とで極性が異なる。

【0051】

ここで、上記した差分値ＳＳが上記の許容誤差値（ＧＳ）よりも小である場合には、判定部２８は、ＰＬＬがロック状態にあることを示す論理レベル１のロック検出信号ＬＫを送出する。一方、かかる差分値ＳＳが許容誤差値（ＧＳ）以上である場合には、判定部２８は、ＰＬＬが非ロック状態にあることを示す論理レベル０のロック検出信号ＬＫを送出する。

【0052】

このように、図８に示すＰＬＬ周波数シンセサイザでは、チャージポンプ回路１２から送出されたチャージポンプ出力電流ＩＣＰにオフセット電流Ｉ_ofsを重畳させてこのチャージポンプ回路１２の動作中心を位相進み又は遅れ方向にシフトすることにより、製造上のバラツキに起因してチャージポンプ回路１２内で生じるスプリアスを防止している。また、チャージポンプ回路１２の動作中心を位相進み又は遅れ方向にシフトしたことによって生じるロック状態の誤判定を防ぐ為に、判定部２８では、先ず、カウント値ＣＮ１及びＣＮ２同士の差分値から目標値設定信号ＯＳを減算することにより、図９に示す如き位相シフト値ＯＦの分を相殺した、図１０に示す如き差分値ＳＳを求める。判定部２８は、かかる差分値ＳＳが上記した許容誤差設定信号ＧＳよりも小である場合には、ＰＬＬ回路がロック状態にあると判定する一方、この差分値が許容誤差設定信号ＧＳ以上である場合には非ロック状態にあると判定する。

【0053】

よって、図８に示す構成によれば、チャージポンプ出力電流ＩＣＰにオフセット電流Ｉ_ofsを重畳させたが故に、ＰＬＬ回路がロック状態にあるにも拘わらず、図１０に示す如き論理レベル１となる位相差信号ＵＰ（又はＤＮ）が生成されても、判定部２８は、ＰＬＬ回路がロック状態にあるとの正しい判定を行うことが可能となる。

【0054】

図１１は、図８に示すＰＬＬ周波数シンセサイザの改良例を示す図である。

【0055】

尚、図１１に示す構成では、判定部２８の後段に引込マスク処理部２９を付加した点を除く他の構成は、図８に示されるものと同一である。よって、以下に、引込マスク処理部２９の動作を中心に、図１１に示すＰＬＬ周波数シンセサイザの動作を説明する。

【0056】

引込マスク処理部２９は、ＰＬＬ周波数シンセサイザから出力された発振信号Ｆが目標周波数に収束する過程、つまり目標周波数への引き込み時に生じるロック検出信号ＬＫのばたつき区間をマスクするものである。すなわち、ＰＬＬ回路が非ロック状態からロック状態に推移する周波数の引込区間では、図１２に示す如く、発振信号Ｆは目標周波数に対してオーバーシュート及びアンダーシュートを繰り返して目標周波数に収束して行く。よって、この間、本来のロック状態には無いにも拘わらず、ロック検出信号ＬＫ中にはロック状態を示す論理レベル１のパルス及び非ロック状態を示す論理レベル０のパルスが交互に繰り返すバタツキが生じる。

【0057】

そこで、このようなロック状態の誤検出を抑制させるべく、引込マスク処理部２９は、判定部２８から供給されたロック検出信号ＬＫに対して以下の如きマスク処理を施したものを最終的なロック検出信号ＳＬＫとして出力するようにしている。

【0058】

引込マスク処理部２９は、先ず、基準発振信号ＲＣＫのパルス数をカウントすることにより、ロック検出信号ＬＫ中において論理レベル１となるパルスのパルス幅をＷＵ、論理レベル０となるパルスのパルス幅をＷＤとして夫々検出する。ここで、引込マスク処理部２９は、上記したパルス幅ＷＵが、立上判定閾値設定信号ＥＵにて示される立上判定閾値以上となった時に論理レベル１のロック検出信号ＳＬＫを出力する。そして、かかるロック検出信号ＳＬＫが論理レベル１の状態になった後、引込マスク処理部２９は、上記パルス幅ＷＤが、立下判定閾値設定信号ＥＤにて示される立下判定閾値以上になった時にロック検出信号ＳＬＫを論理レベル１から論理レベル０の状態に切り替える。

【0059】

例えば、図１３に示すように、ロック検出信号ＬＫ中において基準発振信号ＲＣＫの１周期分の周期Ｔでバタツキが生じる場合には、周期３Ｔに対応した値を立上判定閾値として示す立上判定閾値設定信号ＥＵ、及び周期２Ｔに対応した値を立下判定閾値として示す立下判定閾値設定信号ＥＤを引込マスク処理部２９に供給する。かかる設定により、引込マスク処理部２９は、判定部２８から供給されたロック検出信号ＬＫ中において、周期Ｔのパルス幅を有する論理レベル１のパルス列に対してはこれをマスクし、論理レベル０のロック検出信号ＳＬＫを送出しつづける。その後、立上判定閾値設定信号ＥＵにて示される周期３Ｔ分のパルス幅より大なる周期４Ｔ分のパルス幅を有する論理レベル１のロック検出信号ＬＫが供給されると、引込マスク処理部２９は、図１３に示す如く論理レベル０から論理レベル１に遷移するロック検出信号ＳＬＫを出力する。尚、その後、図１３に示すように、周期Ｔ分の期間だけ論理レベル０となるロック検出信号ＬＫが供給されても、これが立下判定閾値設定信号ＥＤにて示される周期２Ｔ分のパルス幅よりも小であることから、引込マスク処理部２９は、これをマスクし、論理レベル１のロック検出信号ＳＬＫを送出しつづける。その後、周期３Ｔの期間だけ論理レベル０となるロック検出信号ＬＫが供給されると、これが立下判定閾値設定信号ＥＤにて示される周期２Ｔ分のパルス幅よりも大であることから、引込マスク処理部２９は、ロック検出信号ＳＬＫを論理レベル１の状態から論理レベル０の状態に切り替える。

【0060】

要するに、引込マスク処理部２９は、ロック検出信号ＬＫにおけるパルス列中において、論理レベル０から１への立ち上がり後のパルス幅が所定の第１幅（ＥＵ）よりも小となるパルス、及び論理レベル１から０への立ち下がり後のパルス幅が所定の第２幅（ＥＤ）よりも小となるパルスをマスクしたものを最終的なロック検出信号ＳＬＫとして出力するのである。

【0061】

よって、図１１に示す構成によれば、目標周波数への周波数引き込み区間で生じるロック検出信号のバタツキがマスクされたロック検出信号ＳＬＫが最終的に出力されるので、誤検出を排除した高精度なロック判定が為されるようになる。

【0062】

尚、引込マスク処理部２９は、図１１のみならず、図２又は図８に示されるＰＬＬ周波数シンセサイザの判定部１８又は２８の後段に設けるようにしても良い。

【符号の説明】

【0063】

５、９ 局部発振回路
１０ 分周器
１１ 位相周波数検出器
１２ チャージポンプ回路
１３ ループフィルタ
１４ 電圧制御発振器
１５ ロック検出回路
１６、１７ カウンタ
１８、２８ 判定部
２９ 引込マスク処理部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】