特許 5872959 差動増幅器及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5872959

(24)【登録日】2016年1月22日

(45)【発行日】2016年3月1日

(54)【発明の名称】差動増幅器及び半導体装置

(51)【国際特許分類】

   H03F 3/45 20060101AFI20160216BHJP

【ＦＩ】

   H03F3/45 A

【請求項の数】4

【全頁数】17

(21)【出願番号】特願2012-108749(P2012-108749)

(22)【出願日】2012年5月10日

(65)【公開番号】特開2013-236331(P2013-236331A)

(43)【公開日】2013年11月21日

【審査請求日】2015年5月8日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】四辻 哲章

【審査官】 柳下 勝幸

(56)【参考文献】

【文献】 特開２００１−３３９２５９（ＪＰ，Ａ）

【文献】 特開２００９−２９０４９０（ＪＰ，Ａ）

【文献】 特開２０００−１２４８６２（ＪＰ，Ａ）

【文献】 特開昭６１−２１２９０６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

差動信号形態の第１及び第２入力信号を増幅して差動信号形態の第１及び第２出力信号を生成する差動増幅器であって、
互いにソース端子が共通接続されており且つ夫々のゲート端子に前記第１及び第２入力信号が夫々供給される第１及び第２トランジスタと、
前記第１及び第２トランジスタ各々のソース端子に接続されている第１電流源と、
前記第１トランジスタに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、
前記第２トランジスタに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、
前記第１出力ライン上の電圧を前記第１出力信号として出力する第１出力負荷部と、
前記第２出力ライン上の電圧を前記第２出力信号として出力する第２出力負荷部と、
前記第１出力負荷部に並列に接続された第２電流源と、
前記第２出力負荷部に並列に接続された第３電流源と、を有し、
前記第１出力負荷部は、ゲート端子及びドレイン端子が共に前記第１出力ラインに接続された、前記第１トランジスタと同一導電型の第３トランジスタを含み、
前記第２出力負荷部は、ゲート端子及びドレイン端子が共に前記第２出力ラインに接続された、前記第２トランジスタと同一導電型の第４トランジスを含むことを特徴とする差動増幅器。

【請求項2】

前記第１出力負荷部は、前記第３トランジスタを含む、ゲート端子及びドレイン端子同士が接続されているトランジスタの複数が直列接続されてなる第１トランジスタ群を有し、
前記第２出力負荷部は、前記第４トランジスタを含む、ゲート端子及びドレイン端子同士が接続されているトランジスタの複数が直列接続されてなる第２トランジスタ群を有することを特徴とする請求項１記載の差動増幅器。

【請求項3】

差動信号形態の第１及び第２受信信号を直列接続された多段の差動増幅器によって順に増幅することにより振幅の上限及び下限を制限するリミッタと、前記多段の差動増幅器各々から出力された差動信号形態の第１及び第２増幅信号に基づいて受信信号の信号強度を対数値で表す受信信号強度検出信号を得る受信信号強度検出回路と、を含む半導体装置であって、
前記差動増幅器の各々は、互いにソース端子が共通接続されており且つ夫々のゲート端子に差動信号形態の第１及び第２の信号が夫々供給される第１及び第２トランジスタと、
前記第１及び第２トランジスタ各々のソース端子に接続されている第１電流源と、
前記第１トランジスタに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、
前記第２トランジスタに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、
前記第１出力ライン上の電圧を前記第１出力信号として出力する第１出力負荷部と、
前記第２出力ライン上の電圧を前記第２出力信号として出力する第２出力負荷部と、
前記第１出力負荷部に並列に接続された第２電流源と、
前記第２出力負荷部に並列に接続された第３電流源と、を有し、
前記第１出力負荷部は、ゲート端子及びドレイン端子が共に前記第１出力ラインに接続された、前記第１トランジスタと同一導電型の第３トランジスタを含み、
前記第２出力負荷部は、ゲート端子及びドレイン端子が共に前記第２出力ラインに接続された、前記第２トランジスタと同一導電型の第４トランジスを含むことを特徴とする半導体装置。

【請求項4】

前記第１出力負荷部は、前記第３トランジスタを含む、ゲート端子及びドレイン端子同士が接続されているトランジスタの複数が直列接続されてなる第１トランジスタ群を有し、
前記第２出力負荷部は、前記第４トランジスタを含む、ゲート端子及びドレイン端子同士が接続されているトランジスタの複数が直列接続されてなる第２トランジスタ群を有することを特徴とする請求項３記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅器、特に差動信号形態の入力信号を増幅して差動信号形態の出力信号を得る差動増幅器、及びかかる差動増幅器が形成されている半導体装置に関する。

【背景技術】

【0002】

差動増幅器として、電流源によって生成された電流を第１及び第２の入力信号の大小比率で分割して第１及び第２ラインに夫々流す差動対と、第１及び第２ラインに夫々流れ込む電流と同一電流を第１及び第２の出力負荷抵抗を夫々介して流す第１及び第２のカレントミラー回路と、を備えたものが提案されている（例えば、特許文献１の図１９参照）。

【0003】

このような差動増幅器の利得は、上記した差動対を担うＭＯＳ（Metal Oxide Semiconductor)トランジスタの相互コンダクタンスと、出力負荷抵抗の抵抗値との積によって決定される。ここで、かかる差動増幅器を半導体集積チップで構築すると、製造プロセス、温度、電源電圧の変動に伴い各素子の特性にバラツキが生じる。特に、互いに構造が異なるＭＯＳトランジスタ及び出力負荷抵抗では、夫々異なる方向及び大きさにて素子特性の変動が生じる。よって、上記したＭＯＳトランジスタの相互コンダクタンスと、出力負荷抵抗の抵抗値とのバラツキ度合いに相関が無いことから、両者の積によって決定する差動増幅器の利得は、製造プロセス、温度、電源電圧の変動に伴い大幅にばらついてしまうという問題があった。更に、上記した出力負荷抵抗の如き抵抗素子を半導体集積チップで形成するとその抵抗値に応じた面積が占有されてしまう為、差動増幅器全体の装置規模が大規模化してしまうという問題があった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１９９８８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、装置の小規模化且つ利得のバラツキを抑制させることが可能な差動増幅器及びこの差動増幅器が形成されている半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る差動増幅器は、差動信号形態の第１及び第２入力信号を増幅して差動信号形態の第１及び第２出力信号を生成する差動増幅器であって、互いにソース端子が共通接続されており且つ夫々のゲート端子に前記第１及び第２入力信号が夫々供給される第１及び第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に接続されている第１電流源と、前記第１トランジスタに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２トランジスタに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、前記第１出力ライン上の電圧を前記第１出力信号として出力する第１出力負荷部と、前記第２出力ライン上の電圧を前記第２出力信号として出力する第２出力負荷部と、前記第１出力負荷部に並列に接続された第２電流源と、前記第２出力負荷部に並列に接続された第３電流源と、を有し、前記第１出力負荷部は、ゲート端子及びドレイン端子が共に前記第１出力ラインに接続された、前記第１トランジスタと同一導電型の第３トランジスタを含み、前記第２出力負荷部は、ゲート端子及びドレイン端子が共に前記第２出力ラインに接続された、前記第２トランジスタと同一導電型の第４トランジスを含む。

【0007】

また、本発明に係る半導体装置は、差動信号形態の第１及び第２受信信号を直列接続された多段の差動増幅器によって順に増幅することにより振幅の上限及び下限を制限するリミッタと、前記多段の差動増幅器各々から出力された差動信号形態の第１及び第２増幅信号に基づいて受信信号の信号強度を対数値で表す受信信号強度検出信号を得る受信信号強度検出回路と、を含む半導体装置であって、前記差動増幅器の各々は、互いにソース端子が共通接続されており且つ夫々のゲート端子に差動信号形態の第１及び第２の信号が夫々供給される第１及び第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に接続されている第１電流源と、前記第１トランジスタに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２トランジスタに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、前記第１出力ライン上の電圧を前記第１出力信号として出力する第１出力負荷部と、前記第２出力ライン上の電圧を前記第２出力信号として出力する第２出力負荷部と、前記第１出力負荷部に並列に接続された第２電流源と、前記第２出力負荷部に並列に接続された第３電流源と、を有し、前記第１出力負荷部は、ゲート端子及びドレイン端子が共に前記第１出力ラインに接続された、前記第１トランジスタと同一導電型の第３トランジスタを含み、前記第２出力負荷部は、ゲート端子及びドレイン端子が共に前記第２出力ラインに接続された、前記第２トランジスタと同一導電型の第４トランジスを含む。

【発明の効果】

【0008】

本発明に係る差動増幅器は、差動入力部を担う第１及び第２トランジスタに流れる電流に対応した第１及び第２出力電流を第１及び第２出力ラインに夫々流し、かかる第１及び第２出力電流を以下の如き第１及び第２出力負荷部にて電圧に変換することにより、差動信号形態の第１及び第２出力信号を生成する。つまり、第１出力負荷として、ゲート端子及びドレイン端子が共に第１出力ラインに接続されており且つ第１トランジスタと同一導電型の第３トランジスタを設け、第２出力負荷部として、ゲート端子及びドレイン端子が共に第２出力ラインに接続されており且つ上記第２トランジスタと同一導電型の第４トランジスタを設けたのである。

【0009】

かかる構成によれば、第１〜第４トランジスタを、全て同一導電型（ｐチャネル又はｎチャネル）のトランジスタで構築することが可能となる。また、この差動増幅器の利得は、差動入力部を担う第１及び第２トランジスタの相互コンダクタンスと、出力負荷を担う第３及び第４トランジスタの相互コンダクタンスとの比で決定することになる。従って、製造上のバラツキ、或いは温度、電源電圧の変動に伴い、第１〜第４トランジスタの相互コンダクタンスにバラツキが生じていても、差動入力部を担う第１及び第２トランジスタの相互コンダクタンスと、出力負荷を担う第３及び第４トランジスタの相互コンダクタンスとの比は略一定となるので、利得のバラツキが抑制される。

【0010】

更に、本発明に係る差動増幅器によれば、電流源を含む全ての素子をＭＯＳ型のトランジスタで構築することができるので、抵抗又はコンデンサ等の比較的、半導体チップの占有面積が大となる素子が含まれるものに比して、小規模化を図ることが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明に係る差動増幅器としての第１の実施例を示す回路図である。

【図2】図１に示す差動増幅器の変形例を示す回路図である。

【図3】本発明に係る差動増幅器としての第２の実施例を示す回路図である。

【図4】図３に示す差動増幅器の変形例を示す回路図である。

【図5】本発明に係る差動増幅器としての第３の実施例を示す回路図である。

【図6】図５に示す差動増幅器の変形例を示す回路図である。

【図7】本発明に係る差動増幅器としての第４の実施例を示す回路図である。

【図8】図７に示す差動増幅器の変形例を示す回路図である。

【図9】本発明に係る差動増幅器としての第５の実施例を示す回路図である。

【図10】図９に示す差動増幅器の変形例を示す回路図である。

【図11】本発明に係る差動増幅器としての第６の実施例を示す回路図である。

【図12】図１１に示す差動増幅器の変形例を示す回路図である。

【図13】本発明に係る差動増幅器を含む無線通信装置の概略構成を示すブロック図である。

【図14】図１３に示すリミッタ６及びＲＳＳＩ回路８の内部構成を示す回路図である。

【発明を実施するための形態】

【0012】

本発明に係る差動増幅器は、互いにソース端子が共通接続されており且つ夫々のゲート端子に差動信号形態の第１及び第２入力信号（Ｖ_IP、Ｖ_IN）が夫々供給される第１及び第２トランジスタ（１１、１２、２１、２２）と、これら第１及び第２トランジスタ各々のソース端子に接続されている第１電流源（１９、２９）との他に、以下の第１及び第２カレントミラー部、並びに出力負荷部を有する。第１カレントミラー部（ＣＭ１）は、第１トランジスタ（１１、２１）に流れる電流に対応した第１出力電流を第１出力ライン（Ｌ_OP）に流す。第２カレントミラー部（ＣＭ２）は、第２トランジスタ（１２、２２）に流れる電流に対応した第２出力電流を第２出力ライン（Ｌ_ON）に流す。第１出力負荷部は第１出力ライン上の電圧を第１出力信号（Ｖ_OP）、第２出力負荷部は第２出力ライン上の電圧を第２出力信号（Ｖ_ON）として差動信号形態で出力する。この際、第１出力負荷部は、ゲート端子及びドレイン端子が共に第１出力ラインに接続されており且つ上記第１トランジスタと同一導電型の第３トランジスタ（１３、２３）を含み、第２出力負荷部は、ゲート端子及びドレイン端子が共に第２出力ラインに接続されており且つ上記第２トランジスタと同一導電型の第４トランジスタ（１４、２４）を含む。

【実施例】

【0013】

図１は、本発明に係る差動増幅器１００の第１の実施例としての回路を示す回路図である。

【0014】

図１に示す差動増幅器１００は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ１１〜１４と、ｐチャネルＭＯＳ型のトランジスタ１５〜１８と、電流源１９と、からなる。尚、上記トランジスタ１１及び１２は差動増幅器１００としての差動入力部を担い、上記トランジスタ１１と同一導電型のトランジスタ１３及びトランジスタ１２と同一導電型のトランジスタ１４は出力負荷を担う。また、トランジスタ１５及び１６は第１カレントミラー部ＣＭ１、トランジスタ１７及び１８は第２カレントミラー部ＣＭ２を夫々担う。

【0015】

差動入力部を担うトランジスタ１１のゲート端子には、非反転入力信号Ｖ_IPが供給されており、そのソース端子は、電流源１９の一端及びトランジスタ１２のソース端子に接続されている。トランジスタ１１のドレイン端子はラインＬ１を介して、トランジスタ１５のドレイン端子と、トランジスタ１５及び１６各々のゲート端子とに接続されている。トランジスタ１５及び１６各々のソース端子には、高電位側の第１電源電圧として、電源電圧ＶＤＤが印加されている。トランジスタ１６のドレイン端子は、第１の出力ラインＬ_OPを介してトランジスタ１３のドレイン端子及びゲート端子に接続されている。すなわち、出力負荷としてのトランジスタ１３はダイオード接続された状態となっている。トランジスタ１３のソース端子は、電流源１９の他端、及びトランジスタ１４のソース端子に接続されている。また、これら電流源１９の他端、トランジスタ１３及び１４各々のソース端子には、上記した第１電源電圧よりも低い低電位側の第２電源電圧として、電源電圧ＶＳＳが印加されている。かかる構成により、出力ラインＬ_OP上の電圧が、差動増幅器１００の非反転出力信号Ｖ_OPとして出力される。

【0016】

差動入力部を担うトランジスタ１２のゲート端子には、反転入力信号Ｖ_INが供給されており、そのソース端子は、電流源１９の一端及びトランジスタ１１のソース端子に接続されている。すなわち、差動入力部を担うトランジスタ１１及び１２のソース端子同士が共通に接続されている。トランジスタ１２のドレイン端子はラインＬ２を介して、トランジスタ１７のドレイン端子と、トランジスタ１７及び１８各々のゲート端子とに接続されている。トランジスタ１７及び１８各々のソース端子には、上記した電源電圧ＶＤＤが印加されている。トランジスタ１８のドレイン端子は、第２の出力ラインＬ_ONを介してトランジスタ１４のドレイン端子及びゲート端子に接続されている。すなわち、出力負荷としてのトランジスタ１４はダイオード接続された状態となっている。かかる構成により、出力ラインＬ_ON上の電圧が、差動増幅器１００の反転出力信号Ｖ_ONとして出力される。

【0017】

以下に、図１に示す差動増幅器１００の動作について説明する。

【0018】

差動入力部としてのトランジスタ１１及び１２は、夫々に入力された非反転入力信号Ｖ_IP及び反転入力信号Ｖ_INの電圧に対応した電流Ｉ₁及びＩ₂をラインＬ１及びＬ２に夫々流す。尚、電流Ｉ₁と電流Ｉ₂との合計電流は、電流源１９で生成される電流Ｉ₀となる。カレントミラー部ＣＭ１は、ラインＬ１に流れ込む電流Ｉ₁に対応した第１出力電流を、出力ラインＬ_OPを介して出力負荷としてのトランジスタ１３に送出する。これにより、出力ラインＬ_OP上には、電流Ｉ₁に対応した電圧を有する非反転出力信号Ｖ_OPが生成される。一方、カレントミラー部ＣＭ２は、ラインＬ２に流れ込む電流Ｉ₂に対応した第２出力電流を、出力ラインＬ_ONを介して出力負荷としてのトランジスタ１４に送出する。これにより、出力ラインＬ_ON上には、電流Ｉ₂に対応した電圧を有する反転出力信号Ｖ_ONが生成される。

【0019】

上記した動作により、差動増幅器１００は、差動信号形態の第１及び第２の入力信号（Ｖ_IP、Ｖ_IN）の電圧を、以下の利得Ａ_Vで増幅した差動信号形態の第１及び第２の出力信号（Ｖ_OP、Ｖ_ON）を出力する。
Ａ_V＝ｇ_m／ｇ_mls
ｇ_m：差動入力部（トランジスタ１１、１２）の相互コンダクタンス
ｇ_mls：出力負荷（トランジスタ１３、１４）の相互コンダクタンス

【0020】

つまり、差動増幅器１００の利得Ａ_Vは、互いに同一構造、つまり全て同一導電型（ｎチャネル型）のＭＯＳトランジスタであるトランジスタ１１〜１４の相互コンダクタンスの比で決まる。

【0021】

この際、互いに同一構造のトランジスタに対しては、夫々の相互コンダクタンス同士のバラツキの方向性（増加又は減少傾向）及びそのバラツキ量を、半導体チップ内での配置によって均一化させることが可能である。

【0022】

従って、図１に示す差動増幅器１００によれば、例え製造上のバラツキ、或いは温度、電源電圧の変動に伴い、差動入力部（トランジスタ１１、１２）及び出力負荷（トランジスタ１３、１４）の相互コンダクタンスにバラツキが生じても、差動増幅器１００の利得Ａ_Vは両者の比で決定する為、利得Ａ_Vのバラツキを抑制することが可能となる。

【0023】

更に、図１に示す差動増幅器１００によれば、電流源１９を含む全ての素子をＭＯＳ型のトランジスタで構築することができるので、抵抗又はコンデンサ等の比較的、半導体チップの占有面積が大となる素子が含まれるものに比して、小規模化を図ることが可能となる。

【0024】

尚、上記実施例では、差動入力部及び出力負荷としてのトランジスタ１１〜１４を全てｎチャネルＭＯＳ型としているが、これらを全てｐチャネルＭＯＳ型のトランジスタで構築するようにしても良い。

【0025】

図２は、かかる点に鑑みて為された、図１に示される差動増幅器１００の変形例を示す回路図である。

【0026】

図２において、ｐチャネルＭＯＳ型のトランジスタ２１及び２２は差動増幅器１００としての差動入力部を担い、かかるトランジスタ２１と同一導電型（ｐチャネル型）のトランジスタ２３及びトランジスタ２２と同一導電型（ｐチャネル型）のトランジスタ２４は出力負荷を担う。また、トランジスタ２５及び２６は第１カレントミラー部ＣＭ１、トランジスタ２７及び２８は第２カレントミラー部ＣＭ２を夫々担う。

【0027】

差動入力部を担うトランジスタ２１のゲート端子には、非反転入力信号Ｖ_IPが供給されており、そのソース端子は、電流源２９の一端及びトランジスタ２２のソース端子に接続されている。トランジスタ２１のドレイン端子はラインＬ１を介して、トランジスタ２５のドレイン端子と、トランジスタ２５及び２６各々のゲート端子とに接続されている。トランジスタ２５及び２６各々のソース端子には、低電位側の第２電源電圧として、電源電圧ＶＳＳが印加されている。トランジスタ２６のドレイン端子は、第１の出力ラインＬ_OPを介してトランジスタ２３のドレイン端子及びゲート端子に接続されている。すなわち、出力負荷としてのトランジスタ２３はダイオード接続された状態となっている。トランジスタ２３のソース端子は、電流源２９の他端、及びトランジスタ２４のソース端子に接続されている。また、これら電流源２９の他端、トランジスタ２３及び２４各々のソース端子には、上記した第２電源電圧よりも高い高電位側の第１電源電圧として、電源電圧ＶＤＤが印加されている。かかる構成により、出力ラインＬ_OP上の電圧が、差動増幅器１００の非反転出力信号Ｖ_OPとして出力される。

【0028】

差動入力部を担うトランジスタ２２のゲート端子には、反転入力信号Ｖ_INが供給されており、そのソース端子は、電流源２９の一端及びトランジスタ２１のソース端子に接続されている。すなわち、差動入力部を担うトランジスタ２１及び２２のソース端子同士が共通に接続されている。トランジスタ２２のドレイン端子はラインＬ２を介して、トランジスタ２７のドレイン端子と、トランジスタ２７及び２８各々のゲート端子とに接続されている。トランジスタ２７及び２８各々のソース端子には、上記した電源電圧ＶＳＳが印加されている。トランジスタ２８のドレイン端子は、第２の出力ラインＬ_ONを介してトランジスタ２４のドレイン端子及びゲート端子に接続されている。すなわち、出力負荷としてのトランジスタ２４はダイオード接続された状態となっている。かかる構成により、出力ラインＬ_ON上の電圧が、差動増幅器１００の反転出力信号Ｖ_ONとして出力される。

【0029】

要するに、本発明の第１の実施例による差動増幅器は、互いにソース端子が共通接続されており且つ夫々のゲート端子に差動信号形態の第１及び第２入力信号（Ｖ_IP、Ｖ_IN）が夫々供給される第１及び第２トランジスタ（１１、１２、２１、２２）と、第１及び第２トランジスタ各々のソース端子に接続されている第１電流源（１９、２９）と共に、以下の第１及び第２カレントミラー部と、第１及び第２出力負荷部とを有するものである。つまり、第１カレントミラー部（ＣＭ１）は、第１トランジスタ（１１、２１）に流れる電流に対応した第１出力電流を第１出力ライン（Ｌ_OP）に流す。第２カレントミラー部（ＣＭ２）は、第２トランジスタ（１２、２２）に流れる電流に対応した第２出力電流を第２出力ライン（Ｌ_ON）に流す。第１出力負荷部は、第１出力ライン上の電圧を第１出力信号、第２出力負荷部は第２出力ライン上の電圧を第２出力信号として差動形態信号（Ｖ_OP、Ｖ_ON）として出力する。この際、第１出力負荷部は、ゲート端子及びドレイン端子が共に第１出力ラインに接続されている第３トランジスタ（１３、２３）を含み、第２負荷部は、ゲート端子及びドレイン端子が共に第２出力ラインに接続されている第４トランジスタ（１４、２４）を含むものである。

【0030】

かかる差動増幅器によれば、上記した第１〜第４トランジスタを全て同一導電型のチャネル（ｐチャネル又はｎチャネル）のトランジスタで構築することが可能となる。更に、この差動増幅器の利得は、差動入力部を担う第１及び第２トランジスタの相互コンダクタンスと、出力負荷を担う第３及び第４トランジスタの相互コンダクタンスとの比で決定することになる。従って、製造上のバラツキ、或いは温度、電源電圧の変動に伴い、第１〜第４トランジスタの相互コンダクタンスにバラツキが生じていても、差動入力部を担う第１及び第２トランジスタの相互コンダクタンスと、出力負荷を担う第３及び第４トランジスタの相互コンダクタンスとの比は略一定となるので、利得のバラツキが抑制される。

【0031】

更に、本発明に係る差動増幅器によれば、電流源を含む全ての素子をＭＯＳ型のトランジスタで構築することができるので、抵抗又はコンデンサ等の比較的、半導体チップの占有面積が大となる素子が含まれるものに比して、小規模化を図ることが可能となる。

【0032】

また、図１又は図２に示す差動増幅器１００において、出力負荷となるトランジスタ（１３、１４、２３、２４）の各々と並列に、新たな電流源を接続するようにしても良い。

【0033】

図３及び図４は、かかる点に鑑みて為された、差動増幅器１００としての第２の実施例を示す回路図である。

【0034】

尚、図３に示す差動増幅器１００では、図１に示す構成に電流源３１及び３２を付加し、トランジスタ１３のドレイン端子及びソース端子に電流源３１の一端及び他端を夫々接続すると共に、トランジスタ１４のドレイン端子及びソース端子に電流源３２の一端及び他端を夫々接続する点を除く他の構成は、図１に示されるものと同一である。すなわち、電源電圧ＶＳＳと出力ラインＬ_OPとの間に電流源３１の一端及び他端が夫々接続されると共に、電源電圧ＶＳＳと出力ラインＬ_ONとの間に、電流源３２の一端及び他端が夫々接続される。

【0035】

よって、図３に示す差動増幅器１００によれば、出力ラインＬ_OPに流れる電流を電圧に変換する出力負荷は互いに並列接続されたトランジスタ１３及び電流源３１となる。また、出力ラインＬ_ONに流れる電流を電圧に変換する出力負荷は互いに並列接続されたトランジスタ１４及び電流源３２となる。

【0036】

図４に示す差動増幅器１００では、図２に示す構成に電流源３１ａ及び３２ａを付加し、出力負荷としてのトランジスタ２３のドレイン端子及びソース端子に電流源３１ａの一端及び他端を夫々接続すると共に、トランジスタ２４のドレイン端子及びソース端子に電流源３２ａの一端及び他端を夫々接続する点を除く他の構成は、図２に示すものと同一である。すなわち、電源電圧ＶＤＤと出力ラインＬ_OPとの間に電流源３１ａの一端及び他端が夫々接続されると共に、電源電圧ＶＤＤと出力ラインＬ_ONとの間に、電流源３２ａの一端及び他端が夫々接続される。

【0037】

よって、図４に示す差動増幅器１００によれば、出力ラインＬ_OPに流れる電流を電圧に変換する出力負荷は、互いに並列接続されたトランジスタ２３及び電流源３１ａとなる。また、出力ラインＬ_ONに流れる電流を電圧に変換する出力負荷は、互いに並列接続されたトランジスタ２４及び電流源３２ａとなる。

【0038】

ここで、カレントミラー部の差動入力部側では、差動入力部の電流源（１９、２９）から流れる電流によりその動作点電圧が決まる。この動作点電圧に基づき、カレントミラー部の出力側は出力ライン（Ｌ_OP、Ｌ_ON）を介して、ダイオード接続された出力負荷としてのトランジスタ（１３、１４、２３、２４）に電流を流す。よって、その電流から出力の動作点電圧が決まる。かかる動作点電圧に応じて、ＭＯＳトランジスタとしての動作領域が決まり、この動作領域からトランジスタの特性(相互コンダクタンス)が決定している。この際、差動増幅器１００では、トランジスタの相互コンダクタンス比から利得が決まる為、動作点がトランジスタの動作領域を遷移すると利得にずれが生じてくる。トランジスタの動作領域を決める動作点電圧は、入力信号（Ｖ_IP、Ｖ_IN）の振幅が大きくなれば、それに応じて大きく変化する。そのため、入力信号の振幅が素子の動作領域を遷移させるほど大きくなると、利得が不安定になる虞が生じる。図１又は図２に示す差動増幅器１００では、入力信号の振幅の大きさが、ダイオード接続されたトランジスタに流れる電流の変動幅に直結する。このダイオード接続されたトランジスタは流れる電流の変動幅が大きくなると、想定した飽和領域から線形領域に遷移してしまう場合があり、この際、相互コンダクタンスが変動してしまう。さらに変動幅が大きくなって、飽和領域から遮断領域まで遷移してしまうと、遮断領域では相互コンダクタンスが桁違いに変わる為、利得だけでなく増幅動作自体が不安定になる虞が生じる。

【0039】

しかしながら、図３又は図４に示す差動増幅器１００では、カレントミラー部（ＣＭ１、ＣＭ２）の動作によって出力ライン（Ｌ_OP、Ｌ_ON）に流れこむ電流は、出力負荷としてダイオード接続されたトランジスタ（１３、１４、２３、２４）と、電流源(３１、３１ａ、３２、３２ａ)と、に分散して流れ込むことになる。つまり、出力ラインに流れる電流の変動分も、ダイオード接続されたトランジスタと、電流源と、に分散することになる。

【0040】

よって、図３又は図４に示す差動増幅器１００によれば、ダイオード接続されたトランジスタに流れる電流の変動幅が軽減される為、図１又は図２に示す差動増幅器１００に比して、大振幅の非反転入力信号Ｖ_IP及び反転入力信号Ｖ_INに対する利得及び増幅動作の不安定さが軽減される。換言すると、図３又は図４に示す差動増幅器１００によれば、大振幅の非反転入力信号Ｖ_IP及び反転入力信号Ｖ_INを受け付けることが可能となるのである。

【0041】

尚、図３又は図４に示す差動増幅器１００によると、出力負荷が１／(ｇ_mls＋１／ｒ_o)となり、その利得Ａ_Vは、
Ａ_V＝ｇ_m／(ｇ_mls＋１／ｒ_o)
ｇ_m：差動入力部（トランジスタ１１、１２、２１、２２）の相互コンダクタンス
ｇ_mls：トランジスタ１３、１４、２３、２４の相互コンダクタンス
ｒ_o：電流源３１、３１ａ、３２、３２ａの出力インピーダンス
となる。

【0042】

この際、利得Ａ_Vは相互コンダクタンスの比からずれることになるがトランジスタ１３、１４、２３、２４の相互コンダクタンスｇ_mlsに比べて１／ｒ_oを十分に小さくすることができるので、このずれは極力小さくすることが可能である。

【0043】

尚、図３又は図４に示す差動増幅器１００では電流源（３１、３１ａ、３２、３２ａ）を、出力負荷となるトランジスタ（１３、１４、２３、２４）の各々と並列に接続するようにしているが、これをカレントミラー部ＣＭ１及びＣＭ２の各々に並列に接続するようにしても良い。

【0044】

図５及び図６は、かかる点に鑑みて為された、差動増幅器１００としての第３の実施例を示す回路図である。

【0045】

図５に示す差動増幅器１００では、電流源を並列接続する対象を、出力負荷としてのトランジスタ１３及び１４から、第１カレントミラー部ＣＭ１の出力側、及び第２カレントミラー部ＣＭ２の出力側に夫々変更した点を除く他の構成は、図３に示すものと同一である。図５に示す差動増幅器１００では、電源電圧ＶＤＤと出力ラインＬ_OPとの間に電流源３１ｂの一端及び他端が夫々接続されると共に、電源電圧ＶＤＤと出力ラインＬ_ONとの間に電流源３２ｂの一端及び他端が夫々接続されたものとなる。

【0046】

また、図６に示す差動増幅器１００では、電流源を並列接続する対象を、出力負荷としてのトランジスタ２３及び２４から、第１カレントミラー部ＣＭ１の出力側、及び第２カレントミラー部ＣＭ２の出力側に夫々変更した点を除く他の構成は、図４に示すものと同一である。図６に示す差動増幅器１００では、電源電圧ＶＳＳと出力ラインＬ_OPとの間に電流源３１ｃの一端及び他端が夫々接続されると共に、電源電圧ＶＳＳと出力ラインＬ_ONとの間に、電流源３２ｃの一端及び他端が夫々接続されたものとなる。

【0047】

図５及び図６に示す差動増幅器１００によれば、出力ラインＬ_OP及びＬ_ONには、入力信号（Ｖ_IP、Ｖ_IN）の振幅に対応した信号成分の他に、電流源（３１ｂ、３１ｃ）及び電流源（３２ｂ、３２ｃ）によって生成されたバイアス成分としての一定電流が流れる。これにより、かかる信号成分の変動に対して、ダイオード接続されたトランジスタ（１３、１４、２３、２４）に流れる電流変動分を抑制させることが可能となる。よって、図１〜図４に示す如き入力信号（Ｖ_IP、Ｖ_IN）の振幅に対応した信号成分だけが出力ラインＬ_OP及びＬ_ONに流れ込むような構成に比して、出力負荷となるトランジスタ（１３、１４、２３、２４）の動作領域の遷移が抑制され、動作領域から決まる相互コンダクタンスの変動が抑えられる。従って、図３及び図４に示す差動増幅器１００と同様に、大振幅の入力信号（Ｖ_IP、Ｖ_IN）に対する利得の安定化が図られると共に、図１及び図２に示す差動増幅器１００と同一な利得Ａ_V、つまり、
Ａ_V＝ｇ_m／ｇ_mls
ｇ_m：差動入力部（トランジスタ１１、１２、２１、２２）の相互コンダクタンス
ｇ_mls：出力負荷（トランジスタ１３、１４、２３、２４）の相互コンダクタンス
が得られる。

【0048】

尚、上記した図１〜図６に示す差動増幅器１００では、ダイオード接続された出力負荷用のトランジスタ（１３、１４、２３、２４）を各出力ライン（Ｌ_OP、Ｌ_ON）に１段分だけ設けるようにしているが、これをｎ段（ｎは２以上の整数）に亘って直列に接続したものを各出力ラインに設けるようにしても良い。

【0049】

図７及び図８は、かかる点に鑑みて為された、差動増幅器１００としての第４の実施例を示す回路図であり、図９及び図１０は第５の実施例を示す回路図であり、図１１及び図１２は第６の実施例を示す回路図である。

【0050】

尚、図７に示す差動増幅器１００は、図１に示すトランジスタ１３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１３₁〜１３_nを設けると共に、トランジスタ１４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１４₁〜１４_nを設けるようにした点を除く他の構成は、図１に示すものと同一である。

【0051】

又、図８に示す差動増幅器１００は、図２に示すトランジスタ２３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２３₁〜２３_nを設けると共に、トランジスタ２４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２４₁〜２４_nを設けるようにした点を除く他の構成は、図２に示すものと同一である。

【0052】

又、図９に示す差動増幅器１００は、図３に示すトランジスタ１３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１３₁〜１３_nを設けると共に、トランジスタ１４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１４₁〜１４_nを設けるようにした点を除く他の構成は、図３に示すものと同一である。この際、図９に示す構成では、電流源３１の一端及び他端に、上記した直列ｎ段のトランジスタ１３₁〜１３_nからなる第１トランジスタ群を並列に接続すると共に、電流源３２の一端及び他端に上記した直列ｎ段のトランジスタ１４₁〜１４_nからなる第２トランジスタ群を並列に接続する。すなわち、電源電圧ＶＳＳと出力ラインＬ_OPとの間に電流源３１の一端及び他端が夫々接続されると共に、電源電圧ＶＳＳと出力ラインＬ_ONとの間に、電流源３２の一端及び他端が夫々接続されるのである。

【0053】

又、図１０に示す差動増幅器１００は、図４に示すトランジスタ２３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２３₁〜２３_nを設けると共に、トランジスタ２４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２４₁〜２４_nを設けるようにした点を除く他の構成は、図４に示すものと同一である。この際、図１０に示す構成では、電流源３１ａの一端及び他端に、上記した直列ｎ段のトランジスタ２３₁〜２３_nからなる第１トランジスタ群を並列に接続すると共に、電流源３２ａの一端及び他端に上記した直列ｎ段のトランジスタ２４₁〜２４_nからなる第２トランジスタ群を並列に接続する。すなわち、電源電圧ＶＤＤと出力ラインＬ_OPとの間に電流源３１ａの一端及び他端が夫々接続されると共に、電源電圧ＶＤＤと出力ラインＬ_ONとの間に、電流源３２ａの一端及び他端が夫々接続されるのである。

【0054】

又、図１１に示す差動増幅器１００は、図５に示すトランジスタ１３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１３₁〜１３_nを設けると共に、トランジスタ１４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ１４₁〜１４_nを設けるようにした点を除く他の構成は、図５に示すものと同一である。

【0055】

又、図１２に示す差動増幅器１００は、図６に示すトランジスタ２３に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２３₁〜２３_nを設けると共に、トランジスタ２４に代えて、夫々がダイオード接続されている直列ｎ段のトランジスタ２４₁〜２４_nを設けるようにした点を除く他の構成は、図６に示すものと同一である。

【0056】

ここで、図７〜図１２に示す如き構成では、出力負荷トランジスタを直列に接続する段数によって、コモンモードの電圧を調整することができる。すなわち、差動入力部として用いるトランジスタが図７、図９又は図１１に示す如くｎチャネル型である場合には、出力負荷トランジスタを直列に接続する段数を増やすほど、つまり上記したｎが大きくなるほど、コモンモードの電圧が高くなる。一方、差動入力部として用いるトランジスタが図８、図１０又は図１２に示す如くｐチャネル型である場合には、出力負荷トランジスタを直列に接続する段数を増やすほど、コモンモードの電圧が低くなる。この際、上記した出力負荷トランジスタのチャネル長とチャネル幅を変更する、或いは出力負荷トランジスタに定常的に流す電流を変更することで、コモンモード電圧を微調整することができる。

【0057】

要するに、図７〜図１２に示す如き構成によれば、出力負荷トランジスタの直列段数により、差動増幅器１００のコモンモード電圧を所望の電圧に設定することが可能となる。

【0058】

図１３は、図１〜図１２に示す構成を有する差動増幅器１００が含まれている無線通信装置の概略構成を示すブロック図である。尚、かかる無線通信装置は、半導体装置としての半導体チップに形成されている以下の如き、アンプ１、ミキサ３、局部発振回路４、バンドパスフィルタ５、リミッタ６、復調器７、及び受信信号強度検出回路としてのＲＳＳＩ（Received Signal Strength Indication）回路８を含む。

【0059】

図１３において、アンプ１は、アンテナ２で受信された受信信号を増幅して増幅受信信号ＡＲを生成しこれをミキサ３に供給する。局部発振器４は、受信信号中のキャリア信号周波数とほぼ等しい所定周波数の局部発振信号Ｆを生成しこれをミキサ３に供給する。ミキサ３は、上記した増幅受信信号ＡＲと局部発振信号Ｆとを乗算し、これを周波数変換受信信号ＩＦとしてバンドパスフィルタ５に供給する。バンドパスフィルタ５は、周波数変換受信信号ＩＦ中の不要な周波数成分を除去ことにより、予め設定された周波数帯域の信号を抽出し、これを示す差動信号として、帯域制限受信信号ＬＦ_OP及びＬＦ_ONをリミッタ６に供給する。リミッタ６は、この差動信号形態の帯域制限受信信号ＬＦ_OP及びＬＦ_ONを増幅しつつ、その振幅上限側及び下限側にリミッタを掛けることにより波形整形を施した、差動信号形態の受信信号ＳＳ_OP及びＳＳ_ONを生成する。

【0060】

図１４は、かかるリミッタ６の内部構成を示す図である。

【0061】

図１４に示すように、リミッタ６は、夫々同一の利得Ａ_V（Ａ_V＞１）を有するＭ個（Ｍは２以上の整数）の差動増幅器１００₁〜１００_Mが直列に接続されてなるものである。尚、差動増幅器１００₁〜１００_Mの各々は、図１〜図１２に示す構成の内のいずれか１つの構成からなる。図１４に示す構成によれば、差動増幅器１００₁〜１００_M各々の出力信号の振幅レベルは、後段の差動増幅器１００ほど大となる。従って、帯域制限受信信号ＬＦ_OP及びＬＦ_ONの振幅レベルが大になるにつれ、後段の差動増幅器１００から順に出力信号の振幅レベルが飽和する。つまり、最終段の差動増幅器１００_Mが飽和した場合には、その後、帯域制限受信信号ＬＦ_OP及びＬＦ_ONの振幅レベルが更に増大しても夫々一定レベルの受信信号ＳＳ_OP及びＳＳ_ONが生成される。

【0062】

ここで、リミッタ６は、上記した受信信号ＳＳ_OP及びＳＳ_ONを復調器７に供給すると共に、差動増幅器１００₁〜１００_M各々から出力された差動増幅信号ＶＰ₁〜ＶＰ_M-1、ＶＮ₁〜ＶＮ_M-1を受信信号強度検出回路としてのＲＳＳＩ（Received Signal Strength Indication）回路８に供給する。復調器７は、受信信号ＳＳ_OP及びＳＳ_ONに対して所定の復調処理を施すことにより元のベースバンド信号を得てこれを出力する。

【0063】

ＲＳＳＩ回路８は、図１４に示すように、上記した差動増幅器１００₁〜１００_M-1各々に対応づけして設けられたピーク検出回路８０₁〜８０_M-1と、加算器８１とを含む。ピーク検出回路８０₁は、差動信号としての差動増幅信号ＶＰ₁及びＶＮ₁による振幅のピークレベルを検出し、これを振幅値ＶＦ₁として加算器８１に供給する。ピーク検出回路８０₂は、差動信号としての差動増幅信号ＶＰ₂及びＶＮ₂による振幅のピークレベルを検出し、これを振幅値ＶＦ₂として加算器８１に供給する。以下、同様にして、ピーク検出回路８０_Q［Ｑ：３〜（Ｍ−１）の整数］は、差動増幅信号ＶＰ_Q及びＶＮ_Qによる振幅のピークレベルを検出し、これを振幅値ＶＦ_Qとして加算器８１に供給する。加算器８１は、ピーク検出回路８０₁〜８０_M-1各々から供給された振幅値ＶＦ₁〜ＶＦ_M-1を全て加算したものを受信信号の強度を表す受信信号強度検出信号ＳＳＩとして出力する。つまり、受信信号強度検出信号ＳＳＩは、受信信号の振幅（信号強度）に応じて増減する信号となる。また、ＲＳＳＩ回路８内では、受信信号強度の増大に伴って後段の差動増幅器１００から順に出力信号が飽和することから、受信信号強度検出信号ＳＳＩは、受信信号の信号強度を区分的な線形近似による擬似的な対数値で表した信号となる。

【0064】

このように、ＲＳＳＩ回路８によれば、受信信号の信号強度を対数値で表す受信信号強度検出信号ＳＳＩが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出することが可能となる。

【0065】

ここで、ＲＳＳＩ回路８では、上述した如く、受信信号の信号強度を線形近似による擬似的な対数値で表すようにしている為、差動増幅器１００₁〜１００_M-1各々の利得Ａ_Vにバラツキが生じていると、線形近似に歪みが生じて受信信号強度検出信号ＳＳＩの精度が低下する。特に、図１４に示す如き、複数の差動増幅器が直列に接続された構成では、各差動増幅器の利得Ａ_Vのバラツキに伴う差動増幅信号（ＶＰ、ＶＮ）の誤差分が差動増幅器の直列段数分だけ累積されることになるので、差動増幅器１００の利得バラツキに伴う受信信号強度検出信号ＳＳＩの精度低下が顕著に表れてしまう。尚、差動増幅器１００の差動入力部を担うトランジスタ（１１、１２、２１、２２）、及び出力負荷を担うトランジスタ（１３、１４、２３、２４）の相互コンダクタンスには、製造上のバラツキ、或いは温度、電源電圧の変動の影響によりバラツキが生じている。

【0066】

しかしながら、図１〜図１２に示す内部構成によれば、差動増幅器１００の利得Ａ_Vは、差動入力部を担うトランジスタの相互コンダクタンスと、出力負荷トランジスタの相互コンダクタンスとの比で決定する為、例え差動増幅器１００₁〜１００_M-1各々の相互コンダクタンスにバラツキが生じていても各差動増幅器１００の利得Ａ_Vは均一化される。

【0067】

従って、複数の増幅器を直列に接続してなるリミッタの増幅器として、本発明に係る差動増幅器１００を採用すれば、製造上のバラツキ、或いは温度又は電源電圧の変動に拘わらずに、精度の高い受信信号強度検出を行うことが可能となる。

【符号の説明】

【0068】

１１〜１４、２５〜２８ ｎチャネルＭＯＳ型トランジスタ
２１〜２４、１５〜１８ ｐチャネルＭＯＳ型トランジスタ
１９、２９、３１、３２ 電流源
１００ 差動増幅器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】