特許 5879025 ホール素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5879025

(24)【登録日】2016年2月5日

(45)【発行日】2016年3月8日

(54)【発明の名称】ホール素子

(51)【国際特許分類】

   G01R 33/07 20060101AFI20160223BHJP

   H01L 43/06 20060101ALI20160223BHJP

【ＦＩ】

   G01R33/06 H

   H01L43/06 Z

【請求項の数】4

【全頁数】9

(21)【出願番号】特願2010-72175(P2010-72175)

(22)【出願日】2010年3月26日

(65)【公開番号】特開2011-203173(P2011-203173A)

(43)【公開日】2011年10月13日

【審査請求日】2013年1月22日

【審判番号】不服2014-26785(P2014-26785/J1)

【審判請求日】2014年12月26日

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】110001243

【氏名又は名称】特許業務法人 谷・阿部特許事務所

(74)【復代理人】

【識別番号】100115624

【弁理士】

【氏名又は名称】濱中 淳宏

(74)【復代理人】

【識別番号】100130524

【弁理士】

【氏名又は名称】藤田 英治

(72)【発明者】

【氏名】尾形 哲朗

(72)【発明者】

【氏名】渡辺 隆行

【合議体】

【審判長】 酒井 伸芳

【審判官】 清水 稔

【審判官】 中塚 直樹

(56)【参考文献】

【文献】 特開平６−１６４０１５（ＪＰ，Ａ）

【文献】 特開２００８−５１６３８（ＪＰ，Ａ）

【文献】 特開平９−２３１８８９（ＪＰ，Ａ）

【文献】 特開平３−２５２５７８（ＪＰ，Ａ）

【文献】 特開２００３−６５７９６（ＪＰ，Ａ）

【文献】 実開平２−７３７５１（ＪＰ，Ｕ）

【文献】 特開昭６３−６９２８５（ＪＰ，Ａ）

【文献】 特開昭６０−２６２４７７（ＪＰ，Ａ）

【文献】 欧州特許出願公開第００３５１０３（ＥＰ，Ａ１）

【文献】 米国特許第３８２３３５４（ＵＳ，Ａ）

【文献】 特開平１１−２６８３５（ＪＰ，Ａ）

【文献】 特開２０１１−１１１１３５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

G01R 33/06, H01L 43/06

(57)【特許請求の範囲】

【請求項1】

位置検出装置に用いられるホール素子であって、
前記ホール素子は、同一基板上に形成された第１のホール素子と第２のホール素子とを備え、
前記第１のホール素子と前記第２のホール素子は、前記同一基板上の同一平面に形成された共通の電源入力端子および共通のＧＮＤ端子に対してそれぞれ配線を介して接続され、
前記共通の電源入力端子および前記共通のＧＮＤ端子はともに、電極パッドであり、前記配線および前記電極パッドは、前記同一基板上の同一平面に電極パターンとして形成されており、
前記ホール素子を平面視したとき、
前記基板は長方形であり、
前記第１のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第１のホール素子へ入力された信号が流れる方向と、前記基板の長辺軸と、がなす角４５度であり、かつ
前記第１のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第１のホール素子へ入力された信号が流れる方向と、前記第２のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第２のホール素子へ入力された信号が流れる方向と、が直交していることを特徴とするホール素子。

【請求項2】

前記第１のホール素子と前記第２のホール素子とは、前記共通の電源入力端子および前記共通のＧＮＤ端子に対し並列に接続されることを特徴とする請求項１に記載のホール素子。

【請求項3】

前記第１のホール素子と前記第２のホール素子とは、化合物半導体から成ることを特徴とする請求項１または２に記載のホール素子。

【請求項4】

前記位置検出装置は、直線的に移動する磁石を備え、
前記第１のホール素子に前記共通の電源入力端子から信号が入力される方向は、前記第１のホール素子および前記第２のホール素子が形成される基板上の面において、前記磁石が移動する方向に沿った軸に対し反時計回りに４５度傾斜し、
前記第２のホール素子に前記共通の電源入力端子から信号が入力される方向は、前記第１のホール素子および前記第２のホール素子が形成される基板上の面において、前記磁石が移動する方向に沿った軸に対し時計回りに４５度傾斜していることを特徴とする請求項１ないし３の何れかに記載のホール素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、位置検出装置において使用されるホール素子に関し、具体的には１チップ内に２個のホール素子を形成されたホール素子に関する。

【背景技術】

【0002】

近年、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置において、ＣＣＤ等の撮像素子の多画素化、小型化に伴い、オートフォーカス用レンズやズーム用レンズの位置決め制御における数μｍオーダーの高い精度が要求されるようになってきている。これは、撮像素子が多画素化、小型化されるほど、レンズの位置決め誤差によるピントボケが目立ちやすくなることから、撮像装置としての性能を確保するために、高度なレンズの位置決め精度が必要とされるからである。また、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置の小型化に伴い、更なる位置検出装置の小型化が求められている。

【0003】

このような要求を満たすために、所定の等しいピッチで反転する磁極を交互に配置した直線状の多極磁石と、ホール素子などの磁気センサを複数用いることで、小型で高精度な位置検出装置を実現することができる。このような位置検出装置では、多極磁石の着磁ピッチをλとしたとき、（１／４＋ｍ）×λのギャップを隔てて２個の磁気センサを配置する。ここで、ｍは０以上の整数である。多極磁石を移動させることにより、２個の磁気センサのうちの一方から正弦波出力、他方から余弦波出力を得て、その値を演算することにより位置を検出できることが、特許文献１に記載されている。

【0004】

上記の位置検出装置では、位置検出精度を向上させるために、様々な演算や回路を用いて、正弦波出力と余弦波出力の振幅を同じにし、正弦波出力と余弦波出力の電気角位相差を正確に９０°にするということが知られている。

【0005】

また、磁気センサとしてホール素子を２個使用した位置検出装置は、特許文献２に記載されている。かかる発明の技術的特徴を利用した実際の製品として、旭化成エレクトロニクス製のＨＱ−０２２１やＨＱ−０２２２等を挙げることができる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００４−０１２７４５号公報

【特許文献2】特開２００８−０７６１９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１、２に見られるように、従来の位置検出装置では、２個のホール素子をそれぞれ別のチップ内に形成していた。従って、２チップを使用しているため、コストが高く、パッケージを小さくできないという問題があった。

【0008】

また、２個のホール素子を用いて位置検出を行う場合、図１Ａに示すように、２個のホール素子の入力端子を共通とし、出力端子を各々取り出して６端子としていた。そのため、１チップから１個のホール素子を取得するような従来のチップを使用すると、２個のホール素子間の接続は、ワイヤー８本を用いてリードフレーム上で配線して６端子とする必要があった。あるいは、図１Ｂに示すように、８端子として、外部の配線で入力を共通とする必要があった。いずれの場合も、８本のワイヤーを必要とする。

【0009】

さらに、それぞれのチップを配置する際に位置ばらつきによる検出精度の悪化もあった。例えば、ダイボンドによる位置ずれとして、数１０μｍオーダーの位置ばらつきが生じる問題があった。

【課題を解決するための手段】

【0010】

本発明は、位置検出装置に用いられるホール素子であって、ホール素子は、同一基板上に形成された第１のホール素子と第２のホール素子とを備え、第１のホール素子と第２のホール素子は、前記基板上の同一平面に形成された共通の電源入力端子および共通のＧＮＤ端子に対してそれぞれ配線を介して接続され、前記共通の電源入力端子および前記共通のＧＮＤ端子はともに、電極パッドであり、前記配線および前記電極パッドは、前記同一基板上の同一平面に電極パターンとして形成されており、前記ホール素子を平面視したとき、前記基板は長方形であり、前記第１のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第１のホール素子へ入力された信号が流れる方向と、前記基板の長辺軸と、がなす角４５度であり、かつ前記第１のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第１のホール素子へ入力された信号が流れる方向と、前記第２のホール素子に前記電源入力端子が接続される領域と前記ＧＮＤ端子が接続される領域とを結ぶ線分であって第２のホール素子へ入力された信号が流れる方向と、が直交していることを特徴とする。

【0011】

本発明の一実施形態において、第１のホール素子と第２のホール素子とは、共通の電源入力端子および共通のＧＮＤ端子に対し並列に接続される。

【0012】

本発明の一実施形態において、第１のホール素子と第２のホール素子とは、化合物半導体から成る。

【0013】

本発明の一実施形態において、位置検出装置は、直線的に移動する磁石を備え、第１のホール素子に共通の電源入力端子から信号が入力される方向は、第１のホール素子および第２のホール素子が形成される基板上の面において、磁石が移動する方向に沿った軸に対し反時計回りに４５度傾斜し、第２のホール素子に共通の電源入力端子から信号が入力される方向は、第１のホール素子および第２のホール素子が形成される基板上の面において、磁石が移動する方向に沿った軸に対し時計回りに４５度傾斜している。

【発明の効果】

【0014】

本発明により、２個のホール素子を１チップ内に形成し、後述する適正なレイアウトによって、チップサイズを縮小することができるので、パッケージサイズを小さくすることができる。

【0015】

さらに、２個のホール素子の配置に関して、従来の２個のホール素子が別々に形成された２個のチップでは、組立時のダイボンドによる位置ばらつきがホール素子間のギャップ精度を悪化させていたのに対し、本発明では、２個のホール素子をリソグラフィーにより同一チップに同時に形成するので、従来の２個のチップで見られるようなホール素子間のギャップ精度悪化の問題を解消することができる。

【図面の簡単な説明】

【0016】

【図1】図１Ａおよび図１Ｂは、従来技術の実施例に係るホール素子を接続する配線図である。

【図2】図２Ａおよび図２Ｂは、本発明に係る２個のホール素子を用いた位置検出方法を示す概念図である。

【図3】本発明の一実施例に係る位置検出装置用ホール素子の平面図である。

【図4】従来技術の実施例に係る位置検出装置用ホール素子の平面図である。

【図5】本発明の一実施例に係る位置検出装置用ホール素子の製造プロセスを示す図である。

【図6】本発明の別の実施例に係る位置検出装置用ホール素子の平面図である。

【発明を実施するための形態】

【0017】

以下、図面を参照しながら本発明の実施形態を詳細に説明する。

【0018】

図２Ａは、位置検出装置における多極磁石２３と２個のホール素子（２１、２２）の一配置例を示す図である。位置検出装置は、第１のホール素子２１と、第２のホール素子２２と、直線状の多極磁石２３とから構成され、直線状の多極磁石２３は、所定の等しいピッチで磁極を交互に反転して配置される。λは磁極の着磁ピッチ、ｄは第１のホール素子２１と第２のホール素子２２との間のギャップを表す。特許文献１に記載の位置検出装置では、ｄ＝（１／４＋ｍ）×λの距離を隔てて２個の磁電変換素子が配置されている（ここで、ｍは０以上の整数）。図２Ａには、ｍ＝０のとき、即ちｄ＝１／４×λのときの配置が示されている。

【0019】

ここで、多極磁石２３が移動する方向をＸ軸、多極磁石２３の着磁面に垂直な方向をＺ軸、Ｘ軸およびＺ軸に垂直な軸をＹ軸と定義する。以後の図面においても、この座標の定義は共通のものとする。

【0020】

このような配置で多極磁石２３をＸ軸方向に移動させることにより、例えば、第１のホール素子２１から正弦波出力、第２のホール素子２２から余弦波出力を得て、その値を用いて演算することにより位置を検出することができる。

【0021】

図２Ｂは、位置検出装置における磁極数が２である磁石２４と２個のホール素子（２１、２２）の一配置例を示す図である。この位置検出装置は、第１のホール素子２１と、第２のホール素子２２と、磁極数が２である磁石２４とから構成される。図２Ｂにおいて、実線矢印は、磁石２４が移動する方向を表し、破線矢印は、磁界を表す。

【0022】

図２Ａおよび図２Ｂに示すような磁石とホール素子との配置で磁石をＸ軸方向に移動させ、２個のホール素子から得られる出力電圧を演算することで、磁石に対する相対的な位置を検出することができる。

【0023】

本発明に係るホール素子は、２個のホール素子が精度よく配置されており、決められた短い着磁ピッチλの多極磁石との組合せにおいて、特に効果を発揮する。

【0024】

なお、図２Ａにおいては、隣り合うＮ極とＮ極とのピッチを着磁ピッチλとしているが、これはホール素子がＮ極とＳ極とを判別可能であるからであり、異方性磁気抵抗素子などのＮ極とＳ極が判別できない磁気センサでは、隣り合うＮ極とＳ極とのピッチを着磁ピッチλとすることは言うまでも無い。

【0025】

本発明においては、２個のホール素子（２１、２２）を１チップ内に形成する。これにより、第１のホール素子２１と第２のホール素子２２との間のギャップｄを最小に、即ち１／４×λ（ｍ＝０）にするようなホール素子の直近の配置が可能になる。これに対し、１チップ内にホール素子が１個形成されるような従来のホール素子を使用する場合、図２Ａのような配置を実現するために２チップを使用するので、着磁ピッチλがλ＝５６０μｍの場合、ｄを１／４×λ＝１４０μｍ（ｍ＝０）とするようなホール素子の配置は不可能であり、最小でも（１／４＋１）×λ＝７００μｍ（ｍ＝１）以上のギャップが必要となった。従って、パッケージサイズが大きくなるという問題があったが、本発明により、このような問題は解消される。

【実施例1】

【0026】

図３は、本発明の一実施例に係るホール素子の平面図である。基板３９上に２個のホール素子と６個の電極パッド（３３、３４、３５、３６、３７、３８）が形成されている。第１のホール素子３１および第２のホール素子３２は、共通の電源入力端子である電極パッド３４および共通のＧＮＤ端子である電極パッド３８に対して、並列に接続される。図３に示すように、電源入力端子である電極パッド３４から第１のホール素子３１へ信号が入力される方向は、Ｘ軸に対して反時計回りに４５度傾斜しており、電源入力端子である電極パッド３４から第２のホール素子３２へ信号が入力される方向は、Ｘ軸に対して時計回りに４５度傾斜している。

【0027】

本実施例における設計の前提として、ホール素子（３１、３２）の受感部サイズはともに、Ｌ＝９０μｍ、Ｗ₁＝３０μｍ、Ｌ／Ｗ₁＝３とした。このようなサイズの第１のホール素子（３１、３２）は、着磁ピッチがλ＝５６０μｍである多極磁石に対応するものであり、多極磁石と共に位置検出装置を構成する。また、電極パッド（３３、３４、３５、３６、３７、３８）の各々は、直径７５μｍの円が内接する大きさであり、各パッドの中心間の距離を１２０μｍ以上確保した。ホール素子（３１、３２）と電極パッドとを接続する配線の幅Ｗ₂は、２０μｍである。さらに、電極パッド、配線から成る電極パターンは、他の電極パターンとの距離を少なくとも２０μｍ以上となるようにし、電極パターンと基板３９の外周端との間隔を１５μｍ以上確保した。

【0028】

上記実施例と比較するために、図４に、従来技術の実施例に係るホール素子の平面図を示す。基板４９上に１個のホール素子４１と４個の電極パッド（４３、４４、４５、４６）が形成されている。

【0029】

上記前提のもとでは、４インチウエハから得られる取り数は、１チップから２素子を取る場合４３３００であり、従来の２チップから２素子を取る場合の取り数３６８００と比較して、１８％取り数が増加する。

【0030】

また、２個のホール素子の配置に関して、従来の２チップの場合では組立時のダイボンドによる位置ばらつきが素子間ギャップ精度を悪化させていたのに対し、本発明に係るチップではリソグラフィーにより２個のホール素子を同一チップに同時に形成するので、素子間ギャップのずれを解消することができる。

【0031】

さらに、本発明では、１チップ内で２個のホール素子が同一の電源入力端子および同一のＧＮＤ端子に接続されるので、電極パッド数が６となる。従来の２チップの場合におけるパッド数８（４パッド×２チップ）と比べて、電極パッド数を減少させることができるので、組立におけるワイヤー数を減少させることができ、組立工程の効率も向上する。

【0032】

本実施例に係る位置検出装置用ホール素子の製造プロセスを、図５を参照しながら説明する。まず、ＧａＡｓ基板５１上に分子線エピタキシー法により化合物半導体からなる活性層５２を成膜した後、リソグラフィーによるエッチングでホール素子５３を形成する。次に、ＰＣＶＤにより保護膜５４を成膜した後、コンタクトホール５５を形成し、電極パターン５６を１回の蒸着で形成して作製する。

【0033】

１チップ内における第１のホール素子と第２のホール素子との間の入力端子およびＧＮＤ端子を接続する方法は、直列でも並列でも可能である。並列接続の場合、配線の多層化により受感部と電極パッドを接続することも可能であるが、本発明のように電極パターンを同一平面上に形成するほうが工程を簡略化できるので、より好ましい。

【実施例2】

【0034】

図６は、本発明の別の実施例に係るホール素子の平面図である。基板６９上に２個のホール素子（６１、６２）と６個の電極パッド（６３、６４、６５、６６、６７、６８）が形成されている。第１のホール素子６１および第２のホール素子６２は、共通の電源入力端子である電極パッド６５および共通のＧＮＤ端子である電極パッド６６に対して、並列に接続される。図６に示すように、第１のホール素子６１および第２のホール素子６２に信号が入力される方向は共に、Ｙ軸に対して平行（０度）の関係にある。この場合、４インチウエハから得られる取り数は、１チップから２素子を取る場合４０３００であり、従来の２チップから２素子を取る場合の取り数３６８００と比較して、９．５％取り数が増加する。

【符号の説明】

【0035】

２１、２２、３１、３２、４１、５３、６１、６２ ホール素子
２３ 多極磁石
２４ 磁石
３３、３４、３５、３６、３７、３８、４３、４４、４５、４６、６３、６４、６５、６６、６７、６８ 電極パッド
３９、４９、６９ 基板
５１ ＧａＡｓ基板
５２ 活性層
５４ 保護膜
５５ コンタクトホール
５６ 電極パターン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】