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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5907582
(24)【登録日】2016年4月1日
(45)【発行日】2016年4月26日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/337 20060101AFI20160412BHJP
H01L 21/338 20060101ALI20160412BHJP
H01L 29/808 20060101ALI20160412BHJP
H01L 29/812 20060101ALI20160412BHJP
H01L 29/778 20060101ALI20160412BHJP
H01L 27/095 20060101ALI20160412BHJP
H01L 21/336 20060101ALI20160412BHJP
H01L 29/78 20060101ALI20160412BHJP
H01L 29/786 20060101ALI20160412BHJP
H01L 27/06 20060101ALI20160412BHJP
H01L 29/861 20060101ALI20160412BHJP
H01L 29/868 20060101ALI20160412BHJP
H01L 29/872 20060101ALI20160412BHJP
H01L 21/8234 20060101ALI20160412BHJP
H01L 21/28 20060101ALI20160412BHJP
H01L 27/098 20060101ALI20160412BHJP
H01L 21/822 20060101ALI20160412BHJP
H01L 27/04 20060101ALI20160412BHJP
【ＦＩ】
H01L29/80 P
H01L29/80 H
H01L29/80 V
H01L29/80 E
H01L29/78 301B
H01L29/78 626Z
H01L29/78 618B
H01L29/78 623A
H01L27/06 311B
H01L29/91 H
H01L29/86 301F
H01L29/86 301D
H01L27/06 102A
H01L21/28 301B
H01L29/80 C
H01L27/04 H
【請求項の数】12
【全頁数】42
(21)【出願番号】特願2014-521281(P2014-521281)
(86)(22)【出願日】2013年6月5日
(86)【国際出願番号】JP2013065552
(87)【国際公開番号】WO2013190997
(87)【国際公開日】20131227
【審査請求日】2015年3月4日
(31)【優先権主張番号】特願2012-139202(P2012-139202)
(32)【優先日】2012年6月20日
(33)【優先権主張国】JP
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構、先導的産業技術創出事業「次世代パワー集積回路の実現に向けた低抵抗Ｐチャネル型ＧａＮ素子の開発」産業技術力強化法第１９条の適用を受ける特許出願
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100125298
【弁理士】
【氏名又は名称】塩田 伸
(72)【発明者】
【氏名】中島 昭
(72)【発明者】
【氏名】西澤 伸一
(72)【発明者】
【氏名】大橋 弘通
【審査官】
須原 宏光
(56)【参考文献】
【文献】
特許第３５２４３９５（ＪＰ，Ｂ２）
【文献】
特開２０１２−０５４３２４（ＪＰ，Ａ）
【文献】
特開２０１２−１０４５９９（ＪＰ，Ａ）
【文献】
特開２００３−０６８７５９（ＪＰ，Ａ）
【文献】
特許第４３４０７５７（ＪＰ，Ｂ２）
【文献】
国際公開第２０１０／０２１０９９（ＷＯ，Ａ１）
【文献】
特開２００９−５４６８５（ＪＰ，Ａ）
【文献】
特開２０１０−２０６０２０（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３７
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０９５
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２９／８０８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２９／８６８
(57)【特許請求の範囲】
【請求項1】
突き抜け降伏による降伏電流を生じさせる半導体構造を有し、
前記半導体構造が
基板上に配置された第一の導電型を有する第一の半導体領域と、
前記第一の導電型を有する第二の半導体領域と、
前記第一および第二の半導体領域の間に位置した第二の導電型を有する第三の半導体領域により構成され、
前記第一の半導体領域に対してオーミック特性を有する第一の電極と、
前記第二の半導体領域に対してオーミック特性を有する第二の電極と、
前記第二の電極に隣接する第三の電極を有し、
オン状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二および第三の電極間に、前記第二の半導体領域を通して前記第一の導電型のキャリアによるオン電流が流れ、
オフ状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二の電極と前記第一の電極の間に、前記第一の半導体領域、前記第二の半導体領域、及び前記第三の半導体領域を通して前記第一の導電型のキャリアによる降伏電流が流れ、かつ、
前記第二および第三の電極間に流れるリーク電流の電流値が、前記オン電流の電流値に対して、大きくとも１，０００分の１以下であることを特徴とする半導体装置。
前記半導体構造が
基板上に配置された第一の導電型を有する第一の半導体領域と、
前記第一の導電型を有する第二の半導体領域と、
前記第一および第二の半導体領域の間に位置した第二の導電型を有する第三の半導体領域により構成され、
前記第一の半導体領域に対してオーミック特性を有する第一の電極と、
前記第二の半導体領域に対してオーミック特性を有する第二の電極と、
前記第二の電極に隣接する第三の電極を有し、
オン状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二および第三の電極間に、前記第二の半導体領域を通して前記第一の導電型のキャリアによるオン電流が流れ、
オフ状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二の電極と前記第一の電極の間に、前記第一の半導体領域、前記第二の半導体領域、及び前記第三の半導体領域を通して前記第一の導電型のキャリアによる降伏電流が流れ、かつ、
前記第二および第三の電極間に流れるリーク電流の電流値が、前記オン電流の電流値に対して、大きくとも１，０００分の１以下であることを特徴とする半導体装置。
【請求項2】
突き抜け降伏による降伏電圧がアバランシェ降伏電圧より低いことを特徴とする請求項１に記載の半導体装置。
【請求項3】
ユニポーラ型のトランジスタまたはダイオードであることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項4】
半導体構造の半導体が、バンドギャップエネルギーが２ｅＶ以上であり、ホウ素、炭素、窒素、および酸素の少なくともいずれかを主成分とするワイドバンドギャップ半導体で形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項5】
降伏電流を運ぶキャリアと同じ極性の分極電荷を有するヘテロ接合界面を通過して、前記降伏電流が流れることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項6】
半導体構造の半導体が六方晶の結晶構造を有し、前記半導体のｃ軸方向に降伏電流が流れることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項7】
基板と第二の電極の間に位置する、第三の半導体領域が空乏化されることで、突き抜け降伏が起こることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項8】
第一の電極が、第三の電極と電気的に短絡していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項9】
第三の半導体領域が電気的に浮遊していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項10】
半導体装置は電界効果型トランジスタであり、
第二の電極はドレイン電極であり、
第三の電極はソース電極であり、
さらに、
前記第二の電極と前記第三の電極との間に第四の電極としてのゲート電極を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
第二の電極はドレイン電極であり、
第三の電極はソース電極であり、
さらに、
前記第二の電極と前記第三の電極との間に第四の電極としてのゲート電極を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項11】
半導体装置はショットキーバリアダイオードであり、
第二の電極はカソード電極であり、
第三の電極は第二の半導体層に対してショットキー特性を有するアノード電極であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
第二の電極はカソード電極であり、
第三の電極は第二の半導体層に対してショットキー特性を有するアノード電極であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項12】
請求項１０に記載のトランジスタのソース電極と、アバランシェ降伏を起こす他のトランジスタのドレイン電極を短絡することにより、カスコード接続したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関し、特に、降伏における耐量を高めたパワー半導体装置に関する。【背景技術】
【0002】
パワー半導体装置は、主に電力変換器(ＤＣ-ＤＣ、ＡＣ-ＤＣ、ＤＣ-ＡＣ、およびＡＣ-ＡＣ)や高周波パワーアンプに用いられる。現在までＳｉパワー半導体装置が広く用いられている。しかし、近年においてＳｉの材料物性に起因した、Ｓｉパワー半導体装置における性能向上の限界が指摘されている。
【0003】
パワー半導体装置に要求される性能の中でも重要なものとして、高い装置耐圧、低いオン抵抗、および低い装置容量の３つが挙げられる。しかし、これらの３つの間には材料物性に起因したトレードオフの関係が存在し、１つを向上させると、他の２つが悪化する傾向にある。これによって、Ｓｉを用いたパワー半導体装置の性能向上に限界がある。このトレードオフによる限界を打破するために、ワイドバンドギャップ半導体を用いたパワー半導体装置の研究開発が、世界中で進められている。【0004】
本明細書では、以下の(１)から(３)を満たす半導体を、ワイドバンドギャップ半導体として以下のように定義する。(１)ワイドバンドギャップ半導体装置とは、バンドギャップエネルギーがＳｉ(１.１ｅＶ)およびＧａＡｓ(１.４ｅＶ)に比べて大きな半導体のことである。具体的には、２ｅＶ以上のバンドギャップエネルギーを有する半導体のことである。
(２)また、結晶を形成する元素の構成としては、ワイドバンドギャップ半導体は、周期律表の第２周期の元素であるホウ素(Ｂ)、炭素(Ｃ)、窒素(Ｎ)、および酸素(Ｏ)を主成分とする半導体である。具体的には、結晶を構成する原子の総数に対して、第２周期の元素の割合が３分の１以上の半導体である。
(３)また、ワイドバンドギャップ半導体の物性としては、１ＭＶ／ｃｍ以上の絶縁破壊強度を有する。
【0005】
ワイドバンドギャップ半導体の具体例として、炭化ケイ素、窒化物半導体、酸化物半導体、およびダイヤモンドなどが挙げられる。炭化ケイ素(以下、ＳｉＣ)の化学式としては、ＳｉＣで表され、各種のポリタイプが存在する。特に、本明細書でのＳｉＣとは、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、および３Ｃ−ＳｉＣの３種類を指し示す。
【0006】
窒化物半導体は、III族原子(Ｂ、Ａｌ、Ｉｎ、及びＧａ)と窒素原子(Ｎ)により構成される化合物半導体である。III族原子の総数は、窒素原子の数と同数であり、化学式としては、次式(１)で表わされる。【0007】
【数1】
【0008】
式中ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１を満足させる数値をもつものとする。とくに、ＧａＮ、ＩｎzＧａ1-zＮ(以下、ＩｎＧａＮ)、ＡｌyＧａ1-yＮ(以下、ＡｌＧａＮ)、およびＡｌyＩｎzＧａ1-y-zＮ(以下、ＡｌＩｎＧａＮ)は、パワー半導体装置の材料として、とくに重要である。ＡｌＮ、およびＢxＡｌ1-xＮ(以下、ＢＡｌＮ)は、バンドギャップエネルギーが５ｅＶ以上あり、半導体であると同時に、絶縁体としても用いることが出来る。【0009】
酸化物半導体は、酸素原子(Ｏ)を主成分とする半導体であり、具体的には、ＺｎＯ、Ｇａ2Ｏ3、ＭｇＯ、ＣｄＯ、ＮｉＯ、ＳｎＯ2、Ｃｕ2Ｏ、ＣｕＡｌＯ2、ＴｉＯ2、ＶＯ2、Ｉｎ2Ｏ3、およびＳｒＴｉＯ3などが挙げられる。また、前記酸化物半導体を２種類以上組み合わせて、混晶を作製してもよい。具体的には、透明導電膜として利用されるＩＴＯが挙げられる。また、II族酸化物半導体は、パワー半導体装置の材料として特に有効であり、その化学式は、次式(２)で表わされる。【0010】
【数2】
【0011】
式中ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１を満足させる数値をもつものとする。【0012】
ダイヤモンドは、絶縁体であると同時に、ドナーおよびアクセプタを添加することで、ワイドバンドギャップ半導体としてもふるまう。ワイドバンドギャップ半導体の優れた物性として、とくに高い絶縁破壊強度が挙げられる。Ｓｉの絶縁破壊強度が約０.２ＭＶ／ｃｍであるのに対して、ワイドバンドギャップ半導体であるＳｉＣ(約２ＭＶ／ｃｍ)、ＧａＮ(約３ＭＶ／ｃｍ)、およびダイヤモンド(５〜１０ＭＶ／ｃｍ)の絶縁破壊強度は、１０倍程度も大きい。そのため、ワイドバンドギャップ半導体をパワー半導体装置に用いることで、Ｓｉパワー半導体装置における耐圧、オン抵抗、および装置容量のトレードオフ関係を超えて、性能向上が可能となる。
【0013】
しかし、電力変換器に用いた時の、ワイドバンドギャップ半導体装置の問題点として、サージ電圧による装置の破壊が挙げられる。電力変換器応用では、ワイドバンドギャップ半導体装置がオン状態からオフ状態にターンオフするときに、電力変換器に入力される電源電圧を超えたサージ電圧が印加される。サージ電圧は、半導体装置の装置耐圧に達することもある。その場合、半導体装置においてアバランシェ降伏が起こり、この降伏状態が続くと装置が破壊される。【0014】
そのため、降伏における耐量の向上が、ワイドバンドギャップ半導体装置に必要とされている。ここで、降伏における耐量とは、オフ状態において耐圧を超えた電圧が印加され、それによってオフ状態にもかかわらず電流が流れた状態(降伏状態)において、装置が破壊されずに、装置で消費出来るエネルギーの最大値と定義する。【0015】
図１に従来技術によるワイドバンドギャップ半導体装置の一例として、ＳｉＣを用いたＭｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ(以下、ＭＩＳＦＥＴ、または絶縁ゲート型電界効果型トランジスタ)の断面構造図を示す。また、ゲート絶縁膜としてＳｉＯ２を用いたＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ(以下、ＭＯＳＦＥＴ)も、ＭＩＳＦＥＴの一種である。以下では、図１のＳｉＣ−ＭＩＳＦＥＴを例にあげ、半導体装置の降伏を説明する。
【0016】
図２に、図１で示したＳｉＣ−ＭＩＳＦＥＴの電流−電圧特性の概略図を示す。図２に描かれるように、オン状態では、正Ｖｄｓを印加することで、ドレインからソースにドレイン電流が流れる。ここで、Ｖｄｓとは、ソース電極の電位に対するドレイン電極の電位とする。一方、オフ状態では、Ｖｄｓを印加することで、まず、Ｐ型領域２２２およびＮ型伝導領域２０３の間のボディダイオードの逆方向リーク電流に起因した微小なドレイン電流が流れる。その後、さらにＶｄｓを上げていくと、Ｖｄｓが所定の電圧Ｖａｖａに達するとアバランシェ降伏が起こり、急激にドレイン電流が上昇する。図１に示すように、このときのアバランシェによる降伏電流は、降伏電流の経路２２０を通って、ドレイン電極２１２からソース電極２１０に向かって流れる。【0017】
ここで、装置の耐圧とは、オフ状態において電流が流れ始め、オフ状態を維持できなくなる電圧であり、図１のＳｉＣ−ＭＩＳＦＥＴでは、アバランシェ降伏電圧Ｖａｖａにより、耐圧が決定される。【0018】
アバランシェ降伏とは、半導体装置の内部での電界強度が、半導体の絶縁破壊強度に匹敵する値となり、アバランシェ増倍による電子と正孔の発生が顕著となり、これによって装置がオフ状態にもかかわらず、電流が流れる現象である。図１の例では、発生した正孔は降伏電流の経路２２０に沿ってソース電極２１０から排出され、電子は降伏電流の経路２２０を逆向きにたどってドレイン電極２１２から排出される。【0019】
電力変換器において、アバランシェ降伏によりワイドバンドギャップ半導体装置が破壊される要因として、以下の３つが挙げられる。【0020】
まず、１つ目の要因として、Ｓｉパワー装置と比較して、ワイドバンドギャップ半導体装置では、サージ電圧が発生しやすく、装置耐圧を超えたサージ電圧が発生して、降伏状態になりやすいことが挙げられる。サージ電圧の大きさは、回路の浮遊インダクタンス(Ｌｓ)、およびドレイン電流ｉdの時間当たりの変化量(ｄｉd／ｄｔ)に依存し、Ｌｓ×ｄｉd／ｄｔの大きさに比例して大きくなる。ワイドバンドギャップ半導体装置は、装置容量が小さく、高速なスイッチング動作が可能であるため、ｄｉd／ｄｔが大きく、それに伴いサージ電圧が本質的に大きい。また、装置容量が小さいため、浮遊インダクタンスに蓄えられたわずかなエネルギーでも、大きなサージ電圧が発生する。これは、高速スイッチングが可能なワイドバンドギャップ半導体装置における避けられない問題である。【0021】
２つ目の要因として、アバランシェ降伏による電流が、装置内部で局所的に集中することによる破壊が挙げられる。ワイドバンドギャップ半導体装置では、装置全体で均一にアバランシェ降伏を起こすことが出来ず、降伏電流が集中しやすい。この問題は、ワイドバンドギャップ半導体では、Ｐ型およびＮ型の両方で同時に低い抵抗率が得られないことに起因している。特に、ＳｉＣ、窒化物半導体、および酸化物半導体では、Ｐ型のワイドバンドギャップ半導体において抵抗率が高い。そのため、装置の内部からの、アバランシェ増倍で発生した電子と正孔を効率よく排出することが出来ない。これにより、アバランシェ降伏が最初に発生した箇所に、降伏電流が集中して、この集中箇所で装置が破壊される。３つ目の要因として、半導体装置の表面を保護する保護絶縁膜の破壊が挙げられる。ワイドバンドギャップ半導体の絶縁破壊強度は、ＳｉＯ2などの一般的に用いられる保護絶縁膜の絶縁破壊強度に匹敵する。そのため、アバランシェ降伏が発生する強い電界を印加すると、半導体内部ではなく、保護絶縁膜中で絶縁破壊が発生することがある。
【0022】
前記２つ目の要因における破壊の具体例を、図１のＳｉＣ−ＭＩＳＦＥＴを例に挙げて説明する。Ｐ型領域２２２とＮ型伝導領域２０３の間に形成されるボディダイオードに電界がかかり、アバランシェ降伏を起こす。このときアバランシェにより発生した正孔は、降伏電流の経路２２０を通って、Ｐ型コンタクト領域２０６に注入され、ソース電極２１０から排出される。このとき、Ｐ型領域２２２およびＰ型コンタクト領域２０６の抵抗が高く、その電圧降下により、Ｐ型コンタクト領域２０６とＮ型コンタクト領域２０５の間のダイオードがオン状態となる。これによって、ソース電極２１０から、Ｎ型コンタクト領域２０５を介して電子が注入され、降伏電流がさらに増大する。その結果、降伏電流が装置内部の所定の箇所に集中して、局所的な破壊に至る。つまり、ユニポーラ型の装置であるＭＩＳＦＥＴが、降伏状態では、少数キャリアの注入が起こり、バイポーラ動作となっており、このバイポーラ動作における装置内部での電流集中が、装置の破壊を引き起こす。前記２つ目の要因により、オン状態でのオン電流を運ぶキャリアが電子であることを特徴とするワイドバンドギャップ半導体装置において、アバランシェ降伏による破壊がとくに顕著になる。
なお、図１中の他の符号、符号２００は、基板を示し、符号２０７は、Ｎ型コンタクト領域を示し、符号２１１は、ゲート電極、符号２２４は、ゲート絶縁膜を示す。また、本明細書中、同一の符号は、同一名の部材を示す。
【0023】
また、前記２つ目の要因における破壊に関する、もう一つの具体例として、窒化物半導体を用いたＨｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ(以下、ＨＦＥＴ、またはヘテロ接合型電界効果型トランジスタ)について説明する。窒化物半導体ＨＦＥＴの断面構造図を図３に示す。同図に描かれるように、窒化物半導体ＨＦＥＴは、一般的にＰＮ接合によるボディダイオードを有していない。そのため降伏電流が流れる経路を持っていない。その場合、アバランシェにより発生した正孔を排出するためのＰ型領域、およびそのＰ型領域に対する電極を有していないため、正孔の排出がより困難になる。それによって、アバランシェ増倍で発生した正孔が装置の内部に蓄積される。正孔の蓄積は電界の集中を誘発し、それによってアバランシェ降伏の電流が、装置の内部において局所的に集中して流れる。これにより、わずかなアバランシェ電流において、装置が破壊される。なお、図３中、符号１０３は、Ｎ型伝導領域を示し、符号１１０は、ソース電極を示し、符号１１１は、ゲート電極を示し、符号１１２は、ドレイン電極を示し、符号１１７は、基板電極を示し、符号１２４は、ゲート絶縁膜を示し、符号１３３は、２次元電子ガスを示し、符号１３４は、表面バリア層を示し、符号１３５は、ＧａＮ下地層を示し、符号１３６は、成長初期層を示し、符号１３７は、異種基板を示す。【0024】
また、窒化物半導体においてもＰＮ接合によるボディダイオードを有する構造が開示されている(非特許文献１、特許文献１)が、図１のＳｉＣ−ＭＩＳＦＥＴと同様に、Ｐ型の抵抗率が高いことによるアバランシェ降伏電流の集中により、装置の破壊が起こる。また、ワイドバンドギャップ半導体におけるアバランシェ降伏の耐量を向上させた構造が、特許文献２で開示されているが、前記のようにワイドバンドギャップ半導体におけるアバランシェ降伏の本質的な問題は解決されていない。
【0025】
以上、ワイドバンドギャップ半導体におけるアバランシェ降伏における装置の破壊の問題について、図１のＳｉＣ−ＭＩＳＦＥＴ、および図３の窒化物半導体のＨＦＥＴを例に挙げて説明した。しかし、ワイドバンドギャップ半導体装置におけるアバランシェ降伏による破壊は、前記のように、サージ電圧が大きいこと、および装置全体に均一にアバランシェ降伏を起こさないこと、さらにアバランシェ降伏を起こすほどの強い電界が絶縁膜の劣化を起こすことに起因した、様々なワイドバンドギャップ半導体装置における共通の問題である。
【0026】
具体的には、ユニポーラ型およびバイポーラ型の装置について、同様の問題を有する。ここで、ユニポーラ型の装置とは、以下の２つの条件を満たす半導体装置である。一つ目の条件として、オン状態において主電極を通って流れるオン電流を運ぶキャリアが、電子または正孔のどちらか一種類である半導体装置である。また、２つ目の条件として、このとき半導体内部で、電子または正孔は、それぞれＮ型半導体またはＰ型半導体のみを通過する。図１および図３の半導体装置は、電子をキャリアとするユニポーラ型に分類される。ここで、Ｎ型半導体およびＰ型半導体とは、絶縁膜と半導体界面でのＮ型またはＰ型への反転層についても、それぞれ含む。また、前記２つの条件を満たさないものを、バイポーラ型の装置と呼ぶ。【0027】
ここで、主電極とは、電界効果型トランジスタのソースおよびドレイン電極、バイポーラトランジスタのエミッタおよびコレクタ電極、およびダイオードのカソードおよびアノード電極をさす。【0028】
より具体的には、下記のワイドバンドギャップ装置において、同様の問題を有する。ユニポーラ型の装置に分類されるトランジスタであるＪｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ(以下、ＪＦＥＴ、または接合型電界効果型トランジスタ)、Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ(以下、ＳＩＴ、または静電誘導型トランジスタ)についても同様の問題を有している。また、バイポーラ装置に分類されるパワートランジスタであるＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ(以下、ＢＴ、またはバイポーラトランジスタ)、Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ(以下、ＨＢＴ、またはヘテロ接合型バイポーラトランジスタ)、およびＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ(以下、ＩＧＢＴ、または絶縁ゲート型バイポーラトランジスタ)についても同様の問題を有している。
また、ダイオードにおいても同様の問題が見られ、ユニポーラ型のＳｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（以下、ＳＢＤ、またはショットキーバリアダイオード）、およびショットキーバリアダイオードの一種であるＪｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ（以下、ＪＢＳＤ）、およびバイポーラ型のＰ−Ｎ ｊｕｎｃｔｉｏｎ Ｄｉｏｄｅ（以下、ＰＮＤ）およびＰ−ｉ−Ｎ ｊｕｎｃｔｉｏｎ Ｄｉｏｄｅ（ＰｉＮＤ）についても同様の問題を有している。
【0029】
また、ユニポーラ型の装置は、バイポーラ型の装置と比較して、スイッチング速度が速いため、前記アバランシェ降伏による破壊の問題がより顕著である。【0030】
また、横型の半導体装置では、縦型の半導体装置に比較して、前記アバランシェ降伏による問題が、以下の２つの理由により顕著になる。一つ目の理由として、横型の半導体装置は、縦型の半導体装置に比べて、スイッチング速度が速く、これによってサージ電圧が大きくなる。二つ目の理由として、アバランシェ降伏により発生した、高エネルギーのキャリアが、半導体装置表面を流れ、これによって半導体装置表面を保護した絶縁膜に注入され、絶縁膜中に電界の集中を起こし、絶縁膜内部で破壊を起こす。【0031】
ここで、縦型の装置とは、主電極が半導体基板の両面に形成され、これによってオン電流が半導体基板を貫通して流れる半導体装置である。横型の装置とは、主電極が半導体基板の片面に形成された半導体装置である。また、図１と図３は、横型の半導体装置である。【先行技術文献】
【特許文献】
【0032】
【特許文献1】特開２０１１−８２３３１
【特許文献2】特開２００４−３４２９０７
【非特許文献】
【0033】
【非特許文献1】Ｗ．Ｈｕａｎｇ，Ｔ．Ｋｈａｎ，ａｎｄ Ｔ．Ｐ．Ｃｈｏｗ，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．２７，ｐｐ．７９６−７９８，２００６
【発明の概要】
【発明が解決しようとする課題】
【0034】
本発明における課題は、パワー半導体装置のアバランシェ降伏による破壊を防ぎ、これにより降伏における耐量を高めたパワー半導体装置を提供することである。【課題を解決するための手段】
【0035】
本発明は、半導体装置のアバランシェ降伏による破壊を防ぎ、これにより、降伏の耐量の大きい半導体装置を提供するものであり、具体的には、次のような半導体装置を提供することにより、前記課題は解決される。(１)突き抜け降伏による降伏電流を生じさせる半導体構造を有することを特徴とする半導体装置である。
(２)さらに、突き抜け降伏による降伏電圧が、アバランシェ降伏電圧より低いことを特徴とする上述の半導体装置である。
(３)さらに、ユニポーラ型のトランジスタまたはダイオードであることを特徴とする上述の半導体装置である。
(４)さらに、半導体構造の半導体がワイドバンドギャップ半導体で形成されることを特徴とする上述の半導体装置である。
(５)さらに、降伏電流を運ぶキャリアと同じ極性の分極電荷を有するヘテロ接合界面を通過して、前記降伏電流が流れることを特徴とする上述の半導体装置である。
(６)さらに、半導体構造の半導体が六方晶の結晶構造を有し、前記半導体のｃ軸方向に降伏電流が流れることを特徴とする上述の半導体装置である。
【0036】
(７)さらに、半導体構造が、基板上に配置された第一の導電型を有する第一の半導体領域と、前記第一の導電型を有する第二の半導体領域と、前記第一および第二の半導体領域の間に位置した第二の導電型を有する第三の半導体領域により構成され、前記第一の半導体領域に対してオーミック特性を有する第一の電極と、前記第二の半導体領域に対してオーミック特性を有する第二の電極と、前記第二の電極に隣接する第三の電極を有し、オン状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二および第三の電極間に、前記第一の導電型のキャリアによるオン電流が流れ、オフ状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二の電極と前記第一の電極の間に、前記第一の導電型のキャリアによる降伏電流が流れ、かつ、前記第二および第三の電極間に流れるリーク電流の電流値が、前記オン電流の電流値に対して、大きくとも１，０００分の１以下であることを特徴とする上述の半導体装置である。
(８)さらに、前記基板と第二電極の間に位置する、前記第三の半導体領域が空乏化されることで、突き抜け降伏が起こることを特徴とする上述の半導体装置である。
(９)さらに、前記第一の電極が、前記第三の電極と電気的に短絡していることを特徴とする上述の半導体装置である。
(１０)さらに、前記第三の半導体領域が電気的に浮遊していることを特徴とする上述の半導体装置である。
(１１)さらに、前記半導体装置は電界効果型トランジスタであり、前記第二の電極はドレイン電極であり、前記第三の電極はソース電極であり、さらに、前記第二の電極と前記第三の電極との間に第四の電極としてのゲート電極を有することを特徴とする上述の半導体装置である。
(１２)さらに、前記半導体装置はショットキーバリアダイオードであり、前記第二の電極はカソード電極であり、前記第三の電極は前記第二の半導体層に対してショットキー特性を有するアノード電極であることを特徴とする上述の半導体装置である。
(１３)さらに、前記半導体装置のトランジスタのソース電極と、アバランシェ降伏を起こす他のトランジスタのドレイン電極を短絡することにより、カスコード接続したことを特徴とする上述の半導体装置である。
【発明の効果】
【0037】
この発明によれば、半導体装置の内部に突き抜け降伏機能を持たせることで、降伏の耐量を高めた半導体装置を実現することが出来る。半導体装置の内部に突き抜けの機能を持たせることで、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。これによって、半導体装置の破壊を防ぐことが出来る。【0038】
ここで、突き抜け降伏とは、第一の導電型を有する２つの半導体領域が、この２つの半導体領域の間に形成された少なくとも一つ以上の第二の導電型を有する半導体領域により、電気的にＰＮ接合分離された半導体の構造において、前記の第一の導電型を有する２つの半導体領域にそれぞれオーミック電極を形成し、前記の２つのオーミック電極間に正または負の電圧を印加することで、前記の第二の導電型の半導体領域の一部もしくは全体が空乏化して、前記の第一の導電型を有する２つの半導体領域が空乏層で接続されることで、前記の２つの電極間で電流が流れる現象のことである。【0039】
さらに、前記(２)では、アバランシェ降伏による破壊を防ぎ、これにより、高い信頼性の半導体装置を実現することが出来る。【0040】
さらに前記(３)では、ユニポーラ型の半導体装置において、突き抜け降伏機能を持たせることで、降伏状態も含めたユニポーラ型の動作が可能となる。これによって、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。【0041】
さらに前記(４)では、ワイドバンドギャップ半導体による半導体素子における、アバランシェ降伏の問題を解決することが出来る。また、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。【0042】
さらに前記(５)では、降伏電流を運ぶキャリアと同じ極性の分極電荷を有するヘテロ接合界面を通過して、降伏電流が流れることにより、温度変化に対して、突き抜けによる降伏電圧の変動を防ぐことが出来、これによって広い温度範囲において信頼性の高い半導体装置が実現できる。ここで、キャリアの極性とは、電子および正孔において、それぞれ正および負である。つまり、降伏電流を運ぶキャリアが電子の場合、負の分極電荷を有するヘテロ界面を通過して、降伏電流が流れる。また、降伏電流を運ぶキャリアが正孔の場合、正の分極電荷を有するヘテロ界面を通過して、降伏電流が流れる。【0043】
さらに前記(６)では、ａ軸方向に比べて、誘電率の大きなｃ軸方向に降伏を起こすことで、本発明による突き抜け降伏機能を有する半導体装置における、アバランシェ降伏電圧と特性オン抵抗のトレードオフ関係を改善して性能向上が可能となる。また、これによって装置のチップ面積を減らせるため、装置の製造コストを抑えることが可能となる。【0044】
さらに前記(７)の装置の構成によって、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。これによって、半導体装置の破壊を防ぐことが出来る。【0045】
さらに前記(８)では、前記基板と第二の電極との間に位置する、前記第二の電極の垂直下の前記第三の半導体領域が空乏化して、これによって前記第一および第二の半導体領域を空乏層でつなげることで、突き抜け降伏を発生させ、これによって、半導体装置の表面近傍における電界および降伏電流を低減し、装置の信頼性をさらに向上することが出来る。このとき、降伏電流は、前記第二の電極から、前記基板表面から垂直方向に、基板へ向かって流れることで、半導体装置の表面近傍における電界および降伏電流を低減することが出来る。【0046】
さらに前記(９)では、前記第一の電極が、前記第三の電極と電気的に短絡していることを特徴とする半導体装置である。これによって、装置のオン抵抗を低減できる。【0047】
さらに前記(１０)では、前記第三の半導体領域が電気的に浮遊していることを特徴とする上述の半導体装置である。これによって、装置の製造コストを抑えることが出来る。【0048】
さらに前記(１１)では、トランジスタにおいて、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。【0049】
さらに前記(１２)では、ショットキーバリアダイオードにおいて、サージ電圧が印加されたとき、早い応答速度で、素子全体において均一に突き抜け降伏を発生させることが出来る。【0050】
さらに前記(１３)では、前記の突き抜け降伏が生ずるトランジスタと、アバランシェ降伏を起こす他のトランジスタとを、カスコード接続した回路において、装置の破壊を防ぎ、高い信頼性を実現できる。【図面の簡単な説明】
【0051】
【図1】従来技術におけるＳｉＣ−ＭＩＳＦＥＴの断面構造図である。
【図3】従来技術における窒化物半導体ＨＦＥＴの断面構造図である。
【図4】第１の実施の形態における窒化物半導体ＨＦＥＴの断面構造図である。
【図9】第１の実施の形態における変形例の断面構造図である。
【図10】第１の実施の形態における変形例の断面構造図である。
【図11】第１の実施の形態における変形例の断面構造図である。
【図12】第１の実施の形態における変形例の断面構造図である。
【図13】第１の実施の形態における変形例の断面構造図である。
【図14】第１の実施の形態における変形例の断面構造図である。
【図15】第１の実施の形態における変形例の断面構造図である。
【図16】第１の実施の形態における変形例の断面構造図である。
【図17】第１の実施の形態における変形例の断面構造図である。
【図18】第１の実施の形態における変形例の断面構造図である。
【図19】第１の実施の形態における変形例の断面構造図である。
【図20】第１の実施の形態における変形例の断面構造図である。
【図21】第１の実施の形態における変形例の断面構造図である。
【図22】第１の実施の形態における変形例の断面構造図である。
【図23】第１の実施の形態における変形例の断面構造図である。
【図24】第１の実施の形態における変形例の断面構造図である。
【図25】第１の実施の形態における変形例の断面構造図である。
【図26】第１の実施の形態における変形例の断面構造図である。
【図29】第１の実施の形態における変形例の断面構造図である。
【図32】第１の実施の形態における変形例の断面構造図である。
【図34】第１の実施の形態における変形例の断面構造図である。
【図35】第１の実施の形態における変形例の断面構造図である。
【図36】第１の実施の形態における変形例の断面構造図である。
【図37】第２の実施の形態におけるＳｉＣ−ＭＩＳＦＥＴの断面構造図である。
【図39】第２の実施の形態における変形例の断面構造図である。
【図40】第３の実施の形態におけるＳｉＣ−ＪＦＥＴの断面構造図である。
【図41】第４の実施の形態における窒化物半導体ＳＢＤの断面構造図である。
【図43】第５の実施の形態における窒化物半導体の集積回路の断面構造図である。
【図44】第５の実施の形態における窒化物半導体の集積回路の断面構造図である。
【発明を実施するための形態】
【0052】
発明を実施するための最良の形態(以下、実施の形態と言う。)について説明する。以下では、特に、＜第一の実施の形態＞において窒化物半導体によるＨＦＥＴ、＜第二の実施の形態＞においてＳｉＣによるＭＩＳＦＥＴ、＜第三の実施の形態＞においてＳｉＣによるＪＦＥＴ、および＜第四の実施の形態＞において窒化物半導体によるＳＢＤに関する実施の形態について説明する。これらはすべて、ワイドバンドギャップ半導体を材料として用いており、かつユニポーラ型であり、かつ電子をキャリアとしており、かつ横型の半導体装置である。本発明は、バイポーラ装置を含む様々な材料の装置に適用可能であるが、特に、ユニポーラ型の半導体装置で特に有効であり、さらに電子をキャリアとするユニポーラ型ではとくに有効である。ユニポーラ装置に適用することで、降伏状態も含めた完全なユニポーラ動作を実現できる。また、ワイドバンドギャップ半導体を用いた半導体装置で効果が得られ、とくに、横型のワイドバンドギャップ半導体装置において最も効果が得られる。また、＜第五の実施の形態＞で述べるように、同一基板上に本発明による半導体装置を集積化させることで、信頼性の高い集積回路を実現できる。
【実施例1】
【0053】
＜第一の実施の形態＞第一の実施の形態である窒化物半導体によるＨＦＥＴについて説明する。図４に本発明による窒化物半導体ＨＦＥＴの構造図を示す。基板１００を除き、ＨＦＥＴを形成する半導体材料の化学式は、次式(３)で表わされる窒化物半導体である。
【0054】
【数3】
【0055】
式中ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１を満足させる数値をもつものとする。基板１００については、窒化物半導体以外の材料も用いることが出来る。また、本発明による層構造は六方晶の結晶構造におけるｃ軸方向に積層することが望ましい。ｃ軸方向とは、［０００１］または［０００−１］方向のことである。
基板１００の材料については、高品質な窒化物半導体の結晶成長が行えることが望ましい。例えば、Ｓｉ基板、ＳＯＩ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ)基板、ＳＯＳ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｓａｐｐｈｉｒｅ)基板、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(０００１)面もしくは(０００−１)面が望ましく、立方晶系では(１１１)面が望ましい。これによって、図４の層構造をｃ軸方向に積層することが可能となる。
【0056】
基板１００上に、Ｎ型キャリア供給領域１０１を形成する。Ｎ型キャリア供給領域１０１は、Ｎ型の導電性を有する窒化物半導体からなる。Ｎ型キャリア供給領域１０１は、Ｎ型のＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。Ｎ型にするために、ドナー不純物をドーピングすることが望ましく、Ｓｉをドーピングすることがより望ましい。Ｓｉのドーピング濃度は、好適には５×１０16ｃｍ-3以上であり、より好適には３×１０17ｃｍ-3以上である。ただし、窒化物半導体は、成長条件によってはノンドープでもＮ型が得られるため、Ｎ型キャリア供給領域１０１を、ノンドープで作製することも出来る。Ｎ型キャリア供給領域１０１の膜厚は、１０ｎｍ以上あることが望ましく、１００ｎｍ以上であることがより望ましい。【0057】
Ｎ型キャリア供給領域１０１上に、Ｐ型バリア領域１０２を形成する。Ｐ型バリア領域１０２は、Ｐ型の導電性を有する窒化物半導体からなる。Ｐ型バリア領域１０２は、Ｐ型のＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。Ｐ型にするために、アクセプタ不純物をドーピングすることが望ましく、Ｍｇをドーピングすることがより望ましい。Ｍｇのドーピング濃度は、好適には１×１０16ｃｍ-3以上であり、より好適には３×１０16ｃｍ-3以上である。Ｍｇ濃度を上げることで、室温付近での正孔の活性化率が低下する。これによって装置内部で降伏が起きた場所において、発熱により、正孔の活性化率が上昇し、自動的に突き抜けによる降伏が抑制される。これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Ｍｇ濃度が高すぎると、活性化率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Ｍｇ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。また、Ｎ型キャリア供給領域１０１に、Ｉｎ組成が２％〜３０％のＩｎＧａＮを用いることで、温度の変動を抑制できる。
【0058】
Ｐ型バリア領域１０２上に、低濃度耐圧制御領域１０４を形成する。低濃度耐圧制御領域１０４は、低濃度Ｐ型、低濃度Ｎ型、および半絶縁の窒化物半導体からなる。低濃度耐圧制御領域１０４は、キャリア濃度の低いＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２層以上の窒化物半導体層による多層膜としても良い。例えば、ＧａＮ層およびＡｌＧａＮ層、またはＧａＮ層およびＡｌＮ層を、交互に繰り返し積層した超格子構造により、低濃度耐圧制御領域１０４を形成することが可能である。キャリア濃度を下げるため、ノンドープで作製することが望ましい。ただし、ＳｉドナーやＭｇアクセプタを低濃度で添加をしてもよい。また、高抵抗化するために、ＯやＣなどの深い準位を形成する不純物を添加してもよい。キャリア濃度は、好適には１×１０16ｃｍ-3以下であり、より好適には５×１０15ｃｍ-3以下である。膜厚については、耐圧を決定する重要なパラメータであり、耐圧によって設計する必要があり、耐圧２００Ｖ以上では、０.５μｍ以上である。耐圧６００Ｖ以上では、１.５μｍ以上である。【0059】
低濃度耐圧制御領域１０４上に、表面バリア層１３４を形成する。低濃度耐圧制御領域１０４と表面バリア層１３４のヘテロ接合界面に正の分極電荷を誘起することで、２次元電子ガス１３３を形成している。表面バリア層１３４を、低濃度耐圧制御領域１０４よりバンドギャップの大きな窒化物半導体層で形成することで、高密度の２次元電子ガス１３３が得られる。表面バリア層１３４の膜厚は、２ｎｍ〜７０ｎｍの範囲であることが望ましい。【0060】
装置のオン状態において、２次元電子ガス１３３を通して、ソース電極１１０からドレイン電極１１２にキャリアである電子が流れる。そのため、２次元電子ガス１３３がＮ型伝導領域１０３の役割を果たす。また、表面バリア層１３４の全体もしくは一部に、Ｓｉをドーピングしてもよく、これにより２次元電子ガス１３３のキャリア密度を増大させ、装置のオン抵抗を下げることが出来る。このときの、Ｓｉのドーピング濃度は、好適には５×１０19ｃｍ-3以下であり、より好適には１×１０19ｃｍ-3以下である。ただし、ヘテロ界面における正の分極により、ノンドープでも２次元電子ガス１３３を形成できるので、表面バリア層１３４は、ノンドープで作製してもよい。また、組成の異なる２層以上の窒化物半導体層による多層膜により、表面バリア層１３４を形成しても良い。具体的には、ＩｎＧａＮ／ＩｎＡｌＧａＮの２層構造により表面バリア層１３４を形成してもよく、またＧａＮ／ＡｌＧａＮの２層構造により表面バリア層１３４を形成してもよい。【0061】
ここで２次元電子ガスとは、ヘテロ接合界面における正の分極電荷により誘起される、ヘテロ接合界面近傍に２次元的に分布した、電子をさす。３００Ｋにおける、Ｎ型伝導領域１０３のシート電子濃度は、５×１０12ｃｍ-2以上であり、より望ましくは１×１０13ｃｍ-2以上である。また、Ｎ型伝導領域１０３のシート電子濃度は、Ｐ型バリア領域１０２のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度(単位はｃｍ-2)とは、基板表面に対して垂直の方向に、Ｎ型伝導領域１０３の電子濃度(単位はｃｍ-3)を積分した値とする。
【0062】
パンチスルー電極１１５は、Ｎ型キャリア供給領域１０１に対して、電子のやり取りに関するオーミック接触している。パンチスルー電極１１５の材料としては、Ｔｉ系合金が挙げられる。ドレイン電極１１２は、Ｎ型伝導領域１０３に対して、電子のやり取りに関するオーミック接触している。ドレイン電極１１２の材料としては、Ｔｉ系合金が挙げられる。
ソース電極１１０は、Ｎ型伝導領域１０３に対して、電子のやり取りに関するオーミック接触している。ソース電極１１０の材料としては、Ｔｉ系合金が挙げられる。
【0063】
図４に描かれるように、パンチスルー電極１１５とソース電極１１０は電気的に短絡している。ゲート電極１１１は、表面バリア層１３４上に形成された、ゲート絶縁膜１２４の上に形成されている。これにより、ＭＩＳ構造のゲートが形成されている。ゲート電極１１１の材料としては、様々な材料を用いることが出来るが、例えばＮｉ系合金およびＰｔ系合金が挙げられる。ゲート絶縁膜１２４の材料は、特に限定されないが、例えば、ＳｉＯ2、ＳｉＮｘ、Ａｌ2Ｏ3、ＡｌＮ、およびダイヤモンドなどが挙げられる。ＡｌＮやダイヤモンドは、半導体であると同時に、絶縁膜としても用いることが出来る。
ただし、ゲート電極１１１をＮ型キャリア供給領域１０３に対するショットキー電極とし、表面バリア層１３４に接触させて形成してもよい。
【0064】
ソース電極１１０とゲート電極１１１の横方向の距離は、５μｍ以下であり、望ましくは２μｍ以下である。ゲート電極１１１とドレイン電極の横方向の距離は、低濃度耐圧制御層１０４の膜厚に対して、大きいことが望ましく、より望ましくは１．２倍以上である。また、Ｐ型バリア領域１０２に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、Ｐ型バリア領域１０２は、Ｎ型伝導領域１０３、およびＮ型キャリア供給領域１０１により、すべての電極からＰＮ接合分離がされており、電気的に浮いている。これより装置の作製コストを大幅に低減できる。
【0065】
図５に、図４に示した窒化物半導体ＨＦＥＴにおける、ゼロバイアス時(Ｖｄｓ＝０Ｖ)のドレイン電極１１２の下に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。Ｎ型伝導領域１０３とＰ型バリア領域１０２の間の空乏層幅は、Ｐ型バリア領域１０２とＮ型キャリア供給領域１０１の間の空乏層幅と比較して、大きいことが望ましく、具体的は２倍以上であり、より好適には５倍以上である。【0066】
以下では、図４に示した窒化物半導体ＨＦＥＴの動作について説明する。図６にこの窒化物半導体ＨＦＥＴにおけるＩ−Ｖ特性の概略図を示す。まず、図４のゲート電極１１１とソース電極１１０の間に閾値電圧以上の電圧が印加されたオン状態では、ソース電極１１０からドレイン電極１１２からに向かって、Ｎ型伝導領域１０３を通して電子が運ばれる。電子は負の電荷をもっているので、オン電流としては、ドレイン電極１１２からソース電極１１０に向かって流れる。次に、図４のゲート電極１１１とソース電極１１０の間に閾値電圧以下の電圧が印加された、オフ状態では、ゲート電極１１１の下の２次元電子ガス１３３が空乏化する。この状態で、ドレイン１１２およびソース１１０の間に正の電圧Ｖｄｓを印加していくと、まず、図６に描くように微小なリーク電流が流れる。リーク電流の値は、オン状態におけるドレイン電流の最大値の１千分の１以下であり、より望ましくは１万分の１以下である。
【0067】
さらにＶｄｓを増加させていくと、Ｐ型バリア層１０２の一部、とくに、ドレイン電極１１２の垂直下に位置する箇所で、正孔の空乏化が起こる。Ｖｄｓが突き抜けによる降伏電圧(以下、Ｖｐｔ)に達した時、Ｎ型伝導領域１０３と、Ｎ型キャリア供給領域１０１が空乏層でつながり、突き抜けによる降伏状態となる。これによって、電子がパンチスルー電極１１５から注入され、Ｎ型キャリア供給領域１０１を経由して、Ｐ型バリア領域１０２の正孔が空乏化した箇所を通過して、ドレイン電極１１２に到達する。この突き抜けによる降伏電流の経路１２０は、負の電荷をもつ電子の流れと逆向きになる。突き抜けが起こることによって、図６に描かれるようにＶｐｔ以上のＶｄｓにおいて、オフ状態であるにもかかわらず、ドレイン電流が流れる。【0068】
図７に突き抜け降伏時のドレイン電極１１２の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。図７に描くように、ドレイン電極１１２の下側に位置するＰ型バリア領域１０２が空乏化して、ｃ軸方向に向かって、降伏電流の経路１２０の方向に降伏電流が流れる。この突き抜け降伏状態では、ドレイン電極１１２からパンチスルー電極１１５に向かって電流が流れており、ドレイン電極１１２とソース電極１１０、およびドレイン電極１１２とゲート電極１１１の間ではほとんど電流は流れない。具体的には、ドレイン電極１１２からパンチスルー電極１１５に向かって電流が流れる電流に対して、ドレイン電極１１２とソース電極１１０、およびドレイン電極１１２とゲート電極１１１の間で流れる電流は、それぞれ１千分の１以下であり、より好ましくはそれぞれ１万分の１以下である。
【0069】
また、本発明による半導体装置は、Ｖｐｔが、アバランシェ降伏電圧(以下、Ｖａｖａ)より低く設計されており、アバランシェ降伏を起こさない。これによって、アバランシェ降伏による破壊を防ぐことが出来る。また、本発明による半導体装置における装置耐圧(以下、ＢＶ)は、Ｖｐｔにより決定される。ここで、半導体装置におけるＢＶとは、オフ状態が維持できなくなり電流が流れ始める電圧のことであり、ＦＥＴではドレイン電流が流れ始めるドレインとソース間の電圧Ｖｄｓのことである。
また、図６では描かれていないが、オン状態においても、Ｖｐｔに相当する過電圧を印加すると、オフ状態と同様に、ドレイン電極１１２からパンチスルー電極１１５に、突き抜け降伏による電流が流れる。これによって、オン状態でもアバランシェ降伏を防ぐことが出来る。
【0070】
図４の窒化物半導体ＨＦＥＴにおける、Ｐ型キャリア供給領域１０２のシート正孔濃度に対する、３００ＫでのＢＶの値を、デバイスシミュレーションによる仮想実験により検証した。図８にシミュレーション結果を示す。シート正孔濃度が１.７×１０13ｃｍ-2以下では、降伏は突き抜けによっておこり、それ以上では、アバランシェ降伏が起きた。よって、本発明での窒化物半導体による半導体装置における、シート正孔濃度は、１.７×１０13ｃｍ-2以下である。ここで、シート正孔濃度(単位はｃｍ-2)とは、ドレイン電極１１２の下側に位置するＰ型バリア領域１０２において、基板表面に対して垂直の方向に正孔濃度(単位はｃｍ-3)を積分した値とする。なお、正孔濃度は、容量−電圧測定（ＣＶ測定）、Ｈａｌｌ効果測定により測定することができる。また、正孔濃度は、透過型電子顕微鏡による観察、エネルギー分散型Ｘ線分光法による分析、Ｘ線回折による測定、および二次イオン質量分析などの各種評価法により、半導体装置の構造を特定し、その結果をもとにデバイスシミュレーションを行うことで、見積もることが出来る。装置内部で、降伏電流が局所的に集中すると、集中カ所から装置が破壊されてしまう。そのため、装置が破壊されずに、出来るだけ多くの降伏電流を流すためには、装置全体で均一に降伏電流が流れることが望ましい。
【0071】
以下では、本発明による、半導体装置内部で、均一な降伏電流が得られる原理を説明する。装置内部では、構造のばらつきに起因した、Ｖｐｔのばらつきが存在する。突き抜け降伏は、装置内部でもっともＶｐｔの小さい箇所から始まる。しかし、本発明によるワンドバンドギャップ半導体装置による突き抜け降伏では、以下で説明する効果により、降伏の発生した箇所において、降伏電流の抑制が起こるため、自動的に降伏電流の分布を均一化させる効果が得られる。【0072】
まず、一つ目の効果として、この突き抜けによる降伏では、アバランシェ降伏のような電子および正孔の発生を伴わないことが挙げられる。そのため、正孔の排出を行う必要が無い。これによって、アバランシェ降伏と比較して、均一に降伏電流を流すことが出来る。【0073】
また、二つ目の効果として、温度上昇により移動度が低下することによる、降伏状態の抑制が挙げられる。突き抜けによる降伏では、降伏状態でもユニポーラ動作が保たれるため、ユニポーラ装置のオン状態と同様に、発熱による温度上昇によるキャリア移動度の低下により、降伏電流の集中が抑制され、降伏電流の分布が自動的に均一化される効果がある。【0074】
三つ目の効果として、突き抜けによる降伏では、降伏によって流れる電子の負の電荷により、降伏状態が抑制される。図４で説明すると、Ｐ型バリア領域１０２におけるイオン化されたアクセプタの負電荷と同じ極性をもった電子が流れることで、空乏層中に電子が存在し、実効的にＰ型バリア領域１０２のアクセプタ濃度を増加させたことと同じ状態となり、降伏電流の集中が抑制され、降伏電流の分布が自動的に均一化される効果がある。【0075】
四つ目の効果として、降伏した箇所に電流が流れることで、その箇所の温度が上昇し、これがアクセプタの活性化率を上げて、降伏電流を抑制する。図４で説明すると、Ｐ型バリア領域１０２における正孔の活性化率が上昇し、実効的にＰ型バリア領域１０２のアクセプタ濃度を増加させたことと同じ状態となり、これが降伏した場所のＶｐｔを増加させる。これによって、降伏電流の集中が抑制され、降伏電流の分布が自動的に均一化される効果がある。【0076】
以上の４つの相乗効果により、本発明によるワイドバンドギャップ半導体装置では、従来のアバランシェ降伏が発生する装置と比較して、装置全体で均一な降伏が得られる。また、本発明における降伏電流は、ドレイン電極１１２から基板方向(ｃ軸方向)に向かって、降伏電流の経路１２０にそって流れる。これによって以下の２つの利点が得られる。
【0077】
一つ目の利点として、装置の内部方向に向かって降伏電流が流れるため、表面付近での素子の破壊を防ぐことが出来る。これによって、装置の信頼性が向上する。二つ目の利点として、ｃ軸方向の誘電率は、ａ軸方向に比べて大きいため、突き抜け降伏電圧、アバランシェ降伏電圧、および特性オン抵抗のトレードオフを改善して、小さなチップ面積で、高い素子耐圧と低いオン抵抗を両立できる。
【0078】
また、図４に示した本発明による窒化物半導体装置の構造は、本発明の趣旨に従い、変形することが可能である。以下では、具体的な変形例を挙げる。図４では描かれていないが、基板１００上とＮ型キャリア供給領域１０１の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。とくに、窒化物半導体の結晶性を向上させるための、初期成長層を含んでも良い。具体的には、一般的に用いられている低温ＧａＮ緩衝層、低温ＡｌＧａＮ緩衝層、低温ＡｌＮ緩衝層、横方向成長のための各種絶縁体などが挙げられる。
【0079】
また、図４では描かれていないが、装置の表面を絶縁保護膜で覆うことが望ましい。絶縁膜としては、例えばＳｉＯ2、ＳｉＮx、Ａｌ2Ｏ3、ＡｌＮおよびダイヤモンドなどが挙げられる。【0080】
また、図４では描かれていないが、表面バリア層１３４と低濃度耐圧制御領域１０４の間に、スペーサ層を挿入してもよい。スペーサ層の挿入により移動度が改善し、これによってオン抵抗を下げることが出来る。スペーサ層は窒化物半導体であり、表面バリア層１３４よりバンドギャップエネルギーが大きい。好適には、厚さ３ｎｍ以下のＡｌＮ層とする。【0081】
また、図４では描かれていないが、表面バリア層１３４と低濃度耐圧制御領域１０４の間に、キャリアの閉じ込めを促進するための井戸層を挿入してもよい。これによって、オフ状態でのリーク電流を低減できる。井戸層は窒化物半導体であり、低濃度耐圧制御領域１０４よりバンドギャップエネルギーが小さい。好適には、厚さ５００ｎｍ以下のＩｎＧａＮ層である。より好適には、厚さ５０ｎｍ以下のＩｎＧａＮ層である。【0082】
また、図９に示す変形例が可能である。Ｐ型バリア領域１０２とＮ型キャリア供給領域１０１の間に低濃度耐圧制御領域１０４ｂを追加する。低濃度耐圧制御領域１０４ｂを追加することで、逆方向の電圧(負のＶｄｓ)における耐圧が向上する。低濃度耐圧制御領域１０４ｂは、低濃度Ｐ型、低濃度Ｎ型、および半絶縁の窒化物半導体からなる。好適にはＡｌＧａＮ、ＩｎＧａＮ、またはＧａＮである。ただし、組成の異なる２層以上の窒化物半導体層による多層膜としても良い。キャリア濃度を下げるため、ノンドープで作製することが望ましい。ただし、ＳｉドナーやＭｇアクセプタを低濃度で添加をしてもよい。また、高抵抗化するために、ＯやＣなどの深い準位を形成する不純物を添加してもよい。キャリア濃度は、好適には１×１０16ｃｍ-3以下であり、より好適には５×１０15ｃｍ-3以下である。低濃度耐圧制御領域１０４ｂの膜厚については、低濃度耐圧制御領域１０４ａより薄いことが望ましく、好適には低濃度耐圧制御領域１０４ａの膜厚の２分の１以下であり、より好適には５分の１以下である。【0083】
また、図１０に示す変形例が可能である。Ｎ型キャリア供給領域１０１とＮ型伝導領域１０３の間に、２つ以上のＰ型バリア領域１０２（図１０中、１０２ａ，１０２ｂ）と低濃度耐圧制御領域１０４（図１０中、１０４ａ，１０４ｂ）を入れることも可能である。これによって、温度変動に対する降伏電圧の変動を抑制できる。【0084】
また、図１１に示す変形例が可能である。複数のＰ型バリア領域１０２（１０２ａ，１０２ｂ）の間に、Ｎ型中間層１２５を挿入してよい。この場合、各Ｐ型バリア領域のシート正孔濃度は、１.７×１０13ｃｍ-2以下とする。これによって、Ｖｐｔを向上することが出来る。【0085】
また、図１２に示す変形例が可能である。これによって、半導体装置の製造プロセスにおける歩留りが向上し、製造コストを下げられる。【0086】
また、図１３に示す変形例が可能である。パンチスルー電極１１５はＰ型バリア領域１０２と接触してもよい。これによって、製造コストを下げられる。【0087】
また、図１４に示す変形例が可能である。基板に、Ｎ型窒化物半導体基板１３９を用いることで、装置の裏面からパンチスルー電極１１５を形成することが出来る。Ｎ型窒化物半導体基板１３９は、ＧａＮ、またはＡｌＮであることが望ましい。これによって、サージ電圧を発生させるエネルギーを、体積の大きな基板に吸収させることが可能となり、降伏の耐量が向上する。また、図１４の変形例として、Ｎ型窒化物半導体基板１３９を、窒化物半導体以外のＮ型半導体基板に置き換えることも可能である。具体的には、Ｎ型Ｓｉ基板およびＮ型ＳｉＣ基板を用いることが可能である。ただし、窒化物半導体以外の基板を用いることで、Ｎ型キャリア供給領域１０１とＮ型半導体基板の界面において、伝導帯にバンドオフセットが生じるため、十分な降伏電流を流すためには、Ｎ型半導体基板が高濃度のＮ型であることが望ましい。具体的には、電子濃度が５×１０１８ｃｍ−３以上のＮ型Ｓｉ基板、または電子濃度が１×１０１８ｃｍ−３以上のＮ型ＳｉＣ基板を用いることが望ましい。【0088】
また、図１５に示す変形例が可能である。パンチスルー電極１１５は、すべてのユニットセルにそれぞれ形成するのではなく、複数のユニットセルに対してパンチスルー電極１１５が１つでもよい。これによって、装置面積を縮小して、製造コストを削減できる。なお、符号１１０ａ，１１０ｂは、ソース電極を示し、符号１１１ａ，１１１ｂは、ゲート電極を示し、符号１２４ａ，１２４ｂは、ゲート絶縁膜を示す。また、図１６に描くように、パンチスルー電極１１５とソース電極１１０は、一体化して形成しても良い。これによって、装置全体で均一な降伏を起こすことが出来る。また、装置面積を縮小できる。
【0089】
また、図１７に描くように、パンチスルー電極絶縁膜１５２を形成してもよい。これによって、パンチスルー電極１１５と、Ｐ型バリア領域１０２および低濃度耐圧制御領域１０４が電気的に絶縁され、降伏電圧以下でドレイン電極１１２に流れるリーク電流を低減できる。【0090】
また、図１８に描くように、パンチスルー電極１１５とソース電極１１０は、短絡させずに、パンチスルー制御電源１５０を介して電気的に接続しても良い。これによって、パンチスルー制御電源１５０により、パンチスルー電圧を制御することが出来る。【0091】
また、図１９に描くように、パンチスルー電極１１５とソース電極１１０は、短絡させずに、抵抗体１５４を介して電気的に接続しても良い。これによって、装置全体で均一に降伏電流を流すことが出来るため、降伏の耐量を高めることが出来る。抵抗体１５４としては、金属体、半導体のドリフト抵抗を用いた抵抗体、および金属と半導体の接触抵抗を用いた抵抗体あり、半導体素子とワンチップで形成することが可能である。また、抵抗体１５４は、半導体装置の外部に設けても良い。また、図２０に描くように、パンチスルー電極１１５とソース電極１１０は、短絡させずに、ダイオード１５６を介して電気的に接続しても良い。これによって、逆方向電圧(負のＶｄｓ)において、ダイオード１５６が逆バイアス状態となり、逆方向電圧におけるアバランシェ降伏電圧を高め、素子の破壊を防ぐことが出来る。ダイオード１５６としては、＜第五の実施の形態＞で詳しく述べるように、同一基板上に作製したダイオードとワンチップで形成することが可能である。また、ダイオード１５６は、半導体装置の外部に設けても良い。
【0092】
また、図２１に描くように、Ｐ型バリア層１０２にオーミック接触したパンチスルー補助電極１１６を設けても良い。これにより、スイッチング時の装置のオン抵抗を下げることが出来る。このとき、この突き抜け降伏状態では、ドレイン電極１１２からパンチスルー電極１１５に向かって電流が流れており、ドレイン電極１１２とパンチスルー補助電極１１６の間ではほとんど電流は流れない。具体的には、ドレイン電極１１２からパンチスルー電極１１５に向かって電流が流れる電流に対して、ドレイン電極１１２とパンチスルー補助電極１１６で流れる電流は１千分の１以下であり、より好ましくは１万分の１以下である。これによって、パンチスルー補助電極１１６を設けても、降伏状態におけるユニポーラ動作が保たれ、均一な降伏電流の分布が得られる。パンチスルー補助電極１１６は、図２１に描かれるように、パンチスルー電極１１５と電気的に短絡させることが望ましい。【0093】
また、図２２に描くように、パンチスルー補助電極１１６は、パンチスルー電極１１５と一体で形成することで、お互いを短絡させても良い。これによって、装置面積を縮小して製造コストを下げられる。【0094】
また、図２３に描くように、パンチスルー補助電極１１６は、ゲート電極１１１と電気的に短絡させてもよい。これによって、オフ状態でのリーク電流を低減することが出来る。また、図２３では描かれていないが、抵抗体を介してパンチスルー補助電極１１６とゲート電極１１１を接続することで、降伏電流の装置内部での均一性を向上させることが出来る。【0095】
また、図２４に示す変形例が可能である。パンチスルー電極１１５は、Ｎ型コンタクト領域１０８を介してＮ型キャリア供給領域１０１と間接的に接続してもよい。また、パンチスルー補助電極１１６は、Ｐ型コンタクト領域１０９を介して間接的にＰ型バリア領域１０２と間接的に接続しても良い。また、ソース電極１１０、Ｎ型コンタクト領域１０５を介してＮ型伝導領域１０３と間接的に接続してもよい。また、ドレイン電極１１２、Ｎ型コンタクト領域１０７を介してＮ型伝導領域１０３と間接的に接続してもよい。これによって、コンタクトの抵抗を下げ、スイッチング動作を高速に行うことが出来る。【0096】
また、図２５に描くように、パンチスルー電極１１５、パンチスルー補助電極１１６、およびソース電極１１０は、一体化して形成しても良い。これによって、装置面積を縮小して、製造コストを抑えることが出来る。【0097】
また、図２６に示す変形例が可能である。低濃度耐圧制御領域１０４と組成の異なる分極層１３８により、低濃度耐圧制御領域１０４と分極層１３８のヘテロ接合界面に負の分極を発生させ、これによって誘起させた２次元正孔ガス１３２により、Ｐ型バリア領域１０２を形成する。これによって、Ｍｇドーピングだけでは不可能な、高濃度の正孔を有するＰ型バリア領域１０２を形成することが可能である。分極により発生する正孔濃度は温度に依存しない。よって、分極を用いることで、温度変動に対する、突き抜けによる降伏電圧の変動を大幅に減らすことが出来る。また、低濃度耐圧制御領域１０４と分極層１３８のヘテロ接合界面の付近に、さらにＭｇドーピングを行うことで、さらに正孔濃度を高めることが出来る。Ｍｇドーピングのみを用いてＰ型バリア領域１０２を形成する場合と比較して、Ｍｇドーピング濃度を下げられるため、温度変動に対する、突き抜けによる降伏電圧の変動を大幅に減らすことが出来る。このとき、Ｍｇ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。この変形例における降伏電流の経路１２０は、負の分極電荷を有するヘテロ接合界面を通過して流れることを特徴とする。【0098】
ここで２次元正孔ガスとは、ヘテロ接合界面における負の分極電荷により誘起される、ヘテロ接合界面に２次元的に分布した、正孔をさす。図２７に、図２６におけるドレイン電極１１２の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。分極層１３８は、低濃度耐圧制御領域１０４より、バンドギャップエネルギーの大きな窒化物半導体を用いることが望ましい。これによって、高濃度の２次元正孔ガス１３２を発生させることが出来る。具体的には、分極層１３８は、低濃度耐圧制御層１０４に対してバンドギャップエネルギーの大きな、ＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。
【0099】
図２８に、図２６におけるバンド構造の変形例の概略図を示す。分極層１３８と低濃度耐圧制御領域１０４の間で、組成を連続的に変化させることで、分極層１３８と耐圧制御領域１０４のヘテロ接合におけるバンド不連続を低減することが出来る。これによって、装置全体で均一な突き抜けによる降伏電流を流すことが出来るため、降伏の耐量を向上することが出来る。【0100】
また、図２９に示す変形例が可能である。分極層１３８と組成の異なる低濃度領域１４０により、分極層１３８と低濃度領域１４０のヘテロ接合界面に正の分極を発生させ、分極により誘起させた２次元電子ガス１３１により、Ｎ型キャリア供給領域１０１を形成する。これによって、Ｓｉドーピングだけでは不可能な、高濃度の電子を有するＮ型キャリア供給領域１０１を形成することが可能である。また、分極層１３８と低濃度領域１４０のヘテロ接合界面の付近に、さらにＳｉドーピングを行うことで、さらに電子濃度を高めることが出来る。これによって、Ｓｉドーピング濃度を下げられるため、温度変動に対する、突き抜けによる降伏電圧の変動を大幅に減らすことが出来る。このとき、Ｓｉ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。また、分極により発生する電子は移動度が高い。よって、分極を用いることで、サージ電圧に対して、瞬時に降伏電流を流すことが出来るので、装置の降伏の耐量を大きくすることが出来る。また、分極層１３８は、ＩｎＡｌＧａＮ、ＡｌＧａＮ、またはＩｎＡｌＮによって形成することが望ましい。とくに、ＩｎＡｌＮを用いる場合は、Ｉｎ組成は４０％以下であることが望ましく、Ｉｎ組成が１３〜２５％の範囲であることがより望ましい。【0101】
図３０に、図２９におけるドレイン電極１１２の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。低濃度領域１４０は、分極層１３８より、バンドギャップエネルギーの小さな窒化物半導体を用いることが望ましい。これによって、高濃度の２次元電子ガス１３１を発生させることが出来る。具体的には、低濃度領域１４０は、分極層１３８に対してバンドギャップエネルギーの小さな、ＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。【0102】
図３１に、図２９におけるバンド構造の変形例の概略図を示す。分極層１３８と低濃度領域１４０の間で、組成を連続的に変化させることで、分極層１３８と低濃度領域１４０のヘテロ接合におけるバンド不連続を低減することが出来る。これによって、装置全体で均一な突き抜けによる降伏電流を流すことが出来るため、降伏の耐量を向上することが出来る。また、図３２に示す変形例が可能である。低濃度領域１４０の下側に、Ｎ型下地層１２６を設け、このＮ型下地層１２６に対して、パンチスルー電極１１５を形成する。これによって、装置の作製コストを低減することが出来る。図３３に、図３２におけるドレイン電極１１２の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。
【0103】
また、図３４に描くように、ゲート電極１１１と表面バリア層１３４の間に、Ｐ型ゲート領域１２３を設けることで、ノーマリーオフ型のＨＦＥＴにおいてアバランシェ降伏を防ぎ、降伏の耐量を向上することが出来る。なお、符号１３３ａ，１３３ｂは、二次元電子ガスを示す。【0104】
また、図３５に描くように、トレンチゲート構造にすることで、ノーマリーオフ型のＨＦＥＴにおいてアバランシェ降伏を防ぎ、降伏の耐量を向上することが出来る。【0105】
また、図３６に描くように、本発明によるノーマリーオン型の突き抜け降伏機能を有するトランジスタ１５３と、ノーマリーオフ型のＳｉ−ＭＩＳＦＥＴ１５１をカスコード接続して、等価的にノーマリーオフ型のトランジスタを実現できる。降伏状態では、Ｓｉ−ＭＩＳＦＥＴ１５１はアバランシェ降伏を起こす。突き抜け降伏機能を有するトランジスタ１５３の部分は、突き抜けによる降伏動作となり、アバランシェ降伏は発生しない。ノーマリーオフ型のＳｉ−ＭＩＳＦＥＴ１５１に対して、突き抜け降伏機能を有するトランジスタ１５３の素子耐圧は大きい。具体的には、Ｓｉ−ＭＩＳＦＥＴ１５１に対して、突き抜け降伏機能を有するトランジスタ１５３の素子耐圧は、３倍以上であり、より望ましくは６倍以上である。これによって、降伏時にアバランシェ降伏を起こすＳｉ−ＭＩＳＦＥＴ１５１で消費されるエネルギーが小さくなる。降伏時に消費されるエネルギーの大きな、突き抜け降伏機能を有するトランジスタ１５３では、突き抜け降伏による降伏の耐量が大きいため、図３６の装置全体として、大きな降伏の耐量を持たせることが出来る。また、Ｓｉ−ＭＩＳＦＥＴのゲート絶縁膜の信頼性は、ワイドバンドギャップ半導体のゲート構造の信頼性と比較して格段に高く、図３６の構成にすることで、装置全体として大きな信頼性が得られる。また、図３６において、パンチスルー電極１１５は、ソース電極１１０、およびＳｉ−ＭＩＳＦＥＴ１５１のドレイン電極と電気的に短絡しているが、パンチスルー電極１１５を、ソース電極１１０、およびＳｉ−ＭＩＳＦＥＴ１５１のドレイン電極と電気的に切り離し、Ｓｉ−ＭＩＳＦＥＴ１５１のソース電極と電気的に短絡した形式に変形することが可能である。この変形よって、降伏状態での電圧の安定性が向上する。また、図３６におけるＳｉ−ＭＩＳＦＥＴ１５１は、Ｓｉにおける、各種の電界効果型トランジスタ、およびＮＰＮバイポーラトランジスタなどで置き換えることも可能である。
【0106】
カスコード接続とは、第一のトランジスタのドレイン電極と、第二のトランジスタのソース電極を短絡し、かつ、第二のトランジスタのゲート電極を、第一のトランジスタのソース電極と、電気的に接続した回路のことである。第二のトランジスタのゲート電極と、第一のトランジスタのソース電極の、電気的な接続は、短絡が望ましい。ただし、抵抗体、電圧源、インダクタ、およびコンデンサを介して接続してもよく、これによって降伏時における第一のトランジスタにかかる電圧を安定して制御することが可能となるため、装置の信頼性を向上することができる。【0107】
また、第一の実施の形態では、Ｎチャネル型のＨＦＥＴを示したが、Ｎ型とＰ型、ドナーとアクセプタ、正の分極と負の分極、および電子と正孔を入れかえることで、Ｐチャネル型のＨＦＥＴにおいても、本発明を用いることが出来る。また、第一の実施の形態では、窒化物半導体によるＨＦＥＴについて説明したが、ＳｉＣ、酸化物半導体、およびダイヤモンドなどの、他のワイドバンドギャップ半導体によるＨＦＥＴにおいても、本発明を用いることが出来る。
【0108】
ただし、降伏電流の流れる経路は、１種類のワイドバンドギャップ半導体で作製することが望ましい。２種類以上のワイドバンドギャップ半導体を用いると、その接合界面において、電子および正孔の流れが阻害され、装置全体において均一な突き抜け降伏を起こすことが困難になる。具体的に、図４では、降伏電流の経路１２０にあたる、表面バリア層１３４、低濃度耐圧制御領域１０４、Ｐ型バリア領域１０２、およびＮ型キャリア供給領域１０１は同種のワイドバンドギャップ半導体で形成することが望ましい。ただし、ワイドバンドギャップ半導体の結晶を構成する主成分となる周期律表の第２周期の元素が同じものを、同じ種類のワイドバンドギャップ半導体と呼ぶものとする。
【0109】
さらには、均一な突き抜け降伏を起こすためには、降伏電流の経路１２０において、ヘテロ接合界面におけるバンドオフセットが、小さいことが望ましい。具体的には、図４のようなＮチャネル型の装置では、伝導帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。Ｐチャネル型の装置の場合は、価電子帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。また、以上の第一の実施の形態による窒化物半導体装置における変形例は、組み合わせて使うことが可能である。また、本発明の趣旨に従い、適時変形することが可能である。
【実施例2】
【0110】
＜第二の実施の形態＞第二の実施の形態であるＳｉＣによるＭＩＳＦＥＴについて説明する。図３７に本発明によるＳｉＣによるＭＩＳＦＥＴの構造図を示す。基板２００を除き、ＭＩＳＦＥＴを形成する半導体材料のＳｉＣである。ＳｉＣのポリタイプは３Ｃ、６Ｈ、および４Ｈであることが望ましい。基板２００については、ＳｉＣ以外の材料も用いることが出来る。
また、特にポリタイプとして六方晶系の６Ｈおよび４Ｈが望ましく、さらに層構造は六方晶の結晶構造におけるｃ軸方向に積層することが望ましい。ｃ軸方向とは、［０００１］または［０００−１］方向のことである。ｃ軸方向の誘電率は、ａ軸方向に比べて大きいため、突き抜け降伏電圧、アバランシェ降伏電圧、および特性オン抵抗のトレードオフを改善して、小さなチップ面積で、高い素子耐圧とオン抵抗を両立できる。
【0111】
基板２００の材料については、高品質なＳｉＣの結晶成長が行えることが望ましい。特に、その上に形成される成長層と同じポリタイプであり、かつｃ面のＳｉＣ基板を用いることが望ましい。その他にも、Ｓｉ基板、ＳＯＩ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ)基板、ＳＯＳ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｓａｐｐｈｉｒｅ)基板、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(０００１)面もしくは(０００−１)面が望ましく、立方晶系では(１１１)面が望ましい。これによって、図３７の層構造をｃ軸方向に積層することが可能となる。【0112】
基板２００上に、Ｎ型キャリア供給領域２０１を形成する。Ｎ型キャリア供給領域２０１は、Ｎ型の導電性を有するＳｉＣからなる。Ｎ型にするために、ドナー不純物をドーピングすることが望ましく、Ｎ(窒素)をドーピングすることがより望ましい。Ｎのドーピング濃度は、好適には５×１０16ｃｍ-3以上であり、より好適には３×１０17ｃｍ-3以上である。ただし、ＳｉＣは、成長条件によってはノンドープでもＮ型が得られるため、Ｎ型キャリア供給領域２０１を、ノンドープで作製することも出来る。【0113】
Ｎ型キャリア供給領域２０１上に、Ｐ型バリア領域２０２を形成する。Ｐ型にするために、アクセプタ不純物をドーピングすることが望ましく、Ａｌをドーピングすることがより望ましい。Ａｌのドーピング濃度は、好適には１×１０16ｃｍ-3以上であり、より好適には３×１０16ｃｍ-3以上である。Ａｌ濃度を上げることで、室温付近での正孔の活性化率が低下する。これによって装置内部で降伏が起きた場所において、発熱により、正孔の活性化率が上昇し、自動的に突き抜けによる降伏が抑制される。これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Ａｌ濃度が高すぎると、活性率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Ａｌ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。【0114】
Ｐ型バリア領域２０２上に、低濃度耐圧制御領域２０４を形成する。低濃度耐圧制御領域２０４は、低濃度Ｐ型、低濃度Ｎ型、および半絶縁のＳｉＣからなる。キャリア濃度を下げるため、ノンドープで作製することが望ましい。ただし、ＮドナーやＡｌアクセプタを低濃度で添加をしてもよい。また、高抵抗化するために、ＯやＣなどの深い準位を形成する不純物を添加してもよい。キャリア濃度は、好適には１×１０16ｃｍ-3以下であり、より好適には５×１０15ｃｍ-3以下である。膜厚については、耐圧を決定する重要なパラメータであり、耐圧によって設計する必要があり、耐圧２００Ｖ以上では、０.７μｍ以上である。耐圧６００Ｖ以上では、２.１μｍ以上である。【0115】
低濃度耐圧制御領域２０４上に、Ｎ型伝導領域２０３を形成する。装置のオン状態において、Ｎ型伝導領域２０３を通して、ソース電極２１０からドレイン電極２１２にキャリアである電子が流れる。３００Ｋにおける、Ｎ型伝導領域２０３のシート電子濃度は、３×１０12ｃｍ-2以上であり、より望ましくは６×１０12ｃｍ-2以上である。また、Ｎ型伝導領域２０３のシート電子濃度は、Ｐ型バリア領域２０２のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度とは、基板表面に対して垂直の方向に、Ｎ型伝導領域２０３の電子濃度を積分した値とする。【0116】
ソース電極２１０のコンタクト抵抗を低減するため、Ｎ型コンタクト領域２０５およびＰ型コンタクト領域２０６を形成する。また、ドレイン電極２１２のコンタクト抵抗を低減するためＮ型コンタクト領域２０７を形成する。パンチスルー電極２１５は、Ｎ型キャリア供給領域２０１に対して、電子のやり取りに関するオーミック接触している。
【0117】
ドレイン電極２１２は、Ｎ型伝導領域２０３に対して、電子のやり取りに関するオーミック接触している。ソース電極２１０は、Ｎ型伝導領域２０３に対して、電子のやり取りに関するオーミック接触している。
図３７に描かれるように、パンチスルー電極２１５とソース電極２１０は電気的に短絡している。
【0118】
ゲート電極２１１は、ゲート絶縁膜２２４の上に形成されている。これにより、ＭＩＳ(Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｏｔｏｒ)構造のゲートが形成されている。ゲート電極２１１の材料としては、様々な材料を用いることが出来るが、例えばＮｉ系合金およびＰｔ系合金が挙げられる。ゲート絶縁膜２２４の材料は、特に限定されないが、例えば、ＳｉＯ2、ＳｉＮｘ、Ａｌ2Ｏ3、ＡｌＮ、およびダイヤモンドなどが挙げられる。ＡｌＮやダイヤモンドは、半導体であると同時に、絶縁膜としても用いることが出来る。【0119】
ソース電極２１０とゲート電極２１１の横方向の距離は、５μｍ以下であり、望ましくは２μｍ以下である。ゲート電極２１１とドレイン電極２１２の横方向の距離は、低濃度耐圧制御層２０４の膜厚に対して、大きいことが望ましく、より望ましくは１.２倍以上である。また、Ｐ型バリア領域２０２に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、Ｐ型バリア領域２０２は、Ｎ型伝導領域２０３、およびＮ型キャリア供給領域２０１により、すべての電極からＰＮ接合分離がされており、電気的に浮いている。これにより装置の作製コストを大幅に低減できる。
【0120】
ゼロバイアス時(Ｖｄｓ＝０Ｖ)のＮ型伝導領域２０３とＰ型バリア領域２０２の間の空乏層幅は、Ｐ型バリア領域２０２とＮ型キャリア供給領域２０１の間の空乏層幅と比較して、大きいことが望ましく、具体的は２倍以上であり、より好適には５倍以上である。オン状態およびオフ状態におけるＳｉＣ−ＭＩＳＦＥＴの動作は、＜第一の実施の形態＞における窒化物半導体ＨＦＥＴと同じであり、そのＩ−Ｖ特性は図６に相当する。
【0121】
図３７のＳｉＣ−ＭＩＳＦＥＴにおける、Ｐ型バリア領域２０２のシート正孔濃度に対する、３００ＫでのＢＶの値を、デバイスシミュレーションによる仮想実験により検証した。図３８にシミュレーション結果を示す。シート正孔濃度が１.３×１０13ｃｍ-2以下では、降伏は突き抜けによっておこり、それ以上では、アバランシェ降伏が起きた。よって、本発明でのＳｉＣによる半導体装置における、シート正孔濃度は、１.３×１０13ｃｍ-2以下である。ここで、シート正孔濃度(単位はｃｍ-2)とは、ドレイン電極２１２の下側に位置するＰ型バリア領域２０２において、基板表面に対して垂直の方向に正孔濃度(単位はｃｍ-3)を積分した値とする。また、異なるポリタイプのＳｉＣヘテロ接合界面における負の分極により形成される２次元正孔ガスを、Ｐ型バリア領域２０２として用いることも可能である。具体的には、３Ｃ−ＳｉＣ／６Ｈ−ＳｉＣヘテロ接合、および３Ｃ−ＳｉＣ／４Ｈ−ＳｉＣヘテロ接合における分極が挙げられる。分極を用いることで、温度変化に対する突き抜け降伏電圧の変動を抑制することが出来る。
【0122】
また、図３７に示した本発明によるＳｉＣ−ＭＩＳＦＥＴの構造は、本発明の趣旨に従い、変形することが可能である。以下では、具体的な変形例を挙げる。図３７では描かれていないが、基板２００上とＮ型キャリア供給領域２０１の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。例えば、基板２００またはＮ型キャリア供給領域２０１と同じポリタイプのＳｉＣからなる層構造を挿入しても良い。
【0123】
また、図３７では描かれていないが、装置の表面を絶縁保護膜で覆うことが望ましい。絶縁膜としては、例えばＳｉＯ2、ＳｉＮx、Ａｌ2Ｏ3、ＡｌＮおよびダイヤモンドなどが挙げられる。【0124】
また、図３９に示すように、Ｐ型コンタクト領域２０６を、Ｐ型バリア領域２０２と繋げてもよい。これによって、ソース電極２１０にパンチスルー補助電極２１６の役割を持たせることができる。これによって、スイッチング時のオン抵抗を低減することが出来る。また、＜第一の実施形態＞における変形例と同じ趣旨の変形を、ＳｉＣ−ＭＩＳＦＥＴでも行うことが出来る。また、第二の実施の形態では、Ｎチャネル型のＭＩＳＦＥＴを示したが、Ｎ型とＰ型、ドナーとアクセプタ、正の分極と負の分極、および電子と正孔を入れかえることで、Ｐチャネル型のＭＩＳＦＥＴにおいても、本発明を用いることが出来る。
【0125】
また、第二の実施の形態では、ＳｉＣ−ＭＩＳＦＥＴについて説明したが、窒化物半導体、酸化物半導体、およびダイヤモンドなどの、他のワイドバンドギャップ半導体によるＭＩＳＦＥＴにおいても、本発明を用いることが出来る。【0126】
ただし、降伏電流の流れる経路は、１種類のワイドバンドギャップ半導体で作製することが望ましい。２種類以上のワイドバンドギャップ半導体を用いると、その接合界面において、電子および正孔の流れが阻害され、装置全体において均一な突き抜け降伏を起こすことが困難になる。具体的に、図３７では、降伏電流の経路２２０にあたる、Ｎ型コンタクト領域２０７、Ｎ型伝導領域２０３、低濃度耐圧制御領域２０４、Ｐ型バリア領域２０２、およびＮ型キャリア供給領域２０１は同種のワイドバンドギャップ半導体で形成することが望ましい。【0127】
さらには、均一な突き抜け降伏を起こすためには、降伏電流の経路２２０において、ヘテロ接合界面を含む場合、そのバンドオフセットが、小さいことが望ましい。具体的には、Ｎチャネル型の装置では、伝導帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。Ｐチャネル型の装置の場合は、価電子帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。【実施例3】
【0128】
＜第三の実施の形態＞第三の実施の形態であるＳｉＣによるＪＦＥＴについて説明する。図４０に本発明によるＳｉＣによるＭＩＳＦＥＴの構造図を示す。基板３００を除き、ＭＩＳＦＥＴを形成する半導体材料のＳｉＣである。ＳｉＣのポリタイプは３Ｃ、６Ｈ、および４Ｈであることが望ましい。基板３００については、ＳｉＣ以外の材料も用いることが出来る。
また、特にポリタイプとして六方晶系の６Ｈおよび４Ｈが望ましく、さらに層構造は六方晶の結晶構造におけるｃ軸方向に積層することが望ましい。ｃ軸方向とは、［０００１］または［０００−１］方向のことである。ｃ軸方向の誘電率は、ａ軸方向に比べて大きいため、突き抜け降伏電圧、アバランシェ降伏電圧、および特性オン抵抗のトレードオフを改善して、小さなチップ面積で、高い素子耐圧とオン抵抗を両立できる。
【0129】
基板３００の材料については、高品質なＳｉＣの結晶成長が行えることが望ましい。特に、その上に形成される成長層と同じポリタイプであり、かつｃ面のＳｉＣ基板を用いることが望ましい。その他にも、Ｓｉ基板、ＳＯＩ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ)基板、ＳＯＳ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｓａｐｐｈｉｒｅ)基板、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(０００１)面もしくは(０００−１)面が望ましく、立方晶系では(１１１)面が望ましい。これによって、図４０の層構造をｃ軸方向に積層することが可能となる。【0130】
基板３００上に、Ｎ型キャリア供給領域３０１を形成する。Ｎ型キャリア供給領域３０１は、Ｎ型の導電性を有するＳｉＣからなる。Ｎ型にするために、ドナー不純物をドーピングすることが望ましく、Ｎ(窒素)をドーピングすることがより望ましい。Ｎのドーピング濃度は、好適には５×１０16ｃｍ-3以上であり、より好適には３×１０17ｃｍ-3以上である。ただし、ＳｉＣは、成長条件によってはノンドープでもＮ型が得られるため、Ｎ型キャリア供給領域３０１を、ノンドープで作製することも出来る。【0131】
Ｎ型キャリア供給領域３０１上に、Ｐ型バリア領域３０２を形成する。Ｐ型にするために、アクセプタ不純物をドーピングすることが望ましく、Ａｌをドーピングすることがより望ましい。Ａｌのドーピング濃度は、好適には１×１０16ｃｍ-3以上であり、より好適には３×１０16ｃｍ-3以上である。Ａｌ濃度を上げることで、室温付近での正孔の活性化率が低下する。これによって装置内部で降伏が起きた場所において、発熱により、正孔の活性化率が上昇し、自動的に突き抜けによる降伏が抑制される。これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Ａｌ濃度が高すぎると、活性率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Ａｌ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。【0132】
Ｐ型バリア領域３０２上に、低濃度耐圧制御領域３０４を形成する。低濃度耐圧制御領域３０４は、低濃度Ｐ型、低濃度Ｎ型、および半絶縁のＳｉＣからなる。キャリア濃度を下げるため、ノンドープで作製することが望ましい。ただし、ＮドナーやＡｌアクセプタを低濃度で添加をしてもよい。また、高抵抗化するために、ＯやＣなどの深い準位を形成する不純物を添加してもよい。キャリア濃度は、好適には１×１０16ｃｍ-3以下であり、より好適には５×１０15ｃｍ-3以下である。膜厚については、耐圧を決定する重要なパラメータであり、耐圧によって設計する必要があり、耐圧２００Ｖ以上では、０.７μｍ以上である。耐圧６００Ｖ以上では、２.１μｍ以上である。【0133】
低濃度耐圧制御領域３０４上に、Ｎ型伝導領域３０３を形成する。装置のオン状態において、Ｎ型伝導領域３０３を通して、ソース電極３１０からドレイン電極３１２にキャリアである電子が流れる。３００Ｋにおける、Ｎ型伝導領域３０３のシート電子濃度は、３×１０12ｃｍ-2以上であり、より望ましくは６×１０12ｃｍ-2以上である。また、Ｎ型伝導領域３０３のシート電子濃度は、Ｐ型バリア領域３０２のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度とは、基板表面に対して垂直の方向に、Ｎ型伝導領域３０３の電子濃度を積分した値とする。【0134】
ソース電極３１０のコンタクト抵抗を低減するため、Ｎ型コンタクト領域３０５を形成する。また、ドレイン電極３１２のコンタクト抵抗を低減するためＮ型コンタクト領域３０７を形成する。パンチスルー電極３１５は、Ｎ型キャリア供給領域３０１に対して、電子のやり取りに関するオーミック接触している。
【0135】
ドレイン電極３１２は、Ｎ型伝導領域３０３に対して、電子のやり取りに関するオーミック接触している。ソース電極３１０は、Ｎ型伝導領域３０３に対して、電子のやり取りに関するオーミック接触している。
図４０に描かれるように、パンチスルー電極３１５とソース電極３１０は電気的に短絡している。
【0136】
ゲート電極３１１は、Ｐ型ゲート領域３２３の上に形成されている。これにより、ＰＮ接合構造のゲートが形成されている。Ｐ型ゲート領域３２３の材料としては、Ｎ型伝導領域３０３と同じポリタイプのＳｉＣを用いることが望ましい。【0137】
ソース電極３１０とゲート電極３１１の横方向の距離は、５μｍ以下であり、望ましくは２μｍ以下である。ゲート電極３１１とドレイン電極３１２の横方向の距離は、低濃度耐圧制御層３０４の膜厚に対して、大きいことが望ましく、より望ましくは１.２倍以上である。また、Ｐ型バリア領域３０２に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、Ｐ型バリア領域３０２は、Ｎ型伝導領域３０３、およびＮ型キャリア供給領域３０１により、すべての電極からＰＮ接合分離がされており、電気的に浮いている。これにより装置の作製コストを大幅に低減できる。
【0138】
ゼロバイアス時(Ｖｄｓ＝０Ｖ)のＮ型伝導領域３０３とＰ型バリア領域３０２の間の空乏層幅は、Ｐ型バリア領域３０２とＮ型キャリア供給領域３０１の間の空乏層幅と比較して、大きいことが望ましく、具体的は２倍以上であり、より好適には５倍以上である。【0139】
オン状態およびオフ状態におけるＳｉＣ−ＪＦＥＴの動作は、＜第一の実施の形態＞における窒化物半導体ＨＦＥＴと同じであり、そのＩ−Ｖ特性は図６に相当する。また、３００ＫでのＢＶの値を、デバイスシミュレーションによる仮想実験により検証した。その結果、シート正孔濃度が１.３×１０13ｃｍ-2以下では、降伏は突き抜けによっておこり、それ以上では、アバランシェ降伏が起きた。よって、本発明でのＳｉＣによる半導体装置における、シート正孔濃度は、１.３×１０13ｃｍ-2以下である。ここで、シート正孔濃度(単位はｃｍ-2)とは、ドレイン電極３１２の下側に位置するＰ型バリア領域３０２において、基板表面に対して垂直の方向に正孔濃度(単位はｃｍ-3)を積分した値とする。
また、異なるポリタイプのＳｉＣヘテロ接合界面における負の分極により形成される２次元正孔ガスを、Ｐ型バリア領域３０２として用いることも可能である。具体的には、３Ｃ−ＳｉＣ／６Ｈ−ＳｉＣヘテロ接合、および３Ｃ−ＳｉＣ／４Ｈ−ＳｉＣヘテロ接合における分極が挙げられる。分極を用いることで、温度変化に対する突き抜け降伏電圧の変動を抑制することが出来る。
【0140】
また、図４０に示した本発明によるＳｉＣ−ＪＦＥＴの構造は、本発明の趣旨に従い、変形することが可能である。以下では、具体的な変形例を挙げる。図４０では描かれていないが、基板３００上とＮ型キャリア供給領域３０１の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。例えば、基板３００またはＮ型キャリア供給領域３０１と同じポリタイプのＳｉＣからなる層構造を挿入しても良い。
【0141】
また、図４０では描かれていないが、装置の表面を絶縁保護膜で覆うことが望ましい。絶縁膜としては、例えばＳｉＯ2、ＳｉＮx、Ａｌ2Ｏ3、ＡｌＮおよびダイヤモンドなどが挙げられる。【0142】
また、＜第一の実施形態＞および＜第二の実施形態＞における変形例と同じ趣旨の変形を、ＳｉＣ−ＪＦＥＴでも行うことが出来る。また、第三の実施の形態では、Ｎチャネル型のＪＦＥＴを示したが、Ｎ型とＰ型、ドナーとアクセプタ、正の分極と負の分極、および電子と正孔を入れかえることで、Ｐチャネル型のＪＦＥＴにおいても、本発明を用いることが出来る。【0143】
また、第三の実施の形態では、ＳｉＣ−ＪＦＥＴについて説明したが、窒化物半導体、酸化物半導体、およびダイヤモンドなどの、他のワイドバンドギャップ半導体によるＪＦＥＴにおいても、本発明を用いることが出来る。ただし、降伏電流の流れる経路は、１種類のワイドバンドギャップ半導体で作製することが望ましい。２種類以上のワイドバンドギャップ半導体を用いると、その接合界面において、電子および正孔の流れが阻害され、装置全体において均一な突き抜け降伏を起こすことが困難になる。具体的に、図４０では、降伏電流の経路３２０にあたる、Ｎ型コンタクト領域３０７、Ｎ型伝導領域３０３、低濃度耐圧制御領域３０４、Ｐ型バリア領域３０２、およびＮ型キャリア供給領域３０１は同種のワイドバンドギャップ半導体で形成することが望ましい。
【0144】
さらには、均一な突き抜け降伏を起こすためには、降伏電流の経路３２０において、ヘテロ接合界面を含む場合、そのバンドオフセットが、小さいことが望ましい。具体的には、Ｎチャネル型の装置では、伝導帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。Ｐチャネル型の装置の場合は、価電子帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。【実施例4】
【0145】
＜第四の実施の形態＞第四の実施の形態である窒化物半導体によるＳＢＤについて説明する。図４１に本発明による窒化物半導体ＳＢＤの構造図を示す。＜第一の実施の形態＞におけるソース電極１１０を、Ｎ型伝導領域４０３に対してショットキー特性を有するアノード電極４１３に置き換え、かつ、＜第一の実施の形態＞におけるドレイン電極１１２を、Ｎ型伝導領域４０３に対してオーミック特性を有するカソード電極４１４に置き換え、かつ、＜第一の実施の形態＞におけるオン状態を、ダイオードにおける順バイアス状態であり、カソード電極４１４の電位に対するアノード電極４１３の電位(以下、Ｖａｃ)が正の値でありアノード電極４１３からカソード電極４１４に向けて電流が流れる状態に置き換え、かつ、＜第一の実施の形態＞におけるオフ状態を、ダイオードにおける逆バイアス状態であり、Ｖａｃが負の値であり、アノード電極４１３とカソード電極４１４の間で電流が流れない状態に置き換えることで、本発明をダイオードに適用することができる。
【0146】
具体的には、基板４００を除き、ＳＢＤを形成する半導体材料の化学式は、次式(４)で表わされる窒化物半導体である。【0147】
【数4】
【0148】
式中ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１を満足させる数値をもつものとする。基板４００については、窒化物半導体以外の材料も用いることが出来る。【0149】
また、本発明による層構造は六方晶の結晶構造におけるｃ軸方向に積層することが望ましい。ｃ軸方向とは、［０００１］または［０００−１］方向のことである。基板４００の材料については、高品質な窒化物半導体の結晶成長が行えることが望ましい。例えば、Ｓｉ基板、ＳＯＩ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ)基板、ＳＯＳ(Ｓｉｌｉｃｏｎ−ｏｎ−Ｓａｐｐｈｉｒｅ)基板、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(０００１)面もしくは(０００−１)面が望ましく、立方晶系では(１１１)面が望ましい。これによって、図４１の層構造をｃ軸方向に積層することが可能となる。
【0150】
基板４００上に、Ｎ型キャリア供給領域４０１を形成する。Ｎ型キャリア供給領域４０１は、Ｎ型の導電性を有する窒化物半導体からなる。Ｎ型キャリア供給領域４０１は、Ｎ型のＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。Ｎ型にするために、ドナー不純物をドーピングすることが望まく、Ｓｉをドーピングすることがより望ましい。Ｓｉのドーピング濃度は、好適には５×１０16ｃｍ-3以上であり、より好適には３×１０17ｃｍ-3以上である。ただし、窒化物半導体は、成長条件によってはノンドープでもＮ型が得られるため、Ｎ型キャリア供給領域４０１を、ノンドープで作製することも出来る。Ｎ型キャリア供給領域４０１の膜厚は、１０ｎｍ以上あることが望ましく、１００ｎｍ以上であることがより望ましい。【0151】
Ｎ型キャリア供給領域４０１上に、Ｐ型バリア領域４０２を形成する。Ｐ型バリア領域４０２は、Ｐ型の導電性を有する窒化物半導体からなる。Ｐ型バリア領域４０２は、Ｐ型のＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２種類以上の窒化物半導体層による多層膜としても良い。Ｐ型にするために、アクセプタ不純物をドーピングすることが望ましく、Ｍｇをドーピングすることがより望ましい。Ｍｇのドーピング濃度は、好適には１×１０16ｃｍ-3以上であり、より好適には３×１０16ｃｍ-3以上である。Ｍｇ濃度を上げることで、室温付近での正孔の活性化率が低下する。これによって装置内部で降伏が起きた場所において、発熱により、正孔の活性化率が上昇し、自動的に突き抜けによる降伏が抑制される。これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Ｍｇ濃度が高すぎると、活性率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Ｍｇ濃度は２×１０19ｃｍ-3以下であることが望ましく、５×１０18ｃｍ-3以下であることがより望ましい。また、Ｎ型キャリア供給領域４０１に、Ｉｎ組成が２％〜３０％のＩｎＧａＮを用いることで、温度の変動を抑制できる。
【0152】
Ｐ型バリア領域４０２上に、低濃度耐圧制御領域４０４を形成する。低濃度耐圧制御領域４０４は、低濃度Ｐ型、低濃度Ｎ型、および半絶縁の窒化物半導体からなる。低濃度耐圧制御領域４０４は、キャリア濃度の低いＩｎＡｌＧａＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、またはＩｎＧａＮにより形成することが望ましい。ただし、組成の異なる２層以上の窒化物半導体層による多層膜としても良い。キャリア濃度を下げるため、ノンドープで作製することが望ましい。ただし、ＳｉドナーやＭｇアクセプタを低濃度で添加をしてもよい。また、高抵抗化するために、ＯやＣなどの深い準位を形成する不純物を添加してもよい。キャリア濃度は、好適には１×１０16ｃｍ-3以下であり、より好適には５×１０15ｃｍ-3以下である。膜厚については、耐圧を決定する重要なパラメータであり、耐圧によって設計する必要があり、耐圧２００Ｖ以上では、０.５μｍ以上である。耐圧６００Ｖ以上では、１.５μｍ以上である。【0153】
低濃度耐圧制御領域４０４上に、表面バリア層４３４を形成する。低濃度耐圧制御領域４０４と表面バリア層４３４のヘテロ接合界面に正の分極電荷を誘起することで、２次元電子ガス４３３を形成している。表面バリア層４３４を、低濃度耐圧制御領域４０４よりバンドギャップの大きな窒化物半導体層で形成することで、高密度の２次元電子ガス４３３が得られる。表面バリア層４３４の膜厚は、２ｎｍ〜７０ｎｍの範囲であることが望ましい。【0154】
装置のオン状態において、２次元電子ガス４３３を通して、カソード電極４１４からアノード電極４１３にキャリアである電子が流れる。そのため、２次元電子ガス４３３がＮ型伝導領域４０３の役割を果たす。また、表面バリア層４３４の全体もしくは一部に、Ｓｉをドーピングしてもよく、これにより２次元電子ガス４３３のキャリア密度を増大させ、装置のオン抵抗を下げることが出来る。このときの、Ｓｉのドーピング濃度は、好適には５×１０19ｃｍ-3以下であり、より好適には１×１０19ｃｍ-3以下である。ただし、ヘテロ界面における正の分極により、ノンドープでも２次元電子ガス４３３を形成できるので、表面バリア層４３４は、ノンドープで作製してもよい。また、組成の異なる２層以上の窒化物半導体層による多層膜により、表面バリア層４３４を形成しても良い。具体的には、ＩｎＧａＮ／ＩｎＡｌＧａＮの２層構造により表面バリア層４３４を形成してもよく、またＧａＮ／ＡｌＧａＮの２層構造により表面バリア層４３４を形成してもよい。【0155】
ここで２次元電子ガスとは、ヘテロ接合界面における正の分極電荷により誘起される、ヘテロ接合界面近傍に２次元的に分布した、電子をさす。３００Ｋにおける、Ｎ型伝導領域４０３のシート電子濃度は、５×１０12ｃｍ-2以上であり、より望ましくは１×１０13ｃｍ-2以上である。また、Ｎ型伝導領域４０３のシート電子濃度は、Ｐ型バリア領域４０２のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度とは、基板表面に対して垂直の方向に、Ｎ型伝導領域４０３の電子濃度を積分した値とする。
【0156】
パンチスルー電極４１５は、Ｎ型キャリア供給領域４０１に対して、電子のやり取りに関するオーミック接触している。パンチスルー電極４１５の材料としては、Ｔｉ系合金が挙げられる。カソード電極４１４は、Ｎ型伝導領域４０３に対して、電子のやり取りに関するオーミック接触している。カソード電極４１４の材料としては、Ｔｉ系合金が挙げられる。
アノード電極４１３は、Ｎ型伝導領域４０３に対して、電子のやり取りに関するショットキー接触している。アノード電極４１３の材料としては、Ｎｉ系合金やＰｔ系合金が挙げられる。
【0157】
図４１に描かれるように、パンチスルー電極４１５とアノード電極４１３は電気的に短絡している。アノード電極４１３とカソード電極４１４の横方向の距離は、低濃度耐圧制御層４０４の膜厚に対して、大きいことが望ましく、より望ましくは１.２倍以上である。
【0158】
また、Ｐ型バリア領域４０２に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、Ｐ型バリア領域４０２は、Ｎ型伝導領域４０３、およびＮ型キャリア供給領域４０１により、すべての電極からＰＮ接合分離がされており、電気的に浮いている。これにより装置の作製コストを大幅に低減できる。【0159】
以下では、図４１に示した窒化物半導体ＳＢＤの動作について説明する。図４２にこの窒化物半導体ＳＢＤにおけるＩ−Ｖ特性の概略図を示す。ここで、半導体からカソード電極に電流が流れ出る場合を正のカソード電流とし、カソード電極から半導体に電流が流れこむ場合を負のカソード電流とする。図４２の構造におけて、Ｖａｃ＝０Ｖでのバンド構造は、＜第一の実施の形態＞における図５に相当する。Ｖａｃが正の値であり、ダイオードの順バイアス状態にあたるオン状態では、カソード電極４１４からアノード電極４１３からに向かって、Ｎ型伝導領域４０３を通して電子が運ばれる。電子は負の電荷をもっているので、オン電流としては、アノード電極４１３からカソード電極４１４に向かって流れる。【0160】
次に、Ｖａｃが負の値であり、ダイオードの逆バイアス状態にあたるオフ状態では、負のＶａｃを印加すると、まず、図４２に描くように微小なリーク電流が流れる。リーク電流の値は、オン状態におけるオン電流の１千分の１以下であり、より望ましくは１万分の１以下である。【0161】
さらにＶａｃを負の方向に増加させていくと、Ｐ型バリア領域４０２の一部、とくに、カソード電極４１４の垂直下に位置する箇所で、正孔の空乏化が起こる。Ｖａｃが突き抜けによる降伏電圧Ｖｐｔに達した時、Ｎ型伝導領域４０３と、Ｎ型キャリア供給領域４０１が空乏層でつながり、突き抜けによる降伏状態となる。これによって、電子がパンチスルー電極４１５から注入され、Ｎ型キャリア供給領域４０１を経由して、Ｐ型バリア領域４０２の正孔が空乏化した箇所を通過して、カソード電極４１４に到達する。この突き抜けによる降伏電流の経路４２０は、負の電荷をもつ電子の流れと逆向きになる。突き抜けが起こることによって、図４２に描かれるようにＶｐｔより負の方向に大きなＶａｃにおいて、オフ状態であるにもかかわらず、カソード電流が流れる。【0162】
この突き抜け降伏時のカソード電極４１４の下側に位置する半導体領域のバンド構造は、＜第一の実施の形態＞における図７に相当する。この突き抜け降伏状態では、カソード電極４１４からパンチスルー電極４１５に向かって電流が流れており、カソード電極４１４とアノード電極４１３の間ではほとんど電流は流れない。具体的には、カソード電極４１４からパンチスルー電極４１５に向かって電流が流れる電流に対して、カソード電極４１４とアノード電極４１３の間で流れる電流は、１千分の１以下であり、より好ましくは１万分の１以下である。
【0163】
また、本発明による半導体装置は、Ｖｐｔが、アバランシェ降伏電圧Ｖａｖａより低く設計されており、アバランシェ降伏を起こさない。これによって、アバランシェ降伏による破壊を防ぐことが出来る。また、本発明による半導体装置における装置耐圧ＢＶは、Ｖｐｔにより決定される。ここで、半導体装置におけるＢＶとは、オフ状態が維持できなくなり電流が流れ始める電圧のことであり、ダイオードではカソード電流が流れ始めるＶａｃのことである。
【0164】
図４１の窒化物半導体ＳＢＤにおける、Ｐ型バリア領域４０２のシート正孔濃度に対する、３００ＫでのＢＶの値を、デバイスシミュレーションによる仮想実験により検証した。その結果、シート正孔濃度が１.７×１０13ｃｍ-2以下では、降伏は突き抜けによっておこり、それ以上では、アバランシェ降伏が起きた。よって、本発明での窒化物半導体による半導体装置における、シート正孔濃度は、１.７×１０13ｃｍ-2以下である。ここで、シート正孔濃度(単位はｃｍ-2)とは、ドレイン電極４１２の下側に位置するＰ型バリア領域４０２において、基板表面に対して垂直の方向に正孔濃度(単位はｃｍ-3)を積分した値とする。
【0165】
また、図４１に示した本発明による窒化物半導体装置の構造は、本発明の趣旨に従い、変形することが可能である。以下では、具体的な変形例を挙げる。【0166】
図４１では描かれていないが、基板４００上とＮ型キャリア供給領域４０１の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。とくに、窒化物半導体の結晶性を向上させるための、初期成長層を含んでも良い。具体的には、一般的に用いられている低温ＧａＮ緩衝層、低温ＡｌＧａＮ緩衝層、低温ＡｌＮ緩衝層、横方向成長のための各種絶縁体などが挙げられる。【0167】
また、図４１では描かれていないが、装置の表面を絶縁保護膜で覆うことが望ましい。絶縁膜としては、例えばＳｉＯ2、ＳｉＮx、Ａｌ2Ｏ3、ＡｌＮおよびダイヤモンドなどが挙げられる。【0168】
また、図４１では描かれていないが、表面バリア層４３４と低濃度耐圧制御領域４０４の間に、スペーサ層を挿入してもよい。スペーサ層の挿入により移動度が改善し、これによってオン抵抗を下げることが出来る。スペーサ層は窒化物半導体であり、表面バリア層４３４よりバンドギャップエネルギーが大きい。好適には、厚さ３ｎｍ以下のＡｌＮ層とする。【0169】
また、図４１では描かれていないが、表面バリア層４３４と低濃度耐圧制御領域４０４の間に、キャリアの閉じ込めを促進するための井戸層を挿入してもよい。これによって、オフ状態でのリーク電流を低減できる。井戸層は窒化物半導体であり、低濃度耐圧制御領域４０４よりバンドギャップエネルギーが小さい。好適には、厚さ５００ｎｍ以下のＩｎＧａＮ層である。より好適には、厚さ５０ｎｍ以下のＩｎＧａＮ層である。【0170】
また、＜第一の実施の形態＞におけるソース電極１１０を、Ｎ型伝導領域４０３に対してショットキー特性を有するアノード電極４１３に置き換え、かつ、＜第一の実施の形態＞におけるドレイン電極１１２を、Ｎ型伝導領域４０３に対してオーミック特性を有するカソード電極４１４に置き換え、かつ、＜第一の実施の形態＞におけるオン状態を、ダイオードにおける順バイアス状態であり、Ｖａｃが正の値であり、アノード電極４１３からカソード電極４１４に向けて電流が流れる状態に置き換え、かつ、＜第一の実施の形態＞におけるオフ状態を、ダイオードにおける逆バイアス状態であり、Ｖａｃが負の値であり、アノード電極４１３とカソード電極４１４の間で電流が流れない状態に置き換えることで、＜第一の実施の形態＞における変形例と、同様の主旨の変形を行うことができる。【0171】
また、第四の実施の形態では、オン状態でのオン電流を運ぶキャリアが電子であるＳＢＤを示したが、Ｎ型とＰ型、ドナーとアクセプタ、正の分極と負の分極、および電子と正孔を入れかえることで、正孔をキャリアに用いたＳＢＤにおいて、本発明を用いることが出来る。また、ＳＢＤ以外のダイオードにおいても本発明を用いることが出来る。とくに、ＪＢＳＤなどのユニポーラ型のダイオードにおいて、効果が得られる。【0172】
また、第四の実施の形態では、窒化物半導体によるＳＢＤについて説明したが、ＳｉＣ、酸化物半導体、およびダイヤモンドなどの、他のワイドバンドギャップ半導体によるＳＢＤにおいても、本発明を用いることが出来る。【0173】
ただし、降伏電流の流れる経路は、１種類のワイドバンドギャップ半導体で作製することが望ましい。２種類以上のワイドバンドギャップ半導体を用いると、その接合界面において、電子および正孔の流れが阻害され、装置全体において均一な突き抜け降伏を起こすことが困難になる。具体的に、図４１では、降伏電流の経路４２０にあたる、表面バリア層４３４、低濃度耐圧制御領域４０４、Ｐ型バリア領域４０２、およびＮ型キャリア供給領域４０１は同種のワイドバンドギャップ半導体で形成することが望ましい。ただし、ワイドバンドギャップ半導体の結晶を構成する主成分となる周期律表の第２周期の元素が同じものを、同じ種類のワイドバンドギャップ半導体と呼ぶものとする。
【0174】
さらには、均一な突き抜け降伏を起こすためには、降伏電流の経路４２０において、ヘテロ接合界面におけるバンドオフセットが、小さいことが望ましい。具体的には、図４１のようなオン電流を電子が運ぶ装置では、伝導帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。オン電流を正孔が運ぶ装置の場合は、価電子帯のオフセットが０.５ｅＶ以下であることが望ましく、より好適には０.１ｅＶ以下である。【実施例5】
【0175】
＜第五の実施の形態＞また、本発明による複数の半導体装置を、同一基板上に作製することで、パワー半導体装置の集積回路をワンチップで作製することが出来る。ワンチップ集積回路では、必然的に半導体素子の数が増えるため、アバランシェ降伏による破壊の問題がより深刻である。つまり、集積回路内の一つの装置がアバランシェ降伏により破壊されても、破壊された装置を単体で取り換えることができないため、集積回路全体の取り換えが要求される。それによって、取り換えにおけるコストが装置の数が増えるにしたがって甚大となる。本発明による半導体装置は、アバランシェ降伏による破壊を防ぐことができるため、ワンチップ集積回路にもちいることで、その信頼性を飛躍的に高めることができる。
【0176】
図４３に、本発明による集積回路の一例として、窒化物半導体によるＨＦＥＴ５５３とＳＢＤ５５５をワンチップで組み合わせた簡単な集積回路の構造図を示す。この回路は、ＨＦＥＴ５５３のドレイン電極５１２と、ＳＢＤ５５５のアノード電極５１３が短絡されており、ＤＣ−ＤＣ電力変換器の一種である、チョッパ回路に用いることができる。ＨＦＥＴ５５３とＳＢＤ５５５は、同一の基板５００の上にワンチップで形成されている。ＨＦＥＴ５５３のＮ型キャリア供給領域５０１ａと、窒化物半導体のＮ型キャリア供給領域５０１ｂは電気的に絶縁されている。なお、符号５０２ａ，５０２ｂは、Ｐ型バリア領域を示し、５０３ａ，５０３ｂは、Ｎ型伝導領域を示し、５０４ａ，５０４ｂは、低濃度耐圧制御領域を示し、符号５１０は、ソース電極を示し、符号５１１は、ゲート電極を示し、符号５１５ａ，５１５ｂは、パンチスルー電極を示し、符号５２０ａ，５２０ｂは、降伏電流の経路を示し、符号５２４は、ゲート絶縁膜を示し、符号５３３ａ，５３３ｂは、２次元電子ガスを示し、符号５３４ａ，５３４ｂは、表面バリア層を示す。
【0177】
図４４に、本発明による集積回路の一例として、窒化物半導体によるＨＦＥＴ５５３とＳＢＤ５５５をワンチップで組み合わせた簡単な集積回路の構造図を示す。この回路は、ＨＦＥＴ５５３のドレイン電極５１２とＳＢＤ５５５のカソード電極５１４、およびＨＦＥＴ５５３のソース電極５１０とＳＢＤ５５５のアノード電極５１３が、それぞれ短絡されており、全体として逆導通型のトランジスタとして機能する。ここで、ＨＦＥＴ５５３とＳＢＤ５５５は、同一の基板５００の上にワンチップで形成されている。さらに、この逆導通型のトランジスタを、同一基板上に複数作製することで、電力変換器の主回路をワンチップで作製できる。例えば、逆導通型のトランジスタを６個用いて、３相のインバータ回路を実現できる。【0178】
また、本発明におけるワンチップ集積回路では、回路内のすべての半導体装置に、突き抜けによる降伏手段を備えることは、必ずしも必要でない。過電圧による破壊が起きない装置については、突き抜けによる降伏手段を備える必要はない。これによって余計なパンチスルー電極を取り除き、ワンチップ集積回路のチップ面積を小さくできる。その一例として、図４５に、図４４における逆導通型のトランジスタの変形例を示す。窒化物半導体ＳＢＤ５５５は、パンチスルー電極を有していないが、並列に接続された窒化物半導体トランジスタ５５３が突き抜けによる降伏の手段を有しており、それによってＳＢＤ５５５におけるアバランシェ破壊を防ぎつつ、図４４に対してチップ面積を小さくできる。【産業上の利用可能性】
【0179】
本発明による半導体装置は、主に、電力変換器(ＤＣ-ＤＣ、ＡＣ-ＤＣ、ＤＣ-ＡＣ、およびＡＣ-ＡＣ)や高周波パワーアンプに用いることが出来る。
【符号の説明】
【0180】
１００ 基板１０１ Ｎ型キャリア供給領域
１０２，１０２ａ，１０２ｂ Ｐ型バリア領域
１０３ Ｎ型伝導領域
１０４，１０４ａ，１０４ｂ 低濃度耐圧制御領域
１０５ Ｎ型コンタクト領域
１０７ Ｎ型コンタクト領域
１０８ Ｎ型コンタクト領域
１０９ Ｐ型コンタクト領域
１１０，１１０ａ，１１０ｂ ソース電極
１１１，１１１ａ，１１１ｂ ゲート電極
１１２ ドレイン電極
１１５ パンチスルー電極
１１６ パンチスルー補助電極
１１７ 基板電極
１２０ 降伏電流の経路
１２３ Ｐ型ゲート領域
１２４，１２４ａ，１２４ｂ ゲート絶縁膜
１２５ Ｎ型中間層
１２６ Ｎ型下地層
１３１ ２次元電子ガス
１３２ ２次元正孔ガス
１３３ ２次元電子ガス
１３４ 表面バリア層
１３５ ＧａＮ下地層
１３６ 成長初期層
１３７ 異種基板
１３８ 分極層
１３９ Ｎ型窒化物半導体基板
１４０ 低濃度領域
１５０ パンチスルー制御電源
１５１ Ｓｉ−ＭＩＳＦＥＴ
１５２ パンチスルー電極絶縁膜
１５３ 突き抜け降伏機能を有するトランジスタ
１５４ 抵抗体
１５６ ダイオード
２００ 基板
２０１ Ｎ型キャリア供給領域
２０２ Ｐ型バリア領域
２０３ Ｎ型伝導領域
２０４ 低濃度耐圧制御領域
２０５ Ｎ型コンタクト領域
２０６ Ｐ型コンタクト領域
２０７ Ｎ型コンタクト領域
２１０ ソース電極
２１１ ゲート電極
２１２ ドレイン電極
２１５ パンチスルー電極
２１６ パンチスルー補助電極
２２０ 降伏電流の経路
２２２ Ｐ型領域
２２４ ゲート絶縁膜
３００ 基板
３０１ Ｎ型キャリア供給領域
３０２ Ｐ型バリア領域
３０３ Ｎ型伝導領域
３０４ 低濃度耐圧制御領域
３０５ Ｎ型コンタクト領域
３０７ Ｎ型コンタクト領域
３１０ ソース電極
３１１ ゲート電極
３１２ ドレイン電極
３１５ パンチスルー電極
３２０ 降伏電流の経路
３２３ Ｐ型ゲート領域
４００ 基板
４０１ Ｎ型キャリア供給領域
４０２ Ｐ型バリア領域
４０３ Ｎ型伝導領域
４０４ 低濃度耐圧制御領域
４１３ アノード電極
４１４ カソード電極
４１５ パンチスルー電極
４２０ 降伏電流の経路
４３３ ２次元電子ガス
４３４ 表面バリア層
５００ 基板
５０１ａ，５０１ｂ Ｎ型キャリア供給領域
５０２ａ，５０２ｂ Ｐ型バリア領域
５０３ａ，５０３ｂ Ｎ型伝導領域
５０４ａ，５０４ｂ 低濃度耐圧制御領域
５１０ ソース電極
５１１ ゲート電極
５１２ ドレイン電極
５１３ アノード電極
５１４ カソード電極
５１５ａ，５１５ｂ パンチスルー電極
５２０ａ，５２０ｂ 降伏電流の経路
５２４ ゲート絶縁膜
５３３ａ，５３３ｂ ２次元電子ガス
５３４ａ，５３４ｂ 表面バリア層
５５３ ワイドバンドギャップ半導体トランジスタ
５５５ ワイドバンドギャップ半導体ダイオード