特許 5943544 積層デバイスの製造方法及び積層デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5943544

(24)【登録日】2016年6月3日

(45)【発行日】2016年7月5日

(54)【発明の名称】積層デバイスの製造方法及び積層デバイス

(51)【国際特許分類】

   H01L 21/301 20060101AFI20160621BHJP

   H01L 25/065 20060101ALI20160621BHJP

   H01L 25/07 20060101ALI20160621BHJP

   H01L 25/18 20060101ALI20160621BHJP

【ＦＩ】

   H01L21/78 Q

   H01L25/08 Z

【請求項の数】1

【全頁数】12

(21)【出願番号】特願2010-283281(P2010-283281)

(22)【出願日】2010年12月20日

(65)【公開番号】特開2012-134231(P2012-134231A)

(43)【公開日】2012年7月12日

【審査請求日】2013年11月8日

(73)【特許権者】

【識別番号】000134051

【氏名又は名称】株式会社ディスコ

(74)【代理人】

【識別番号】100075384

【弁理士】

【氏名又は名称】松本 昂

(74)【代理人】

【識別番号】100125519

【弁理士】

【氏名又は名称】伊藤 憲二

(72)【発明者】

【氏名】児玉 祥一

(72)【発明者】

【氏名】キム ヨンソク

(72)【発明者】

【氏名】前田 展秀

(72)【発明者】

【氏名】川合 章仁

【審査官】 今井 聖和

(56)【参考文献】

【文献】 特開２０１０−２４５２９０（ＪＰ，Ａ）

【文献】 特開２０１０−２２５７０１（ＪＰ，Ａ）

【文献】 特開２０１０−１５３６４５（ＪＰ，Ａ）

【文献】 特開２０１０−０９３１９９（ＪＰ，Ａ）

【文献】 特開２００９−１９４２４９（ＪＰ，Ａ）

【文献】 特開２００７−２８７８０２（ＪＰ，Ａ）

【文献】 特開２００７−２７３７８２（ＪＰ，Ａ）

【文献】 特開２００７−０１９４５４（ＪＰ，Ａ）

【文献】 国際公開第２００６／０７７７３９（ＷＯ，Ａ１）

【文献】 特表２００５−５３２６７４（ＪＰ，Ａ）

【文献】 特開２００４−３４２８６２（ＪＰ，Ａ）

【文献】 特開２００３−２７３３１７（ＪＰ，Ａ）

【文献】 特開２００１−１２７２４０（ＪＰ，Ａ）

【文献】 特開２００１−０１５６８３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３０１

Ｈ０１Ｌ ２１／３０４

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

複数の半導体デバイスが積層された積層デバイスの製造方法であって、
表面に設定された交差する複数の第１ストリートで区画される各領域に第１半導体デバイスが形成された半導体デバイスウエーハを準備する半導体デバイスウエーハ準備ステップと、
該半導体デバイスウエーハの該第１ストリートに対応する交差する複数の第２ストリートで区画される表面の各領域にチップ搭載領域が形成されたサポート基板を準備するサポート基板準備ステップと、
表面に第２半導体デバイスが形成された複数の半導体デバイスチップの該表面側を該半導体デバイスウエーハの該各第１半導体デバイスに対応する該サポート基板上の該チップ搭載領域に配設するとともに、該サポート基板上に配設した該複数の半導体デバイスチップの裏面側に樹脂を充填して仮ウエーハを形成する仮ウエーハ形成ステップと、
該仮ウエーハの該樹脂を充填した側を研削して該半導体デバイスチップを所定の厚みへと薄化する仮ウエーハ薄化ステップと、
該仮ウエーハ薄化ステップで薄化された該複数の半導体デバイスチップの裏面側を該半導体デバイスウエーハの該表面に対面させるとともに、該仮ウエーハの該複数の半導体デバイスチップと該半導体デバイスウエーハの該複数の第１半導体デバイスとを対応させて貼り合わせ、複数の第１半導体デバイスと複数の第２半導体デバイスがそれぞれ積層された複数の積層デバイスを形成するように貼り合わせ貼り合わせウエーハを形成する貼り合わせウエーハ形成ステップと、
該貼り合わせウエーハから該サポート基板を除去して該半導体デバイスチップの該第２半導体デバイスを露出させるサポート基板除去ステップと、
該第２半導体デバイスが露出した該半導体デバイスチップの該表面側から該半導体デバイスチップに貫通電極を形成して、該半導体デバイスチップの該第２半導体デバイスと該半導体デバイスウエーハの該第１半導体デバイスとを接続する貫通電極形成ステップと、
該貫通電極形成ステップを実施した後、該貼り合わせウエーハを該第１ストリートに沿って個々の積層デバイスへと分割する分割ステップと、
を具備したことを特徴とする積層デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法及び該製造方法により製造された積層デバイスに関する。

【背景技術】

【0002】

半導体デバイスの製造プロセスにおいては、半導体ウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウエーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電気機器に広く利用されている。

【0003】

近年、電気機器の小型化・薄型化に伴い半導体デバイスパッケージも小型化・薄型化が要求され、実装の高密度化が要求されている。複数の半導体デバイスを一つのパッケージに集積する手法の一つに複数の半導体デバイスチップを縦方向に積層して実装する三次元実装がある。

【0004】

従来の三次元実装では、ワイヤボンディングを用いて半導体デバイスチップ間、或いは半導体デバイスチップとインターポーザとを接続していた。ワイヤボンディングによる接続では、その配線長分インダクタンス等が大きくなるので高速での信号のやり取りには向かないという問題があるとともに、ワイヤが半導体デバイスチップ等に触れないようにチップを積層する必要があるため小型化が難しい等の問題がある。

【0005】

近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。

【0006】

一方、半導体デバイスチップの積層方法としては次のような積層技術が開発されつつある。第１の積層方法は、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成してウエーハ同士を接続する積層方法である（Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ：ＷＯＷ）。

【0007】

第２の積層方法は、個片化した半導体デバイスチップを半導体ウエーハ上にバンプ等を介してマウントする方法である（Ｃｈｉｐ ｏｎ Ｗａｆｅｒ：ＣＯＷ）。これらの積層方法で積層したウエーハを分割することで、個々の積層デバイスチップが製造される。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００２−２６１２３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

殆どの半導体ウエーハには、良品デバイスと幾つかの不良デバイスが混在しているため、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成して半導体ウエーハ同士を接続するＷＯＷ技術では歩留まりが悪いという問題がある。

【0010】

一方、個片化した半導体デバイスチップを半導体ウエーハ上にバンプ等を介してマウントするＣＯＷ技術では、半導体ウエーハ上に半導体デバイスチップをマウントするので、薄化した半導体デバイスチップでは、ハンドリング時に半導体デバイスチップを破損させる恐れがあるという問題が生じる。

【0011】

また、バンプやワイヤを介して接続された積層デバイスチップは、強度を上げる目的や湿度や温度に対する耐性を向上させる目的で液状硬化樹脂（アンダーフィル）で封止されるが、バンプ間ピッチが狭い場合には、液状硬化樹脂を注入するのが難しいという問題がある。

【0012】

本発明はこのような点に鑑みてなされたものであり、その目的とするところは、歩留まりを悪化させることなく、また半導体デバイスチップを破損させる恐れのない薄型の積層デバイスを製造する製造方法を提供することである。

【課題を解決するための手段】

【0013】

本発明によると、複数の半導体デバイスが積層された積層デバイスの製造方法であって、表面に設定された交差する複数の第１ストリートで区画される各領域に第１半導体デバイスが形成された半導体デバイスウエーハを準備する半導体デバイスウエーハ準備ステップと、該半導体デバイスウエーハの該第１ストリートに対応する交差する複数の第２ストリートで区画される表面の各領域にチップ搭載領域が形成されたサポート基板を準備するサポート基板準備ステップと、表面に第２半導体デバイスが形成された複数の半導体デバイスチップの該表面側を該半導体デバイスウエーハの該各第１半導体デバイスに対応する該サポート基板上の該チップ搭載領域に配設するとともに、該サポート基板上に配設した該複数の半導体デバイスチップの裏面側に樹脂を充填して仮ウエーハを形成する仮ウエーハ形成ステップと、該仮ウエーハの該樹脂を充填した側を研削して該半導体デバイスチップを所定の厚みへと薄化する仮ウエーハ薄化ステップと、該仮ウエーハ薄化ステップで薄化された該複数の半導体デバイスチップの裏面側を該半導体デバイスウエーハの該表面に対面させるとともに、該仮ウエーハの該複数の半導体デバイスチップと該半導体デバイスウエーハの該複数の第１半導体デバイスとを対応させて貼り合わせ、複数の第１半導体デバイスと複数の第２半導体デバイスがそれぞれ積層された複数の積層デバイスを形成するように貼り合わせ貼り合わせウエーハを形成する貼り合わせウエーハ形成ステップと、該貼り合わせウエーハから該サポート基板を除去して該半導体デバイスチップの該第２半導体デバイスを露出させるサポート基板除去ステップと、該第２半導体デバイスが露出した該半導体デバイスチップの該表面側から該半導体デバイスチップに貫通電極を形成して、該半導体デバイスチップの該第２半導体デバイスと該半導体デバイスウエーハの該第１半導体デバイスとを接続する貫通電極形成ステップと、該貫通電極形成ステップを実施した後、該貼り合わせウエーハを該第１ストリートに沿って個々の積層デバイスへと分割する分割ステップと、を具備したことを特徴とする積層デバイスの製造方法が提供される。

【発明の効果】

【0014】

本発明の積層デバイスの製造方法によると、複数の半導体デバイスチップをサポート基板上に配設して少なくとも半導体デバイスチップ間に樹脂を充填した後、半導体デバイスチップを研削により薄化するため、ハンドリング中に半導体デバイスチップが破損することを防止できる。

【0015】

また、良品半導体デバイスチップのみを選択してサポート基板上に配設して貼り合わせウエーハを形成できるため、歩留まりを悪化させることがない。更に、従来に比べてチップ厚を薄くできるので、積層デバイスチップ全体の厚みを薄く形成することができる。

【図面の簡単な説明】

【0016】

【図1】半導体デバイスウエーハの表面側斜視図である。

【図2】一実施形態に係るサポート基板の表面側斜視図である。

【図3】半導体デバイスウエーハの各半導体デバイスに対応してサポート基板上に半導体デバイスチップを搭載する様子を示す説明図である。

【図4】半導体デバイスウエーハの各半導体デバイスに対応してサポート基板上に２個の半導体デバイスチップを搭載する様子を示す説明図である。

【図5】サポート基板上に搭載された複数の半導体デバイスチップを樹脂封止した状態の仮ウエーハの一部断面側面図である。

【図6】半導体デバイスウエーハの各半導体デバイスに対応してサポート基板上に２個の半導体デバイスが搭載された状態の各半導体デバイスチップを樹脂封止した状態の仮ウエーハの一部断面側面図である。

【図7】サポート基板上に搭載された半導体デバイスチップ間に樹脂を充填した状態の仮ウエーハの一部断面側面図である。

【図8】図８（Ａ）はサポート基板上に環状の第１ダムを形成するダム形成ステップの説明図、図８（Ｂ）はサポート基板上に第２ダムを形成するダム形成ステップの説明図である。

【図9】仮ウエーハ薄化ステップを示す研削装置の要部斜視図である。

【図10】仮ウエーハ薄化ステップを実施後の仮ウエーハの一部断面側面図である。

【図11】貼り合わせウエーハ形成ステップを示す一部断面側面図である。

【図12】貼り合わせウエーハの一部断面側面図である。

【図13】サポート基板除去ステップを示す一部断面側面図である。

【図14】図１４（Ａ）は貼り合わせウエーハの半導体デバイスチップ上にレジストを塗布した状態の一部断面側面図、図１４（Ｂ）は貼り合わせウエーハの各半導体デバイスチップにスルーホールを形成した状態の一部断面側面図である。

【図15】図１５（Ａ）はレジストを除去後各スルーホール内に銅を充填した状態の一部断面側面図、図１５（Ｂ）は表面上の銅を研磨により除去した状態の一部断面側面図である。

【図16】半導体デバイスウエーハの裏面研削工程を実施後の貼り合わせウエーハの断面図である。

【図17】貼り合わせウエーハ分割ステップを示す断面図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、シリコンウエーハから形成された半導体デバイスウエーハ２の表面側斜視図が示されている。半導体デバイスウエーハ２の表面２ａには、格子状に形成された複数の分割予定ライン（ストリート）４によって区画された各領域にＩＣ、ＬＳＩ等の半導体デバイス６（第１半導体デバイス）が形成されている。２ｂは半導体デバイスウエーハ２の裏面、８はシリコンウエーハの結晶方位を示すマークとしてのノッチである。

【0018】

図２を参照すると、一実施形態のサポート基板１２の表面側斜視図が示されている。好ましくは、サポート基板１２はシリコンウエーハから形成され、図１に示した半導体デバイスウエーハ２と同一サイズを有している。

【0019】

サポート基板１２の表面１２ａには半導体デバイスウエーハ２のストリート４に対応して複数のストリート１４が格子状に形成されており、ストリート１４によって区画された各領域にチップ搭載領域１６が形成されている。１２ｂはサポート基板１２の裏面、１８は半導体デバイスウエーハ２のノッチ８に対応したノッチである。

【0020】

図２に示したサポート基板はシリコンウエーハ１２から形成されているが、サポート基板はこれに限定されるものではなく、透明なガラス等から形成してもよい。サポート基板をガラスから形成する場合には、サポート基板を半導体デバイスウエーハ２上に搭載すると半導体デバイスウエーハ２の半導体デバイス６を透かして見ることができるので、サポート基板上にストリート１４及びチップ搭載領域１６を形成する必要はない。また、サポート基板１２の表面１２ａ上に目盛を形成することにより、チップ搭載領域１６を目盛により決定することができる。

【0021】

図１に示す半導体デバイスウエーハ２及び図２に示すサポート基板１２を準備した後、本発明の積層デバイスチップの製造方法では、まずサポート基板１２上に複数の半導体デバイスチップ２０を搭載して仮ウエーハを形成する仮ウエーハ形成ステップを実施する。

【0022】

この仮ウエーハ形成ステップでは、図３に示すように、表面に半導体デバイス２２（第２半導体デバイス）が形成された複数の半導体デバイスチップ２０の表面２０ａ側を、半導体デバイスウエーハ２の各半導体デバイス６に対応する該サポート基板１２上のチップ搭載領域１６上に配設して剥離可能な接着剤で接着する。

【0023】

この時、図２に示すサポート基板１２を利用すると、サポート基板１２の各チップ搭載領域１６は図１に示す半導体デバイスウエーハ２の各デバイス６に対応した位置に形成されているため、半導体デバイス２２が形成された複数の半導体デバイスチップ２０の表面２０ａ側をサポート基板１２のチップ搭載領域１６上に載置し、剥離可能な接着剤で各半導体デバイスチップ２０をサポート基板１２に接着すればよい。

【0024】

図３に示した実施形態では、半導体デバイスウエーハ２の半導体デバイス６に対応するサポート基板１２のチップ搭載領域１６上にただ一つの半導体デバイスチップ２０を搭載しているが、図４に示すように、複数個の、例えば２個の半導体デバイスチップ２４，２８をその表面側に形成された半導体デバイス（第２半導体デバイス）２６，３０を下にしてサポート基板１２のチップ搭載領域１６上に搭載してもよい。

【0025】

この時、サポート基板１２を半導体デバイスウエーハ２に対面させた際、半導体デバイスチップ２４，２８が半導体デバイスウエーハ２の半導体デバイス６に対して所望の配置になるよう搭載する。

【0026】

サポート基板１２の各チップ搭載領域１６上に半導体デバイスチップ２０を搭載したならば、図５に示すように、各半導体デバイスチップ２０をエポキシ樹脂等の樹脂３２で封止して、仮ウエーハ３４を形成する。図４に示す実施形態の場合も、図６に示すように、各半導体デバイスチップ２４，２８をエポキシ樹脂等の樹脂３２で封止して仮ウエーハ３４Ａを形成する。

【0027】

図５及び図６に示した仮ウエーハ３４，３４Ａでは、全ての半導体デバイスチップ２０又は全ての半導体デバイスチップ２４及び２８を樹脂３２で封止しているが、図７に示すように、樹脂３２で半導体デバイスチップ２０を完全には封止せずに、隣接する半導体デバイスチップ２０間に樹脂３２を充填するようにして仮ウエーハ３４´を形成するようにしてもよい。

【0028】

この場合には、各半導体デバイスチップ２０の裏面２０ｂ側は樹脂３２から露出している。この時、半導体デバイスチップ２０又は２４及び２８を後の研削ステップで研削して薄化した厚みと少なくとも同厚みにまで樹脂３２を充填するのが好ましい。

【0029】

封止材として注入する樹脂の流動性が高い場合には、仮ウエーハの外周縁に半導体デバイスチップ２０を囲繞する図８（Ａ）に示すような環状ダム３６、又は図８（Ｂ）に示すようなダム３８を形成してから、サポート基板１２上に液状樹脂を供給するのが好ましい。好ましくは、ダム３６，３８は封止材となる樹脂３２と同一材料で形成する。

【0030】

上述した仮ウエーハ３４を形成した後、仮ウエーハ３４の封止樹脂３２側を研削して半導体デバイスチップ２０の裏面２０ｂを露出させるとともに、半導体デバイスチップ２０を所定の厚みへと薄化する仮ウエーハ薄化ステップを実施する。

【0031】

図７に示す実施形態の場合には、この仮ウエーハ薄化ステップでは、仮ウエーハ３４´の樹脂３２を充填した側を研削して半導体デバイスチップ２０を所定の厚みへと薄化する。

【0032】

この仮ウエーハ薄化ステップについて、図９を参照して更に詳細に説明する。図９に示すように、仮ウエーハ３４のサポート基板１２側を研削装置のチャックテーブル４０で吸引保持し、封止樹脂３２を露出させる。

【0033】

研削装置の研削ユニット４２は、図示しないモータにより回転駆動されるスピンドル４４を有しており、スピンドル４４の先端にはホイールマウント４６が固定されている。このホイールマウント４６には、環状基台４８の自由端部にダイアモンド砥粒をビトリファイドボンド等で固めた複数の研削砥石５０が固着されて構成されている研削ホイール５２が、ねじ５４で着脱可能に装着されている。

【0034】

この仮ウエーハ薄化ステップでは、チャックテーブル４０を矢印ａ方向に例えば３００ｒｐｍで回転しつつ、研削ホイール５２をチャックテーブル４０と同一方向に、即ち矢印ｂ方向に例えば６０００ｒｐｍで回転させるとともに、図示しない研削ユニット送り機構を駆動して研削砥石５０を仮ウエーハ３４の封止樹脂３２に接触させる。

【0035】

そして、研削ホイール５２を所定の研削送り速度で下方に所定量研削送りして、仮ウエーハ３４の研削を実施する。この研削を実行すると、最初は封止樹脂３２のみの研削であるが、途中から封止樹脂３２とともに半導体デバイスチップ２０の裏面２０ｂが同時に研削される。

【0036】

図示しない接触式又は非接触式の厚み測定ゲージにより半導体デバイスチップ２０の厚みを測定しながら半導体デバイスチップ２０を所望の厚み、例えば１０μｍに仕上げる。仮ウエーハ薄化ステップ実施後の仮ウエーハ３４の一部断面側面図が図１０に示されている。

【0037】

仮ウエーハ薄化ステップ実施後、図１１に示すように、仮ウエーハ薄化ステップで薄化された半導体デバイスチップ２０の裏面２０ｂ側を半導体デバイスウエーハ２の表面２ａに対面させるとともに、仮ウエーハ３４の半導体デバイスチップ２０と半導体デバイスウエーハ２の半導体デバイス６とを対応させて接着剤で貼り合わせ、貼り合わせウエーハ５６を形成する。

【0038】

図１２は、半導体デバイスウエーハ２の各半導体デバイス６に対応して仮ウエーハ３４Ａの２個の半導体デバイスチップ２４，２８が貼り合わされた貼り合わせウエーハ５６Ａの一部断面側面図を示している。

【0039】

次いで、図１３に示すように、貼り合わせウエーハ５６からサポート基板１２を除去して、半導体デバイスチップ２０の半導体デバイス２２を露出させて、積層デバイスウエーハ５７を形成する。

【0040】

次いで、半導体デバイス２２が露出した半導体デバイスチップ２０の表面側から半導体デバイスチップ２０に貫通電極を形成して、半導体デバイスチップ２０の半導体デバイス２２と半導体デバイスウエーハ２の半導体デバイス６とを接続する貫通電極形成ステップを実施する。

【0041】

この貫通電極形成ステップを、図１４及び図１５を参照して説明する。まず図１４（Ａ）に示すように、スピンコート法等により積層デバイスウエーハ５７の半導体デバイス２２上にレジスト５８を塗布する。

【0042】

レジスト５８を塗布後、レジスト５８をパターンに従って露光して貫通電極形成用マスクを形成する。この貫通電極形成用マスクを介してドライエッチングを施すと、図１４（Ｂ）に示すように、各半導体デバイスチップ２０を貫通する複数のスルーホール６０が形成される。

【0043】

ドライエッチングに代わり、レーザビームの照射により各半導体デバイスチップ２０を貫通するスルーホール６０を形成するようにしてもよい。次いで、各スルーホール６０内に図示しない絶縁膜とバリアメタルを形成する。

【0044】

次いで、レジスト５８を除去してから、図１５（Ａ）に示すように、各スルーホール６０内に銅６２を充填する。次いで、化学的機械研磨（ＣＭＰ）で銅６２を研磨して平坦化すると、図１５（Ｂ）に示すように、半導体デバイスチップ２０の半導体デバイス２２と半導体デバイスウエーハ２の半導体デバイス６とを接続する貫通電極６３が形成される。

【0045】

貫通電極６３を形成後、半導体デバイスウエーハ２の裏面２ｂを研削する裏面研削ステップを実施するのが好ましいが、この裏面研削ステップは必ずしも必須ではない。裏面研削ステップを実施する場合には、半導体デバイスウエーハ２の裏面２ｂの研磨を行い研削歪を除去するのが好ましい。

【0046】

この裏面研削ステップを実施するには、図１６に示すように、積層デバイスウエーハ５７の半導体デバイス２２側に半導体デバイス２２を保護するための保護テープ６４を貼着するのが好ましい。

【0047】

次いで、裏面研削された保護テープ付き積層デバイスウエーハ５７をダイシングテープＴに貼着し、ダイシングテープＴの外周部を環状フレームＦに貼着する。これにより、積層デバイスウエーハ５７はダイシングテープＴを介して環状フレームＦに支持された状態となり、この状態で切削装置に投入される。

【0048】

切削装置では、よく知られた切削すべきストリート４を検出するアライメントを実施後、切削ブレード６８で第１の方向に伸長するストリート４を順々に切削し、次いで切削装置のチャックテーブルを９０度回転してから、第１の方向に直交する第２の方向に伸長するストリート４を順々に切削して、積層デバイスウエーハ５７を個々の積層デバイスチップに分割する。

【0049】

この分割ステップは、切削ブレード６８による切削に限定されるものではなく、従来公知のレーザビームを照射するアブレーション加工によるフルカット、又はアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、或いは積層デバイスウエーハ５７内に改質層を形成した後、ブレーキング装置を使用する割断等で積層デバイスウエーハ５７を個々の積層デバイスチップに分割するようにしてもよい。

【0050】

上述した実施形態では、２個のデバイス６及び２０を積層した積層デバイスチップを製造しているが、本発明の積層デバイスチップの製造方法では３個以上のデバイスを積層した積層デバイスチップを同様に製造することができる。

【0051】

この場合には、図１０に示す仮ウエーハ３４を次々と形成していき、図１３に示した積層デバイスウエーハ５７上に仮ウエーハ３４の半導体デバイスチップ２０側を接着した後、サポート基板１２を剥離する。次いで、図１４及び図１５に示す貫通電極形成ステップを実施する。

【符号の説明】

【0052】

２ 半導体デバイスウエーハ
４ ストリート（分割予定ライン）
６ デバイス
１２ サポート基板
１４ ストリート
１６ チップ搭載領域
２０ 半導体デバイスチップ
２２ 半導体デバイス
２４，２８ 半導体デバイスチップ
３２ 封止樹脂
３４ 仮ウエーハ
３６，３８ ダム
５６，５６Ａ 貼り合わせウエーハ
５７ 積層デバイスウエーハ
５８ レジスト
６０ スルーホール
６３ 貫通電極
６８ 切削ブレード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】