特許 5964511 オフセットビア（ｖｉａｓ）を有する集積回路パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5964511

(24)【登録日】2016年7月8日

(45)【発行日】2016年8月3日

(54)【発明の名称】オフセットビア（ｖｉａｓ）を有する集積回路パッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20160721BHJP

   H01L 21/60 20060101ALI20160721BHJP

【ＦＩ】

   H01L23/12 501B

   H01L21/92 602H

   H01L21/60 311Q

【請求項の数】24

【全頁数】20

(21)【出願番号】特願2015-520404(P2015-520404)

(86)(22)【出願日】2013年6月25日

(65)【公表番号】特表2015-525968(P2015-525968A)

(43)【公表日】2015年9月7日

(86)【国際出願番号】US2013047634

(87)【国際公開番号】WO2014004520

(87)【国際公開日】20140103

【審査請求日】2015年3月9日

(31)【優先権主張番号】13/532,126

(32)【優先日】2012年6月25日

(33)【優先権主張国】US

【早期審査対象出願】

【前置審査】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】マイケル ジャオイン スー

(72)【発明者】

【氏名】フー レイ

(72)【発明者】

【氏名】フランク クーヘンマイスター

【審査官】 河合 俊英

(56)【参考文献】

【文献】 特開２０００−１１４３１５（ＪＰ，Ａ）

【文献】 特開平１１−３４０３５５（ＪＰ，Ａ）

【文献】 特開昭６３−３０５５３０（ＪＰ，Ａ）

【文献】 特開２００５−０１２０６５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２１／６０

(57)【特許請求の範囲】

【請求項1】

半導体チップであって、前記半導体チップ上に形成された集積回路を有する半導体チップと、
前記集積回路と電気的に通信する少なくとも１つのパッドと、
前記半導体チップ上に重なる絶縁層であって、前記半導体チップを基板に接着するための取り付け面を有する絶縁層と、
前記接着表面から前記パッドまで前記絶縁層を通って延在する少なくとも１つのビアであって、前記パッドに近接した第１のビア開口と、前記取り付け面に近接した第２のビア開口と、を備え、前記第２の開口の中心は、前記半導体チップの中心から離れた方向に前記第１の開口の中心から横方向にオフセットされる、少なくとも１つのビアと、
基板と、
前記パッドを前記基板に機械的および電気的に相互接続する、前記ビア内に受け入れられた金属材料であって、前記半導体チップを前記基板に接着する金属材料と、を備える、
集積回路パッケージ。

【請求項2】

前記絶縁層を貫通している前記ビアは、第１の長手方向軸に沿って前記パッドから離れて前記取り付け面に向かって延在する第１のビア部分と、第２の長手方向軸に沿って前記取り付け面から離れて延在する第２のビア部分と、を備え、前記第２のビア部分および前記第２の長手方向軸は、前記半導体チップの中心から離れた方向に前記第１のビア部分および前記第１の長手方向軸から横方向にオフセットされており、前記第１のビア部分は前記第２のビア部分と連通している、請求項１に記載の集積回路パッケージ。

【請求項3】

前記第２の長手方向軸は、前記半導体チップの前記中心および前記第１の長手方向軸を通過する線に沿って外向きに、前記第１の長手方向軸からオフセットされる、請求項２に記載の集積回路パッケージ。

【請求項4】

前記第１の長手方向軸は、前記半導体チップの前記中心から離れた方向に前記パッドの中心から離れて横方向にオフセットされる、請求項２に記載の集積回路パッケージ。

【請求項5】

前記パッドは、バックエンドオブライン（ＢＥＯＬ）パッドである、請求項２に記載の集積回路パッケージ。

【請求項6】

前記第２のビア部分は、前記第１のビア部分の断面積よりも大きな断面積を有する、請求項２に記載の集積回路パッケージ。

【請求項7】

前記第１および第２のビア部分の各々は、形状が円錐台形であって、前記第２のビア部分の最小断面積は、前記第１のビア部分の最大断面積よりも大きい、請求項６に記載の集積回路パッケージ。

【請求項8】

前記絶縁層はポリイミドから形成されている、請求項２に記載の集積回路パッケージ。

【請求項9】

前記絶縁層は、第１および第２のサブ層を備え、前記第１のビア部分は前記第１のサブ層を通って延在し、前記第２のビア部分は前記第２のサブ層を通って延在する、請求項２に記載の集積回路パッケージ。

【請求項10】

前記半導体チップと前記絶縁層との間に形成された少なくとも１つの層間誘電体（ＩＬＤ）層を備え、前記ＩＬＤ層は、２．７より少ない誘電率を有する材料から形成されている、請求項１に記載の集積回路パッケージ。

【請求項11】

前記接着表面から前記少なくとも１つのパッドまで前記絶縁層を通って延在する中心ビアを更に備え、前記中心ビアは、前記半導体チップの前記中心を通過する中心長手方向軸に沿って前記パッドから離れて延びる第１のビア部分と、前記中心長手方向軸に沿って前記取り付け面から離れて延びる第２のビア部分と、を備える、請求項２に記載の集積回路パッケージ。

【請求項12】

半導体チップであって、前記半導体チップ上に形成された集積回路を有する半導体チップと、前記集積回路と電気的に通信する少なくとも１つのパッドと、を備える、集積回路ダイの製造方法であって、
前記半導体チップ上に重なる第１の絶縁層を形成することと、
第１の長手方向軸に沿って前記第１の絶縁層を通って前記パッドから延在する第１のビアを形成することと、
前記第１の絶縁層上に重なる第２の絶縁層を形成することと、
前記第１のビアと連通する第２のビアであって、前記ダイの中心から離れた方向に前記第１の長手方向軸からオフセットされた第２の長手方向軸に沿って、前記第２の絶縁層を通って延在する第２のビアを形成することと、を含む、
製造方法。

【請求項13】

前記第１および第２のビア内に流動性を有する金属的な相互接続構造を堆積することと、
前記集積回路ダイを逆さにすることと、
前記相互接続構造を介して前記集積回路ダイを基板に相互接続することと、を更に含む、請求項１２に記載の方法。

【請求項14】

前記第１の長手方向軸は、前記ダイの前記中心から離れた方向に前記パッドからオフセットされる、請求項１２に記載の方法。

【請求項15】

前記第１のビアを形成することは、フォトリソグラフィ工程を用いて前記第１の絶縁層を露出することと、現像剤を用いて前記第１の絶縁層の露出した領域を取り除くことと、を含み、前記第２のビアを形成することは、フォトリソグラフィ工程を用いて前記第２の絶縁層を露出することと、現像剤を用いて前記第２の絶縁層の露出した領域を取り除くことと、を含む、請求項１２に記載の方法。

【請求項16】

前記パッドはバックエンドオブライン（ＢＥＯＬ）パッドである、請求項１２に記載の方法。

【請求項17】

前記第１および第２のビアは、形状が円錐台形であり、前記第２のビアの最小断面積は、前記第１のビアの最大断面積よりも大きい、請求項１２に記載の方法。

【請求項18】

集積回路ダイであって、
半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、
前記集積回路と電気的に通信する複数のパッドと、
前記集積回路上に重なる絶縁層であって、前記半導体チップを基板に接着するための取り付け面を有する絶縁層と、
基板と前記集積回路ダイを相互接続するための金属的な構造を受け入れるために、対応するパッドまで前記絶縁層を通って延在する複数のビアと、を備え、
前記複数のビアの各々は、前記半導体チップに近接した第１の開口と、前記取り付け面に近接した第２の開口と、を有し、前記第２の開口の中心は、前記第１の開口の中心よりも前記集積回路ダイの中心から遠くに位置する、
集積回路ダイ。

【請求項19】

集積回路ダイであって、
半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、
前記集積回路と電気的に通信する複数のパッドと、
前記集積回路上に重なる絶縁層であって、前記半導体チップを基板に接着するための取り付け面を有する絶縁層と、
所定のパターンに配列された第１の複数のビアであって、基板と前記集積回路ダイとを相互接続するための金属的な構造を受け入れるために、対応するパッドまで前記絶縁層を通って延在し、前記半導体チップに近接した第１の開口と、前記取り付け面に近接した第２の開口と、を有し、前記第１の開口の中心は、前記集積回路ダイの中心の方向に第１の距離だけ前記第２の開口の中心に対して横方向にオフセットされる、第１の複数のビアと、
前記第１の複数のビアの前記パターンと同心のパターンに配列された第２の複数のビアであって、基板と前記集積回路ダイとを相互接続するための金属的な構造を受け入れるために、対応するパッドまで前記絶縁層を通って延在し、前記半導体チップに近接した第１の開口と、前記取り付け面に近接した第２の開口と、を有し、前記第１の開口の中心は、前記集積回路ダイの前記中心の方向に前記第１の距離とは異なる第２の距離だけ前記第２の開口の中心に対して横方向にオフセットされる、第２の複数のビアと、を備える、
集積回路ダイ。

【請求項20】

前記第１の複数のビアの各々は、前記第２の複数のビアの各々よりも前記集積回路ダイの前記中心に近く配置され、前記第２の距離は前記第１の距離よりも大きい、請求項１９に記載の集積回路ダイ。

【請求項21】

前記第１の複数のビアの前記パターンおよび前記第２の複数のビアの前記パターンの少なくとも１つは、矩形である、請求項１９に記載の集積回路ダイ。

【請求項22】

集積回路ダイであって、
半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、
前記集積回路と電気的に通信する複数のパッドと、
前記集積回路上に重なる絶縁層であって、前記半導体チップを基板に接着するための取り付け面を有する絶縁層と、
基板と前記集積回路ダイとを相互接続するための金属的な構造を受け入れるために、対応するパッドまで前記絶縁層を通って延在する複数のビアと、を備え、
前記複数のビアは、前記集積回路ダイの中心に中心が置かれた第１のパターンと、前記第１のパターンと同心の第２のパターンとに少なくとも配列され、前記複数のビアの各々は、前記半導体チップに近接した第１の開口と、前記取り付け面に近接した第２の開口と、を有し、前記第１の開口の中心は、前記集積回路ダイの前記中心の方向に前記第２の開口の中心から横方向にオフセットされ、前記オフセットは、前記第１のパターンに配列された前記ビアにおいて第１の距離だけであって、前記第２のパターンに配列された前記ビアにおいて前記第１の距離とは異なる第２の距離だけである、
集積回路ダイ。

【請求項23】

前記第２のパターンに配列された前記ビアの各々は、前記第１のパターンに配列された前記ビアの各々よりも前記集積回路ダイの中心から遠くに位置し、前記第２の距離は前記第１の距離よりも大きい、請求項２２に記載の集積回路ダイ。

【請求項24】

前記第１のパターンおよび前記第２のパターンの少なくとも１つは、矩形である、請求項２２に記載の集積回路ダイ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０１２年６月２５日に出願された米国特許出願第１３／５３２，１２６号の利益と、当該米国特許出願の優先権とを主張するものであり、当該米国特許出願の内容は、参照によって、本明細書に十分に規定されているかのように本明細書に組み込まれる。

【0002】

本発明は、概して、集積回路パッケージングに関し、より詳細には、ダイを基板と相互接続するために半田バンプを受け入れるビアを有する集積回路パッケージに関する。

【背景技術】

【0003】

ダイは、金属材料と層間誘電体（ＩＬＤ）材料とを交互にした多数の層を用いて上に重ねられた半導体チップから形成され得る。ダイは、金属層およびＩＬＤ層の上に重なるパッシベーション材料と、パッシベーション材料の上に重なるポリイミドなどの絶縁材料の１つ以上の層と、を更に含み得る。

【0004】

典型的には、絶縁材料の層を通って延在する半田バンプまたは他の相互接続構造は、ダイを、典型的に有機材料から形成される基板に相互接続する。全体として、ダイおよび相互接続された基板は、典型的に集積回路パッケージと呼ばれる。

【0005】

パッケージを構成する異なる材料の各々は、異なる熱膨張係数（ＣＴＥ）を有する。例えば、シリコン半導体チップは、約２．６×１０^−６／℃のＣＴＥ、ポリイミドは、約３５×１０^−６／℃のＣＴＥ、無鉛半田材料は、約２０〜３０×１０^−６／℃の範囲内のＣＴＥ、有機基板は、約１７×１０^−６／℃のＣＴＥを有し得る。製造中や使用中、パッケージの温度が変化して、異なる材料の各々のＣＴＥに応じて当該材料の膨張または収縮を引き起こす。

【0006】

次いで、ＣＴＥの不整合は、膨張差に起因した、パッケージ構成要素上の熱機械応力を結果としてもたらす。また、構成要素は、構成要素間のＣＴＥ差に基づいて、熱にさらされるときに反る傾向がある。これは、構成要素が互いから離れて反る際に剥離応力を引き起こす。これらの応力は、典型的には、チップパッケージ相互作用（ＣＰＩ）応力と呼ばれる。

【0007】

歴史的に、ＣＰＩ応力の少なくとも一部は、ダイを基板に相互接続する半田バンプによって軽減されていた。半田バンプは、典型的には、膨張差や反りに応じて変形し得る、比較的延性を有する有鉛合金から形成されており、これにより、応力を吸収して、ダイと基板とを互いに分離させる傾向がある。

【0008】

しかしながら、最近、有鉛半田材料は、無鉛材料に置き換えられている。これらの無鉛材料は、有鉛材料よりも堅い傾向、すなわち、低い延性を有するものである。結果として、無鉛半田バンプは、より少ない応力を吸収する傾向がある。いくつかの場合において、これは、パッケージの残った部分からのダイの亀裂または積層剥離を引き起こし得る。

【0009】

この問題は、性能要件によって必要とされた他の材料選択によって悪化する。特に、半導体チップフィーチャ（ｆｅａｔｕｒｅ）のサイズが減少するにつれて、性能理由のために、誘電率（Ｋ）が３よりも少ないＩＬＤ材料（低誘電率材料）、または、誘電率（Ｋ）が２．７よりも少ないＩＬＤ材料（超低誘電率（ＵＬＫ）材料）を選択することが必要になる。そのような材料は、Ｋ＞３である誘電体材料よりも低いせん断強さおよび凝集強さと、隣接したダイ層に対してより乏しい接着力と、を有することが多い。従って、低誘電率およびＵＬＫのＩＬＤ材料は、特に、亀裂または積層剥離などの機械的破損を生じる傾向がある。

【0010】

従って、熱機械応力に対して改良された保護をもたらす半導体パッケージ設計の必要性がある。

【発明の概要】

【課題を解決するための手段】

【0011】

本発明の例示では、集積回路パッケージは、オフセットビアを用いて形成されている。集積回路パッケージの各ビアは、半導体チップ上の集積回路と連通するパッドから、半導体チップに重なる絶縁材料を通って、基板に面する取り付け面まで延在している。ビア内に受け入れられる金属材料は、半導体チップを、機械的および電気的に基板に相互接続する。各ビアの取り付け面に近接した部分は、パッドに近接した部分から横にオフセットされ、当該パッドから、半導体チップの中心から離れた方向に延在する。

【0012】

発明の一態様によれば、半導体チップであって、前記半導体チップ上に形成された集積回路を有する半導体チップと、前記集積回路と電気的に通信する少なくとも１つのパッドと、前記半導体チップ上に重なる絶縁層であって、前記半導体チップを基板に取り付けるための取り付け面を有する絶縁層と、前記取り付け面から前記絶縁層を通って前記パッドまで延在する少なくとも１つのビアであって、前記パッドに近接した第１のビア開口と、前記取り付け面に近接した第２のビア開口とを有し、前記第２のビア開口の中心は、前記第１のビア開口の中心から、半導体チップの中心から離れた方向に横方向にオフセットされている、少なくとも１つのビアと、基板と、パッドを機械的および電気的に基板に相互接続する金属材料であって、半導体チップを基板に取り付けるビア内に受け入れられる金属材料と、を備える、集積回路パッケージが開示されている。

【0013】

発明の別の態様によれば、半導体チップであって、前記半導体チップ上に形成された集積回路を有する半導体チップと、前記集積回路と電気的に通信する少なくとも１つのパッドと、を備える集積回路ダイの製造方法が開示されている。この方法は、半導体チップ上に重なる第１の絶縁層を形成することと、パッドから第１の長手方向軸に沿って第１の絶縁層を通るように延在する第１のビアを形成することと、第１の絶縁層上に重なる第２の絶縁層を形成することと、第１のビアと連通する第２のビアを形成することであって、第２のビアは、ダイの中心から離れた方向に第１の長手方向軸から離れてオフセットされた第２の長手方向軸に沿って第２の絶縁層を通るように延在する、ことと、を含む。

【0014】

発明の別の態様によれば、集積回路ダイが開示されている。集積回路ダイは、半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、前記集積回路と電気的に通信する複数のパッドと、前記集積回路ダイ上に重なる絶縁層であって、前記半導体チップを基板に取り付けるための取り付け面を有する絶縁層と、複数のビアであって、各ビアは、基板と集積回路ダイとを相互接続するために金属的な構造を受け入れるために対応するパッドまで絶縁層を通って延在し、半導体チップに近接した第１の開口と、取り付け面に近接した第２の開口と、を有し、第２の開口の中心は、第１の開口の中心よりも集積回路ダイの中心から遠くに位置する、複数のビアと、を備えている。

【0015】

発明の別の態様によれば、基板とダイとを備える集積回路パッケージが開示されている。ダイは、半導体チップと、半導体チップ上に重なる絶縁層と、絶縁層を通る複数のビアと、を備えている。集積回路は、複数の金属的な相互接続構造を更に備え、相互接続構造の各々は、対応するビア内に受け入れられ、第１の端部でダイに接合され、第２の端部で基板に接合されており、第２の端部は、第１の端部よりもダイの幾何学的中心から遠くに位置する。

【0016】

本発明の更に別の態様によれば、集積回路ダイが提供される。集積回路ダイは、半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、前記集積回路と電気的に通信する複数のパッドと、前記集積回路ダイ上に重なる絶縁層であって、前記半導体チップを基板に取り付けるための取り付け面を有する絶縁層と、パターンに配列された第１の複数のビアであって、第１の複数のビアの各々は、基板と集積回路ダイとを相互接続するための金属的な構造を受け入れるために対応するパッドまで絶縁層を通って延在し、半導体チップに近接した第１の開口と、取り付け面に近接した第２の開口と、を有し、第１の開口の中心は、集積回路ダイの中心の方向に第１の距離だけ第２の開口の中心に対して横方向にオフセットされる、第１の複数のビアと、第１の複数のビアのパターンと同心のパターンに配列された第２の複数のビアであって、第２の複数のビアの各々は、基板と集積回路ダイとを相互接続するための金属的な構造を受け入れるために対応するパッドまで絶縁層を通って延在し、半導体チップに近接した第１の開口と、取り付け面に近接した第２の開口と、を有し、第１の開口の中心は、集積回路ダイの中心の方向に第１の距離とは異なる第２の距離だけ第２の開口の中心に対して横方向にオフセットされる、第２の複数のビアと、を備えている。

【0017】

本発明の更に別の態様によれば、集積回路ダイが提供される。集積回路ダイは、半導体チップであって、前記半導体チップ上に集積回路を有する半導体チップと、前記集積回路と電気的に通信する複数のパッドと、前記集積回路ダイ上に重なる絶縁層であって、前記半導体チップを基板に取り付けるための取り付け面を有する絶縁層と、複数のビアであって、各ビアは、基板と集積回路ダイとを相互接続するための金属的な構造を受け取入れるために対応するパッドまで絶縁層を通って延在する、複数のビアと、を備え、複数のビアは、集積回路ダイの中心に中心が置かれた第１のパターンに、および、第１のパターンと同心の第２のパターンに少なくとも配列され、各ビアは、半導体チップに近接した第１の開口と、取り付け面に近接した第２の開口と、を有し、第１の開口の中心は、集積回路ダイの中心の方向に第２の開口の中心から横方向にオフセットされており、オフセットは、第１のパターンに配列されたビアにおいて第１の距離だけであり、第２のパターンに配列されたビアにおいて第１の距離とは異なる第２の距離だけである。

【0018】

図面には、本発明の実施形態が例示される。

【図面の簡単な説明】

【0019】

【図1】発明の一実施形態の例示的な半導体パッケージの断面図である。

【図2】ＩＩ‐ＩＩ線に沿った図１の半導体パッケージの断面図である。

【図3】図２に示された断面の簡易概略図である。

【図4】発明の代替の実施形態の例示的な半導体パッケージの断面図である。

【図5A】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5B】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5C】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5D】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5E】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5F】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5G】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5H】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5I】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5J】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【図5K】製造の異なる段階における図１の半導体パッケージのサブアセンブリの部分断面図である。

【発明を実施するための形態】

【0020】

図１は、本発明の一実施形態の例示的な半導体パッケージ１０を示す図である。半導体パッケージ１０は、概して、一連の半田バンプ２８によって基板２６に相互接続されたダイ１２を含む。ダイ１２は、上部に集積回路（図示しない）を有する半導体チップ１１を含む。

【0021】

ダイ１２は、フリップチップにおいて基板２６に取り付けられる。半田バンプ２８は、ダイ１２の取り付け面３４から延在する。ダイ１２は、これらのバンプを介して基板に取り付けられ、これらのバンプは、基板２６への機械的および電気的な相互接続のためにリフローされる。任意に、アンダーフィル（図示しない）は、更に、ダイ１２を基板２６に機械的に取り付けてもよい。

【0022】

集積回路は、バックエンドオブライン（ＢＥＯＬ）パッド１４を含むＢＥＯＬスタックを介して相互接続される。また、ＢＥＯＬスタックは、ＢＥＯＬスタックの導電要素を電気的に隔てる層間誘電体（ＩＬＤ）材料１５，１６を含む。ＩＬＤ材料１５，１６は、ＨＳＳＱ、ダイヤモンドライクカーボン、カーボンをドープしたＳｉＯ_２もしくはＳｉＣＯＨなどの低誘電率の誘電体材料、または、多孔性ＳｉＣＯＨなどのＵＬＫ誘電体材料から形成され得る。簡単化のために、ＢＥＯＬパッド１４とＩＬＤ材料１５，１６とを含むＢＥＯＬスタックの一部のみが示されている。ＢＥＯＬパッド１４は、ＩＬＤ層１５を通過する導電性トレース（図示しない）によって、ＢＥＯＬスタックの他の要素（図示しない）に接続されている。ＢＥＯＬスタックは、金属的なトレースの追加層と、半導体チップ１１とＢＥＯＬパッド１４との間のＩＬＤ材料と、ＩＬＤ材料１５，１６と、を含み得る。

【0023】

また、ダイ１２は、ダイ１２の要素を腐食から保護するために、ＢＥＯＬパッド１４およびＩＬＤ材料１６上に重なるパッシベーション材料１８の層を含み得る。ダイ１２は、パッシベーション材料１８の頂上に絶縁材料の層を含み得る。パッケージ１０は、絶縁材料の２つの層２０，２２を用いて例示されているが、より多いまたはより少ない層を有してもよい。層２０，２２は、ポリイミド、ポリベンゾキサジアゾール、ベンゾシクロブテンまたは類似した材料から形成され得る。

【0024】

ビア２４は、ＢＥＯＬパッド１４を介してダイ１２を基板２６に電気的および機械的に相互接続するための半田バンプ２８を受け入れるために、層２０，２２を通して形成されている。半田バンプ２８は、導電性材料から形成されており、ダイ１２の取り付け面３４から延在する。半田バンプ２８は、ＳｎＡｇ、ＳｎＣｕ、ＳｎＡｇＣｕなどの無鉛材料または他の無鉛合金から形成され得る。ファインピッチ用途では、半田バンプ２８は銅ピラーであってよい。また、１つ以上の導電性金属層（図示しない）は、半田バンプ２４とＢＥＯＬパッド１４との間に形成され得る。任意に、半田バンプ２８に近接した取り付け面３４と基板２６との間の領域は、相互接続を保護するおよび／または機械的に補強するために、エポキシアンダーフィル（図示しない）で充填されてもよい。

【0025】

基板２６は、半導体パッケージ１０を、回路基板に相互接続された他のデバイスに相互接続するために、回路基板３２上に搭載され得る。典型的には、基板２６は、有機材料から形成されるが、上記の内容からわかるように、代わりに、当業者に周知の任意の適切な材料から形成されてもよい。

【0026】

図２は、絶縁材料の層２２の下側の部分を示し、半導体パッケージ１０を基板２６に相互接続するための半田バンプ（全体として半田バンプ２８、個別的には半田バンプ２８ａ〜２８ｙ）のアレイを示す図である。半田バンプは、概して、５×５の格子パターンに配列されている。しかしながら、半田バンプ２８は、代わりに、半導体パッケージ１０の機能上の要件に従って、より多いまたはより少ないバンプを用いた代替のパターンに配列されてもよい。

【0027】

図示されるように、半田バンプ２８ａは、点Ａの印が付されたダイ１２の中心に位置し、半導体チップ１１の中心上に置かれている。半田バンプ２８ｂ〜２８ｙは、ダイ１２の中心から離れて位置する。しかしながら、半田バンプ２８は、ダイ１２の中心に置かれる必要はない。

【0028】

製造中および動作中、半導体パッケージ１０は熱にさらされる場合がある。残念なことに、このことは、半導体パッケージ１０の構成要素が、各々の熱膨張係数に対応する割合で膨張および／または反ることを引き起こし、熱膨張係数は、前述したように大きく異なる場合がある。

【0029】

半田バンプ２８が、ダイ１２を基板２６と機械的に相互接続する場合には、ダイ１２および基板２６の膨張差や反りは、半田バンプ２８、ＢＥＯＬパッド１４、半田バンプ２８とＢＥＯＬパッド１４との間の接合部および／または半田バンプ２８と基板２６との間の接合部上に、熱機械的せん断や剥離応力を引き起こす。更に、ＢＥＯＬパッド１４上の応力は、隣接したＩＬＤ材料１５，１６上に応力をかけ得る。また、膨張差や反りに起因するせん断応力が存在する場合があり、このせん断応力は、状態やパッケージ特性に依存する。

【0030】

ダイ１２および基板２６の各々は、各々の中心から全ての方向に離れて熱的に膨張する傾向がある。従って、膨張の累積的影響は、ダイ１２および基板２６の各々の幾何学的中心からの距離が増加するにつれて増加する。同様に、反りの累積的影響は、ダイ１２および基板２６の中心からの距離が増加するにつれて増加することになる。従って、熱機械応力の大きさは、ダイ１２および基板２６の中心からの距離が増加するにつれて増加する。

【0031】

このため、図２に示されるように、熱機械応力は、中心（図２における位置Ａ）ではゼロに近いことになる。熱機械応力は、位置Ａに対して位置Ｂでより高くなり、位置Ｃで更に高いことになる。同様の理由のために、熱機械応力のピークは、ダイ１２のサイズが大きくなるにつれて増加する。

【0032】

熱機械応力、特に剥離応力は、ＩＬＤ材料１５，１６に形成され伝搬する亀裂を引き起こし得る。また、ＩＬＤ材料１５，１６の層の部分的または完全な積層剥離が生じ得る。ＩＬＤ材料１５，１６と、ＩＬＤ材料１５，１６と半導体パッケージ１０の隣接した構成要素との間の界面は、特に亀裂および積層剥離の両方を受け易く、一方で、低誘電率およびＵＬＫのＩＬＤ材料は、性能の理由のために望ましいか必要であることが多く、このような材料は、一般に、不十分な機械的特性を有しており、例えば強度が低い。

【0033】

半田バンプ２８ａ〜２８ｙの各々は、対応するビア２４ａ〜２４ｙ（全体的にビア２４）内に受け入れられる。ビア２４ａ，２４ｂは、図１の拡大した部分における断面に示されている。ビア２４ａは、ダイ１２の中心且つ半導体チップ１１の中心上に位置する。ビア２４ｂは、ダイ１２の中心から離れて横方向にオフセットされている。ビア２４ｂの幾何学的配列は、ビア２４ｃ〜２４ｙの配列を表すものであり、ビア２４ｃ〜２４ｙは、同様にダイ１２の中心から離れて横方向にオフセットされている。ビア２４は、第１のビア部分３６および第２のビア部分３８（個別的には、ビア部分３６ａ〜３６ｙおよび３８ａ〜３８ｙの各々）を有する。第１のビア部分３６は、層２０を通ってＢＥＯＬパッド１４から延在する。第２のビア部分３８は、層２２を通して取り付け面３４から延在し、第１のビア部分３６と連通する。したがって、ビア２４は、絶縁材料の層２０，２２の両方を通してＢＥＯＬパッド１４から離れて延在する。

【0034】

第１のビア部分３６および第２のビア部分３８の各々は、各々のビア部分の中心を通過する長手方向軸に沿って延在する。ビア２４ｂの第１のビア部分３６ｂの長手方向軸は軸４２である一方で、ビア２４ｂの第２のビア部分３８ｂの長手方向軸は軸４４である。ビア２４ａの第１のビア部分３６ａおよび第２のビア部分３８ａは同軸であり、長手方向軸４６に沿って延在する。

【0035】

第１のビア部分３６は、ＢＥＯＬパッド１４（それぞれ、第１のビア部分３６ａ，３６ｂの開口４８ａ，４８ｂとして図１において示される）に近接した開口４８と、第１のビア部分３６が第２のビア部分３８（同様に、５０ａ，５０ｂとして示される）と交差する開口５０と、を有する。同様に、第２のビア部分は、第１のビア部分と第２のビア部分との交点に開口５２と、取り付け面３４（それぞれ、５２ａ，５２ｂおよび５４ａ，５４ｂとして示される）に開口５４と、を有する。ビア部分３６，３８は、形状が円錐台形であって、直径が、開口４８，５２における最小から開口５０，５４における最大まで増加する。第２のビア部分３８の最小直径は、第１のビア部分３６の最大直径よりも大きい。この幾何学的形状を有するビア２４の結果として、ビア２４の側壁は、層２０の表面の頂上に平坦な段を有し、そこで、第１の部分と第２の部分とが交差する。上記でわかるように、ビア２４の形状は、半田バンプ２８の形状を決定する。従って、ビア２４の幾何学的形状が原因で、半田バンプ２８は、ビア２４の壁内で平坦な段上にある。また、ビア２４の形状の結果として、半田バンプ２８は、半田バンプ２８がＢＥＯＬパッド１４に接合するところよりも、半田バンプ２８が基板２６に接合するところで、直径がより大きい。

【0036】

代替の実施形態では、ビア２４は、異なる形状を有し得る。例えば、第１の部分および第２の部分は、垂直側壁と、第１の部分と第２の部分とが交差する側壁における段と、を有する円筒形状であり得る。

【0037】

図３を参照すると、絶縁材料の層２２の下側が、簡易概略図に示されている。ビア２４の構成を例示する目的のために、半田バンプ２８は、図３から省略されている。また、第１のビア部分３６の開口５０と、第２のビア部分３８の開口５４とのみが示されている。前述したように、ビア２４ａは、ダイ１２の中心に位置する。ビア２４ａの第１の部分３６ａおよび第２の部分３８ａは同軸であり、長手方向軸４６に沿って延在し、その長手方向軸は、ダイ１２の中心と半導体チップ１１の中心とを通過する。逆に、ビア２４ｂは、ダイ１２の中心から離れて位置する。ビア２４ｂの第２のビア部分３８ｂは、ダイ１２および半導体チップ１１の幾何学的中心から離れた方向に第１のビア部分３６ｂから横方向にオフセットされている。特に、第２のビア部分３８ｂの長手方向軸４４は、ダイ１２および半導体チップ１１の中心から離れた方向に長手方向軸４２から横方向にオフセットされている。同様に、ビア２４ｃ〜２４ｙは、ダイ１２の中心から離れてオフセットされ、各ビアの第２のビア部分は、ダイ１２の中心と半導体チップ１１の中心とから離れた方向に各ビアの第１のビア部分から離れてオフセットされている。

【0038】

ビア２４は半田バンプ２８の形状を画定するので、基板２６に近接した半田バンプ２８の部分は、同様に、ダイ１２および半導体チップ１１の幾何学的中心から離れた方向にＢＥＯＬパッド１４に近接した部分からオフセットされている。このため、このようにして第２のビア部分３８を第１のビア部分３６から離してオフセットすることは、半田バンプ２８と基板２６との間の接合部に位置し、そこは、熱機械的応力が最も高い。対照的に、第２のビア部分３８が第１のビア部分３６からオフセットされない場合には、半田バンプ２８と基板２６との間の接合部は、ダイ１２と半導体チップ１１の中心により近い低応力領域に位置することになる。上記からわかるように、ビア２４ａはダイ１２の中心に位置するので、任意の所与の方向におけるオフセットは、第２のビア部分３８ａの一部がダイ１２の中心から遠くに位置し、また、第２のビア部分３８ａの一部がより近くに位置することを、結果としてもたらすことになる。従って、第２のビア部分３８ａをオフセットすることは、第２のビア部分３８の残りをオフセットすることと同じ利益をもたらさないことになる。

【0039】

半田バンプ２８に加えられる熱機械応力は、層２０，２２、ＢＥＯＬパッド１４およびＩＬＤ層１５，１６に伝達される。前述したように、ＩＬＤ層１５，１６は、亀裂および／または積層剥離の傾向がある。反対に、層２０，２２は、比較的柔らかく、亀裂、割れまたはパッケージ１０の隣接した層からの離層無しに、いくらかの変形に耐えることができる。層２０，２２の変形は応力を吸収する。従って、層２０，２２は、緩衝効果があり、応力がＢＥＯＬパッド１４およびＩＬＤ層１５，１６に伝達されないように、いくらか応力を吸収する。ビア２４の上記幾何学的形状は、高い熱機械応力を経験する範囲内における半田バンプ２８の下方に、すなわち、ダイ１２と半導体チップ１１との中心から離れて遠くに位置する各半田バンプ２８の側上に、層２０，２２の追加材料をもたらす。このため、オフセットビア部分の無いダイに対して、より多くの応力が、ＢＥＯＬパッド１４およびＩＬＤ層１５，１６に伝達されるのではなくて、層２０，２２の変形によって吸収され得る。

【0040】

図２〜図３に示されるように、第１のビア部分３６は、ＢＥＯＬパッド１４と整列されており、格子パターンでダイ１２上に一様に分布されている。第２のビア部分３８は、一定サイズのものであり、また、対応する第１のビア部分３６から一定のオフセット距離のものである。最大許容可能オフセット距離は、工程制限によって左右される。また、上記からわかるように、第２のビア部分３８の各々は、対応する第１のビア部分３６に一部重複しなければならない。示された実施形態では、オフセット距離は、第１のビア部分３６および第２のビア部分３８のサイズによって決定される。

【0041】

図３に示されるように、第２のビア部分３８の各々は、ダイ１２および半導体チップ１１の中心と各第１のビア部分３６の中心とを通過する放射線に沿って外向きに、対応する第１のビア部分３６からオフセットされる。例えば、線５５は、ビア２４ｂの第１のビア部分３６ｂが沿って延在する軸４２と、ダイ１２および半導体チップ１１の中心を通過する軸４６と交差する。第２のビア部分３８ｂが沿って延在する軸４４は、線５５に沿って外向きに軸４２からオフセットされる。対称的であり円形開口を有するビア部分に対して、例えば図３〜図４に示された円錐台形のビア部分などの場合には、第２のビア部分３８が、所与のオフセット距離についてダイ１２の中心から最も遠い可能な距離に位置することを結果としてもたらす。この構成では、半田バンプ２８は、最高応力を経験する領域で基板２６に接合することになり、応力軽減効果を最大化する。

【0042】

他の実施形態では、ＢＥＯＬパッド１４、第１のビア部分３６および／または第２のビア部分の配列は、異なり得る。例えば、第１のビア部分３６と第２のビア部分３８との間、すなわち、それらが長手方向軸に沿って延びる当該長手方向軸間のオフセットの距離や方向は、特定のビア２４の位置に基づいて変動し得る。例えば、ダイ１２および半導体チップ１１の中心により近いビア２４は、ダイ１２および半導体チップ１１の中心から遠いものよりも小さなオフセットを有し得る。いくつかの実施形態では、異なるビア２４の第２のビア部分３８は、異なったサイズを有し得る。例えば、ダイ１２の隅の方に位置するビア２４は、他のビアのものよりも大きな第２の部分３８を有し得る。いくつかの実施形態では、外側のビア部分のサイズおよびオフセットサイズは、熱機械応力の分布と比例して変動し得る。

【0043】

いくつかの実施形態では、ビア２４は、ダイ１２および半導体チップ１１の中心上に中心が置かれたパターンにグループ化され得る。例えば、図３では、ビア２４ｂ〜２４ｉは、ダイ１２および半導体チップ１１の中心に中心が置かれた第１の概ね矩形または四角形パターンに配列される。ビア２４ｂ〜２４ｉの第１のビア部分は、ダイ１２および半導体チップ１１の中心の方向にそれぞれの第２のビア部分に対して横方向にオフセットされる（同等に、ビア２４ｂ〜２４ｉの第２のビア部分は、ダイ１２および半導体チップ１１の中心から離れた方向にそれぞれの第１のビア部分からオフセットされる）。オフセットのサイズは、第１の概ね矩形パターンを構成するビア２４ｂ〜２４ｉの各々について、一定である。ビア２４ｊ〜２４ｙは、第１の概ね矩形パターンと同心である第２の概ね矩形パターンに配列される。すなわち、第１および第２の概ね矩形パターンは共に、ダイ１２および半導体チップ１１の中心上に中心が置かれる。ビア２４ｊ〜２４ｙの第１のビア部分は、ダイ１２および半導体チップ１１の中心の方向にそれぞれの第２のビア部分に対して横方向にオフセットされる（同等に、ビア２４ｊ〜２４ｙの第２のビア部分は、ダイ１２および半導体チップ１１の中心から離れた方向にそれぞれの第１のビア部分からオフセットされる）。オフセットのサイズは、第２の概ね矩形パターンを構成するビア２４ｊ〜２４ｙの各々について、一定である。いくつかの実施形態では、第２のパターンのオフセットサイズは、第１のパターンのオフセットサイズと異なり得る。例えば、オフセットサイズは、第２のパターンの場合に大きくなる可能性があり、第２のパターンの各部材は、第１のパターンの部材よりもダイ１２および半導体チップ１１の中心から遠くにある。いくつかの実施形態では、ビア２４は、矩形ではない同心パターンに配列され得る。例えば、ビア２４は、円形または楕円形状のリングに配列され得る。

【0044】

いくつかの実施形態では、ダイは、絶縁材料の単一の層のみを有し得る。そのような実施形態では、ビアは、取り付け面に近接した各ビアの開口が、対応するＢＥＯＬパッドに近接したビアの開口に対してダイおよび半導体チップの中心から横方向にオフセットされるように、非対称的に先細りにされた境界を有し得る。また、取り付け面に近接したビア開口は、ＢＥＯＬパッドに近接した対応するビア開口よりも大きくすることができる。オフセットビアの無いダイに対して、そのような配列は、ダイおよび半導体チップの中心から離れた最も遠い側上、すなわち、高い熱機械応力を経験する範囲内における半田バンプの下方に追加の絶縁材料をもたらすことになる。

【0045】

半導体パッケージ１０は、中心のビア２４ａを用いて図１〜図４に示されるが、その代わりに、中心のビア２４ａが半導体パッケージ１０から省略されてもよい。

【0046】

図１〜図３では、各ビア２４の第１の部分３６は、それぞれのＢＥＯＬパッド１４上に中心が置かれる。しかしながら、図４に示された代替の実施形態では、第１のビア部分３６’は、第２のビア部分３８’が第１のビア部分３６’に対してオフセットされるのとほぼ同じ手法で、ＢＥＯＬパッドに対してオフセットされ得る。これは、第２のビア部分３８’が、第１のビア部分と第２のビア部分との間の所与のオフセット距離について、図１の実施形態に対してダイ１２の中心から離れて遠くに位置することを結果としてもたらす。

【0047】

次に図５Ａ〜図５Ｋを参照すると、集積回路ダイを製造するための工程、および、集積回路ダイを基板に相互接続するための典型的な工程が、記載されている。工程は、単一の半導体チップ１１を備える単一のダイ１２を参照して記載され例示されるが、代わりに、ダイ１２を製造するステップは、単一化の前に多数の半導体チップを備えるウェハ上で実行され得る。

【0048】

前述したように、半導体パッケージ１０は、フリップチップに組み立てられる。従って、図５Ａ〜図５Ｉに示されるように、ダイ１２のサブアセンブリは、図１に対して逆さまにされる。

【0049】

図５Ａに示されるように、半導体チップ１１は、従来の手法で半導体基板上にまたは半導体基板内に形成される。半導体チップ１１は、能動（ａｃｔｉｖｅ）回路要素と、能動回路要素を互いにおよび入出力パッドに相互接続するための一連の導電性トレースと、誘電体材料の層と、を含む。この一連の相互接続および絶縁要素は、ＢＥＯＬスタックと呼ばれる。ＢＥＯＬスタックの設計や製造は、当業者において周知である。従って、例示や説明の簡略化のために、１つのＢＥＯＬパッド１４と、誘電体材料（ＩＬＤ）１５，１６の２つの層だけが示される。ＢＥＯＬパッド１４は、ＩＬＤ層１５を通過する導電性トレースによってＢＥＯＬスタックの他の要素に接続されるが、簡単化のために、それらは図示されていない。

【0050】

パッシベーション材料１８は、ＢＥＯＬスタック上に重ねて堆積される。パッシベーション材料１８は、ダイ１２を腐食から保護するのに役立つ。パッシベーション材料１８は、化学気相蒸着工程（例えば、プラズマ促進化学気相蒸着工程（ＰＥＣＶＤ）または低圧化学気相蒸着工程（ＬＰＣＶＤ）など）によって形成され得る。シリコン酸化物パッシベーション材料は、シラン（ＳｉＨ_４）および亜酸化窒素（Ｎ２Ｏ）または酸素（Ｏ_２）を使用するＰＥＣＶＤ工程によって、あるいは、亜酸化窒素と共にオルトケイ酸テトラエチル（Ｓｉ（ＯＣ_２Ｈ_５）_４）またはジクロロシラン（ＳｉＨ_２Ｃｌ_２）を使用するＬＰＣＶＤ工程によって、形成され得る。シリコン窒化物パッシベーション材料は、アルゴンの存在下でシランおよびアンモニア（ＮＨ_３）または窒素（Ｎ_２）を使用するＰＥＣＶＤ工程によって形成され得る。簡単化のために、パッシベーション材料１８は、単一層として示されている。しかしながら、パッシベーション材料１８は、ＳｉＮ、および任意に、ＳｉＮの更なる層を用いて上に重ねられ得るＳｉＯ_２の層を用いて上に重ねられた接着層（ＮＢｌｏｋ）から成る、多層スタックから構成され得る。典型的には、パッシベーション材料１８は、５００ｎｍと３０００ｎｍとの間の厚さを有する。

【0051】

マスク６０は、リソグラフィ工程を使用してパッシベーション材料１８上に重ねて形成される。マスク６０は、ビア２４の所望の位置に開口６２（特に、ビア２４の開口４８）を有する。典型的には、マスク６０はフォトレジストマスクである。

【0052】

マスク６０が一旦形成されると、パッシベーション材料１８は、開口６２に対応するパッシベーション材料１８を通る開口を生成するためにエッチングされる。エッチングは、パッシベーション材料１８の組成および厚さに基づいて選択される任意の適切な周知のエッチング技法（例えば反応性イオンエッチング）であり得る。パッシベーション材料１８に選択的な技法は、ＢＥＯＬパッド１４をできるだけ少なく取り除くように使用されるべきである。マスク６０は、例えばマスク材料に選択的な溶剤によって取り除かれる。図５Ｂは、パッシベーション層１８のエッチングおよびマスク６０の除去後の製造中の半導体パッケージ１０を示す。

【0053】

絶縁材料の層２０は、パッシベーション材料１８上に重ねて堆積される。層２０の絶縁材料は、感光性であってよく、例えばスピンコーティング工程を使用して堆積され得る。ダイ１２の完成した状態では、ビア２４の第１の部分３６は層２０内に形成される。従って、層２０の厚さは、第１のビア部分３６の所望の厚さによって少なくとも一部決定される。

【0054】

図５Ｃは、絶縁材料の層２０を備える製造中のダイ１２を示す。層２０の堆積後、層２０を通るビア２４の第１のビア部分３６が生成される。以下の工程は、ポジ型感光性ポリイミドを通して先細りにされたビアを形成するための適切な工程の一例である。上記からわかるように、異なる工程（例えば、異なる形状（例えば円筒形）のビアを形成するためにまたは異なる材料を使用して）が使用され得る。

【0055】

まず、層２０は、リソグラフィ露出工程を使用してパターン化される。例えば、層２０の範囲は、フォトマスクを通した紫外線放射を使用してリソグラフィによって露出され得る。露出は、露出された領域が現像溶液に溶けることになることを引き起こす。

【0056】

露出された層２０は、露出された領域６３を選択的に溶かす現像剤に浸され、図５Ｄに示されるように第１のビア部分３６を形成する。現像に次いで、層２０が硬化され、層２０を更なる現像工程に対して弾力のあるようにする。

【0057】

図５Ｃ〜図５Ｄに示されるように、露出された領域６３および第１のビア部分３６は、先細りにされた境界を有する。露出された領域６３の形状およびビア部分３６の壁の先細りの度合い（勾配）は、露出エネルギー（露出の分量や時間）、（例えば、層２０のスピンコーティング後のホットプレート上の）早期硬化の度合い、および、現像製法（現像剤の化学作用、現像時間および噴霧パターン）によって影響を受ける。

【0058】

絶縁材料の第２の層２２は、図５Ｅに示されるように、層２０上に堆積され得る。層２２は、層２０に類似した手法で堆積され得る。次いで、層２２は、第２のビア部分３８を生成するために、層２０に類似した手法で露出され現像される。

【0059】

層２２は、現像工程が層２２から材料を取り除く一方、層２０から少しの材料を取り除くか全く材料を取り除かないように選択され得るように、層２０とは異なる材料で構成されていてもよい。または、層２０，２２は、層２２が、層２０から相当な量の材料を取り除くこと無く現像され得るように、層２２が堆積される前に層２０が硬化される場合には、同じ材料で構成されていてもよい。

【0060】

図５Ｅに示されるように、層２２の露出した範囲６６は、露出した領域６３に類似して、先細りにされた境界を有する。また、露出した範囲６６は、層２２が現像された後、層２０の部分が覆われないように、第１のビア部分３６よりも大きい。さらに、露出した範囲６６は、第１のビア部分３６からオフセットされる。図５Ｆに示されるように、層２２が一旦現像されると、ビア２４の第１の部分３６および第２の部分３８を形成する空洞が画定される。

【0061】

ビア２４の第１の部分３６が層２０内に形成され、ビア２４の第２の部分３８が層２３内に形成されるので、層２０，２２の厚さは、第１のビア部分３６および第２のビア部分３８の所望の厚さによって少なくとも一部決定される。典型的には、層２０，２２は、２μｍと１５μｍとの間の厚さを有するが、最も一般的には、それらは、３μｍと５μｍとの間の厚さを有する。

【0062】

図５Ｇに示されるように、金属層６８は、ダイ１２上と、第１の部分３６および第２のビア部分３８の内側とに堆積される。金属層６８は、半田バンプ２８が電気めっきによってビア２４内に堆積されることを可能にする。任意に、１つ以上の追加的な金属層（図示しない）が、層２２と半田バンプ２８との間の障壁として機能するために、また、追加的な応力緩和を提供するために、金属層６８上に重ねて形成され得る。

【0063】

バンプを形成する層７０は、１つ以上の金属層上に重ねられ、半田材料を受け入れるために第２のビア部分３８の開口５４と整列した開口を形成するようにパターン化される。バンプを形成する層７０は、電気絶縁材料から形成され、層２０，２２と同様に堆積されパターン化（すなわち、露出され現像される）され得る。バンプ形成層は、金属層６８を損なわないままにする溶剤を使用して現像される。

【0064】

半田バンプ２８は、図５Ｈに示されるように、ビア２４内に堆積される。半田バンプ２８は、半田バンプが、電気めっき槽に露出される金属層６８の部分（すなわち、ビア２４内の部分）上だけに形成されるように、陽極として金属層６８を使用する電気めっき工程によって堆積され得る。半田バンプ２８は、バンプを形成する層７０によって画定されるピラー状形状に堆積される。従って、バンプを形成する層７０の厚さは、半田バンプ２８が電気めっき工程の間に突き出ないことを確実にするために、半田バンプ２８の所望の高さよりも大きくしなければならない。

【0065】

図５Ｉに示されるように、半田バンプ２８の堆積に次いで、バンプを形成する層７０は、金属層６８の部分と、任意の下にある金属層であってビア２４の外側に置かれた金属層と共に取り除かれる。バンプを形成する層は、例えば、バンプを形成する層７０に選択的な溶剤を使用して、取り除かれ得る。金属層６８および何等かの下方の金属層は、半田バンプ２８および層２２を損なわないままにするように選択されたエッチング工程を使用して取り除かれ得る。次いで、リフロー工程が、半田バンプ２８を球状半田ボールに形成するために適用される。

【0066】

一旦、半田バンプ２８が堆積され、バンプを形成する層７０が取り除かれると、ダイ１２は、半導体パッケージ１０を形成するために基板２６に搭載され得る。勿論、前の製造ステップがウェハレベルで実行された場合、すなわち、前の製造ステップが多数の半導体チップを備えるウェハ上で実行された場合、ウェハは、個々のパッケージが基板２６に搭載され得るように、まず個々のダイに切断されなければならない。

【0067】

ダイ１２は、搭載のために逆さにされ、半田バンプ２８の各々は、図５Ｊに示されるように、対応する接触パッド７２と接触して基板２６上に置かれるように、基板２６上に位置付けられる。次いで、半田バンプ２８は加熱される。これにより、半田バンプ２８は、リフローし、接触パッド７２に接合し、電気的および機械的にダイ１２を基板２６と相互接続する。任意に、接着表面３４と基板２６との間の領域は、半田バンプ２８を封止するためにおよび半導体パッケージ１０を機械的に補強するために、アンダーフィルで充填され得る。上記からわかるように、基板２６は、更なる一連の金属的な相互接続および一連の接触部（図示しない）を備え、それによって、半導体パッケージ１０は、他のデバイスとの半導体パッケージ１０の接続のために回路基板（図示しない）と相互接続され得る。

【0068】

本発明の実施形態は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭおよびフラッシュメモリモジュール、グラフィックプロセッサ、汎用プロセッサ、ＣＰＵやＡＰＵを含む、種々の用途に使用され得る。

【0069】

上記実施形態は、例示的であることだけが意図され、決して限定するものではない。発明を実行する上記実施形態は、形態、部分の配列、動作の詳細や順序の多くの修正の余地がある。発明は、むしろ、特許請求の範囲によって定義されるように、その範囲内に全ての修正を包含するように意図される。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図5K】