特許 5980237 設計ベースデバイスリスク評価

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5980237

(24)【登録日】2016年8月5日

(45)【発行日】2016年8月31日

(54)【発明の名称】設計ベースデバイスリスク評価

(51)【国際特許分類】

   H01L 21/66 20060101AFI20160818BHJP

   G01N 21/956 20060101ALI20160818BHJP

【ＦＩ】

   H01L21/66 J

   H01L21/66 W

   G01N21/956 A

【請求項の数】10

【全頁数】21

(21)【出願番号】特願2013-555475(P2013-555475)

(86)(22)【出願日】2012年2月20日

(65)【公表番号】特表2014-507808(P2014-507808A)

(43)【公表日】2014年3月27日

(86)【国際出願番号】US2012025827

(87)【国際公開番号】WO2012115912

(87)【国際公開日】20120830

【審査請求日】2015年2月19日

(31)【優先権主張番号】61/445,164

(32)【優先日】2011年2月22日

(33)【優先権主張国】US

(31)【優先権主張番号】13/399,805

(32)【優先日】2012年2月17日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500049141

【氏名又は名称】ケーエルエー−テンカー コーポレイション

(74)【代理人】

【識別番号】110001210

【氏名又は名称】特許業務法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】パーク アレン

(72)【発明者】

【氏名】ジン ヨスン

(72)【発明者】

【氏名】チョ スンチャン

(72)【発明者】

【氏名】サヴィル バリー

【審査官】 ▲高▼須 甲斐

(56)【参考文献】

【文献】 特開２００８−３００６７０（ＪＰ，Ａ）

【文献】 特開２０１０−２４９６５６（ＪＰ，Ａ）

【文献】 特表２０１０−５３７３９４（ＪＰ，Ａ）

【文献】 特開２００７−１８９１４１（ＪＰ，Ａ）

【文献】 特開２００４−０９６１２１（ＪＰ，Ａ）

【文献】 特開２００９−２０６４５３（ＪＰ，Ａ）

【文献】 特開２００９−１２３８５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６６

Ｇ０１Ｎ ２１／９５６

(57)【特許請求の範囲】

【請求項1】

デバイスの設計ベース評価のための方法であって、
光学ルールチェックとプロセスウィンドウ定性化の少なくともいずれかを前記デバイスの設計データに適用して複数の関心のパターンを定義すること、
前記複数の関心のパターンのそれぞれに関連付けられる設計データを含む設計ベース分類データベースを生成すること、
１つまたは複数の検査結果を受取ること、
前記検査結果内での前記複数の関心のパターンの少なくとも１つの発生を特定するために、前記１つまたは複数の検査結果を、前記設計ベース分類データベースの前記複数の関心のパターンのそれぞれに関連付けられる設計データと比較すること、
前記複数の関心のパターンのそれぞれの収率影響に基づき、前記複数の関心のパターンのなかの１つまたは複数のクリティカルパターンを確定すること、
デバイスの設計データによって定義され、確定された１つまたは複数のクリティカルパターンに基づいて、複数のクリティカルポリゴンを確定すること、
デバイスの設計データによって定義された複数のクリティカルポリゴンのそれぞれの発生の頻度に基づいて、デバイスの正規化ポリゴン頻度を決定すること、
決定された正規化ポリゴン頻度と複数のクリティカルポリゴンのそれぞれのクリティカリティに基づいて、デバイスリスクレベルを決定すること、
を含む方法。

【請求項2】

収率は、エンドオブラインプロセス収率データを含む請求項１に記載の方法。

【請求項3】

１つまたは複数の検査結果を受取ることは、
検査システムから１つまたは複数の検査結果を受取ることを含む請求項１に記載の方法。

【請求項4】

前記検査システムは、
暗視野検査システムと明視野検査システムの少なくとも一方を備える請求項３に記載の方法。

【請求項5】

前記複数のクリティカルポリゴンは、設計ルールチェック、不良解析、シミュレーションの少なくとも１つを利用して定義される請求項１に記載の方法。

【請求項6】

推奨動作を示すフィードバックをユーザインタフェースに提供することをさらに含み、前記推奨動作は、前記デバイスについての前記デバイスリスクレベルの機能である請求項１に記載の方法。

【請求項7】

前記推奨動作は、
製造欠陥設計（ＤＦＭ）を減少させるために設計を調整することを含む請求項６に記載の方法。

【請求項8】

前記推奨動作は、
プロセス仕様を調整することを含む請求項６に記載の方法。

【請求項9】

デバイスの設計ベース評価のための装置であって、
デバイスの照明された部分の検査結果群を取得するための検査ツールと、
検査ツールと通信し、１つまたは複数のプロセッサを含むコンピュータシステムであり、プロセッサは、プログラムを実行することで、
検査ツールから検査結果群を取得すること、
光学ルールチェックとプロセスウィンドウ定性化の少なくともいずれかを前記デバイスの設計データに適用して複数の関心のパターンを定義すること、
前記複数の関心のパターンのそれぞれに関連付けられる設計データを含む設計ベース分類データベースを生成すること、
前記検査結果内での前記複数の関心のパターンの少なくとも１つの発生を特定するために、１つまたは複数の検査結果を、前記設計ベース分類データベースの前記複数の関心のパターンのそれぞれに関連付けられる設計データと比較すること、
前記複数の関心のパターンのそれぞれの収率影響に基づき、前記複数の関心のパターンのなかの１つまたは複数のクリティカルパターンを確定すること、
デバイスの設計データによって定義され、確定された１つまたは複数のクリティカルパターンに基づいて、複数のクリティカルポリゴンを確定すること、
デバイスの設計データによって定義された複数のクリティカルポリゴンのそれぞれの発生の頻度に基づいて、デバイスの正規化ポリゴン頻度を決定すること、
決定された正規化ポリゴン頻度と複数のクリティカルポリゴンのそれぞれのクリティカリティに基づいて、デバイスリスクレベルを決定すること、
の各ステップを実行するコンピュータシステムと、
を含む装置。

【請求項10】

検査ツールは、暗視野検査ツールと明視野検査ツールの少なくとも一方を備える請求項９に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本出願は、以下に挙げる出願（複数可）（「関連出願」）に関連し、これらの関連出願から利用可能でかつ有効な最先の出願日の利益を主張する（たとえば、仮特許出願以外の出願についての利用可能な最先の優先日を主張するか、または、関連出願（複数可）の親出願、祖父出願、曾祖父出願等のありとあらゆる出願に関する仮特許出願についての、米国特許法（ＵＳＣ３５）１１９条（ｅ）下における利益を主張する）。
［関連出願］
米国特許商標庁の法定外要件のため、本出願は、２０１１年２月２２日に出願された、発明者としてＡｌｌｅｎ Ｐａｒｋ、Ｙｏｕｓｅｕｎｇ Ｊｉｎ、Ｂａｒｒｙ Ｓａｖｉｌｌｅ、およびＳｕｎｇｃｈａｎ Ｃｈｏの名を挙げる「ＤＥＳＩＧＮ−ＡＷＡＲＥ ＤＥＶＩＣＥ ＡＳＳＥＳＳＭＥＮＴ ＡＮＤ ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ ＳＥＰＡＲＡＴＩＯＮ ＯＦ ＰＡＲＴＩＣＬＥ ＡＮＤ ＰＡＴＴＥＲＮ ＤＥＦＥＣＴ」という名称の米国仮特許出願、出願シリアル番号第６１／４４５，１６４号の通常の（非仮の）特許出願を構成する。

【0002】

米国特許商標庁の法定外要件のため、本出願は、２０１２年２月１７日に出願された、発明者としてＡｌｌｅｎ Ｐａｒｋ、Ｙｏｕｓｅｕｎｇ Ｊｉｎ、Ｓｕｎｇｃｈａｎ Ｃｈｏ、およびＢａｒｒｙ Ｓａｖｉｌｌｅの名を挙げる「ＤＥＳＩＧＮ ＢＡＳＥＤ ＤＥＶＩＣＥ ＲＩＳＫ ＡＳＳＥＳＳＭＥＮＴ」という名称の米国仮特許出願、出願シリアル番号第１３／３３９，８０５号の通常の（非仮の）特許出願を構成する。

【0003】

本出願は、一般に、半導体デバイス不良に関連する欠陥のリスクを確定するための方法およびシステムに関し、より詳細には、設計データを利用して半導体デバイス不良に関連する欠陥のリスクを確定することに関する。

【背景技術】

【0004】

論理デバイスまたはメモリデバイスなどの半導体デバイスを作製することは、通常、半導体ウェハなどの基板を多数の半導体作製プロセスを使用して処理することであって、それにより、半導体デバイスの種々のフィーチャおよび複数のレベルを形成する、処理することを含む。たとえば、リソグラフィは、レチクルから、半導体ウェハ上の配置されたレジストにパターンを転写することを含む半導体作製プロセスである。さらに、半導体作製プロセスのさらなる例は、化学機械研磨（ＣＭＰ）、エッチング、堆積、イオン注入を含むが、それに限定されない。複数の半導体デバイスを、単一半導体ウェハ上に配置して作製し、その後、個々の半導体デバイスに分離することができる。

【0005】

検査プロセスは、半導体製造プロセス中に種々のステップで使用されて、レチクルおよびウェハなどの試料上の欠陥が検出される。検査プロセスは、集積回路などの半導体デバイスを作製するという重要な部分であった。しかし、半導体デバイスの寸法が減少するにつれて、検査プロセスは、許容可能な半導体デバイスの成功裏の製造にとってさらにより重要となっている。たとえば、半導体デバイスの寸法が減少するにつれて、比較的小さな欠陥でさえ半導体デバイスの望ましくない収差をもたらす場合があるため、小さなサイズの欠陥の検出が必要となっている。

【0006】

したがって、検査分野における多くの作業が、以前は無視できるほどであったサイズを有する欠陥を検出しうる検査システムを設計することに捧げられた。通常の検査プロセスは、ウェハ上の同様の半導体デバイスのエリアを比較することによって欠陥を検出する。２つのデバイスエリア間で検出される差は、デバイスを不適切に機能させうる欠陥、または、システム動作に影響を及ぼさないであろう有害物でありうる。半導体ウェハ検査の統合フェーズは、欠陥と有害物とを正確に区別しうるように、検査デバイスの、一般に「レシピ(recipe)」と呼ばれる設定を最適化することを含む。潜在的な欠陥が検査システムによって見出された後、ウェハは、通常、欠陥を分類するために精査ツールに移送される。しかし、欠陥の分類は、「レシピ」とも呼ばれる、精査ツールの設定を最適化することであって、それにより、精査ツールが、潜在的な欠陥を適切に分類し、潜在的な欠陥が有害物または偽りの欠陥であると判定しうる、最適化することを必要とする。要するに、特定のウェハロットに関する欠陥の解析は、検査ツールについてレシピをセットアップし最適化すること、および、精査ツールについて異なるレシプをセットアップすることを必要とする。２つの異なるツールについて２つのレシピをセットアップすることは時間がかかりかつ複雑である。

【0007】

多くの異なるタイプの欠陥についての検査もまた、最近、より重要になっている。たとえば、半導体作製プロセスを監視し補正するため検査結果を使用するために、ウェハ上にどんなタイプの欠陥が存在するかを知ることが必要であることが多い。さらに、半導体製造に関わる全てのプロセスをコントロールすることが、考えられる最も高い収率を達成するために望ましいため、多くの異なる半導体プロセスから生じる可能性がある異なるタイプの欠陥を検出する能力を有することが望ましい。検出される異なるタイプの欠陥は、その特性が劇的に変動する場合がある。たとえば、半導体製造プロセス中に検出するのが望ましい場合がある欠陥は、厚さ変動、微粒子欠陥、スクラッチ、抜けているパターンフィーチャまたは不正にサイズ決定されたパターンフィーチャなどのパターン欠陥、および、こうした異種の特性を有する多くの他の欠陥を含むことができる。

【0008】

欠陥精査は、通常、高倍率光学システムまたは走査型電子顕微鏡（ＳＥＭ）を使用して、欠陥に関するさらなる情報を高解像度で生成することを含む。欠陥精査により生成される欠陥についての高解像度データは、プロファイル、粗さ、より正確なサイズ情報などのような欠陥の属性を確定するのにより適している。電子分散Ｘ線分光（ＥＤＳ）システムなどのシステムを使用して欠陥解析を実施することができる。こうした欠陥解析を実施して、欠陥の組成などの情報を確定することができる。検査、精査、解析、またはその何らかの組合せにより確定される欠陥の属性を使用して、欠陥のタイプ（すなわち、欠陥分類）、および、おそらくは欠陥の根本原因を特定しうる。次に、この情報を使用して、１つまたは複数の半導体作製プロセスの１つまたは複数のパラメータを監視し変更し、それにより、欠陥を低減または排除しうる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】米国特許出願公開第２００８／０２５０３６１号

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかし、設計基準寸法が縮小するにつれて、半導体製造プロセスは、そのプロセスのパフォーマンス能力の限界の近くで働いている可能性がある。さらに、より小さい欠陥は、設計基準寸法が縮小するにつれて、デバイスの電気パラメータに影響を及ぼす可能性があり、それがより感度の高い検査を必要とする。したがって、設計基準寸法が縮小するにつれて、検査によって検出される、おそらくは収率に関連する欠陥および有害物欠陥の数が劇的に増大する。したがって、ますます多くの欠陥がウェハ上で検出され、全ての欠陥を排除するようにプロセスを補正することが難しくかつ高価になる場合がある。したがって、欠陥のうちのどの欠陥が実際にデバイスのパフォーマンスおよび収率に影響を及ぼすかを判定することは、プロセスコントロール方法が、他の欠陥をほとんど無視しながら、こうした欠陥に的を絞ることを可能にすることができる。さらに、より小さい設計基準寸法において、プロセス誘起による不良は、場合によっては、系統的である傾向になる場合がある。すなわち、プロセス誘起による不良は、設計内で多数回繰り返されることが多い所定の設計パターンで生じる傾向にある。空間的に系統的な電気関連の欠陥の排除は、こうした欠陥の排除が収率に対して著しく全体的な影響を及ぼしうるため重要である。欠陥がデバイスパラメータおよび収率に影響を及ぼすことになるか否かを、上述した検査プロセス、精査プロセス、および解析プロセスから判定できないことが多い。その理由は、これらのプロセスが、電気設計に関して欠陥の位置を確定することができない場合があるからである。

【課題を解決するための手段】

【0011】

デバイスの設計ベース評価のための方法が開示される。

【0012】

一態様では、方法は、限定はしないが、デバイスの設計データを利用して複数の関心のパターンを定義すること、関心のパターンのそれぞれに関連付けられる設計データを含む設計ベース分類データベースを生成すること、１つまたは複数の検査結果を受取ること、１つまたは複数の検査結果を複数の関心のパターンのそれぞれと比較することであって、それにより、検査結果内での関心のパターンの少なくとも１つの発生を特定する、比較すること、プロセス収率データを利用してそれぞれの関心のパターンの収率影響を確定すること、ＰＯＩのそれぞれの発生の頻度およびＰＯＩのクリティカリティを監視することであって、それにより、デバイスのプロセスエクスカーションを特定する、監視すること、および、クリティカルポリゴンのそれぞれについての発生の頻度およびクリティカルポリゴンのそれぞれについてのクリティカリティを利用してデバイスについて正規化ポリゴン頻度を計算することによってデバイスリスクレベルを確定することを含むことができ、クリティカルポリゴンは、デバイスの設計データを利用して定義される。

【0013】

クリティカル欠陥を利用して動的サンプリングを提供するための方法が開示される。一態様では、方法は、限定はしないが、ウェハ上の複数のクリティカルパターンタイプを特定すること、特定されたクリティカルパターンタイプのそれぞれについて、計算されたリスクレベルおよび発生の頻度を利用してデバイスリスクレベルを確定すること、デバイスの１つまたは複数の関連エクスカーションを特定すること、１つまたは複数のデバイスエクスカーションの特定に応答して動的ウェハ選択を確定すること、および、特定されたクリティカルパターンタイプの少なくとも一部を動的にサンプリングすることを含むことができる。

【0014】

メモリデバイス内でリスク評価または収率相関を提供するための方法が開示される。一態様では、方法は、限定はしないが、設計データを利用してデバイスの１つまたは複数の機能エリアに基づいて複数の領域を定義すること、１つまたは複数の定義された領域に関して１つまたは複数の検査プロセスを実施すること、１つまたは複数の検査プロセスからの検査データを利用して、所定のコントロール限界を下回る１つまたは複数の定義された領域の１つまたは複数のダイを特定すること、および、収率損失に影響を及ぼす領域を、所定のコントロール限界を下回る１つまたは複数のダイを、領域のそれぞれについてのインラインデータと比較することによって特定することを含むことができる。

【0015】

空間解析を使用してデバイス処理を監視するための方法が開示される。一態様では、方法は、限定はしないが、１つまたは複数のプロセスステップの間で１つまたは複数のデバイスを検査することによってプロセス変動シグネチャを監視すること、１つまたは複数のデバイスの１つまたは複数の関心のパターンを、設計ベース分類プロセスを使用して、監視されるプロセス変動に関連付けること、および、１つまたは複数の関連付けされた関心のパターンを使用して、１つまたは複数の機器シグネチャを特定することを含むことができる。

【0016】

先の一般的な説明および以下の詳細な説明は、単に例示的かつ説明的であり、特許請求される本発明を必ずしも制限しないことが理解される。本明細書の一部に組込まれまたその一部を構成する添付図面は、本発明の実施形態を示し、一般的な説明と共に、本発明の原理を説明するのに役立つ。

【0017】

本開示のいくつかの利点を、添付図を参照して当業者がよりよく理解することができる。

【図面の簡単な説明】

【0018】

【図1A】本発明の一実施形態による、半導体ウェハ検査に適したシステムのブロック図である。

【図1B】本発明の一実施形態による、複数のダイ領域およびダイ領域内の複数の欠陥を有する半導体ウェハの平面図である。

【図2】本発明の一実施形態による、設計ベースデバイス評価のための方法を示すフロー図である。

【図3】デバイスの１つまたは複数のエクスカーションを特定するために利用されるパレトチャートである。

【図4】本発明の一実施形態による、デバイスの１つまたは複数のエクスカーションを特定するために利用される、統計的プロセスコントロールルーチンによって生成されるトレンドラインである。

【図5】本発明の一実施形態による、デバイス設計データの複数のクリティカルポリゴンを示す図である。

【図6】本発明の一実施形態による、推奨閾値が重ねられた、種々のデバイスについての正規化されたポリゴン頻度を示す図である。

【図7】本発明の一実施形態による、動的サンプリングのための方法を示すフロー図である。

【図8】本発明の一実施形態による、メモリデバイス内で収率相関を確定するための方法を示すフロー図である。

【図9】本発明の一実施形態による、空間解析を使用してデバイス処理を監視するための方法を示すフロー図である。

【発明を実施するための形態】

【0019】

ここで、添付図面に示す、開示される主題が、詳細に参照される。

【0020】

図１Ａ〜図９を全体的に参照して、設計ベースデバイス評価のための方法およびシステムが、本開示に従って述べられる。本発明は、デバイス（たとえば、半導体デバイス）内の系統的欠陥の予測的監視ならびに欠陥のリスクレベル評価を対象とする。本明細書でさらに詳細に述べるように、デバイスのリスクレベル評価は、所与のデバイスの設計データ内で定義されるクリティカルポリゴンの解析を含む新規なポリゴン頻度（ＮＰＦ）を利用して達成される。さらに、ランダム欠陥性によるパターングループ化の利用は、ランダム粒子発生から系統的欠陥発生を分離するのを補助することができる。本開示は、設計レイアウトパターン探索能力、正確な検査エリア定義、およびデバイスの設計データ内に存在する関連構造の印刷頻度の理解によって設計アウェアな欠陥検査を実現する。本開示は、ｉ）デバイスの設計ベースリスク評価を提供すること、ｉｉ）クリティカル欠陥情報を使用して動的サンプリングを提供すること、ｉｉｉ）メモリデバイス内でメモリデバイスリスク評価および／または収率相関を確定すること、および、ｉｖ）空間解析を使用してデバイス処理を監視することを対象とする。

【0021】

本開示全体を通して使用されるように、用語「ウェハ」は、一般に半導体材料または非半導体材料から形成される基板を指す。たとえば、半導体材料または非半導体材料は、単結晶シリコン、ヒ化ガリウム、およびリン化インジウムを含むが、それに限定されない。ウェハは１つまたは複数の層を含むことができる。たとえば、こうした層は、レジスト、誘電体材料、導電性材料、および半導体材料を含むことができるが、それに限定されない。多くの異なるタイプのこうした層が、当技術分野で知られており、本明細書で使用される用語、ウェハは、全てのタイプのこうした層をその上に形成することができるウェハを包含することを意図される。

【0022】

ウェハ上に形成される１つまたは複数の層を、パターン化することができるまたは非パターン化することができる。たとえば、ウェハは複数のダイを含むことができ、それぞれのダイは繰り返し可能なパターン化フィーチャを有する。こうした材料の層の形成および処理は、最終的に完成されたデバイスをもたらしうる。多くの異なるタイプのデバイスをウェハ上に形成することができ、本明細書で使用される用語、ウェハは、当技術分野で知られている任意のデバイスがその上で作製されるウェハを包含することを意図される。

【0023】

実施形態が、本明細書でウェハに関して述べられるが、実施形態は、一般にマスクまたはフォトマスクとも呼ぶことができるレチクルなどの、半導体ターゲットのオーバレイエラーについての欠陥検出の改善のために使用することができることが理解される。多くの異なるタイプのレチクルは、当技術分野で知られており、本明細書で使用される用語「レチクル」、「マスク」、および「フォトマスク」は、当技術分野で知られている全てのタイプのレチクルを包括することを意図される。

【0024】

「フロアプラン(floorplan)」として知られる半導体チップ設計は、セルとして知られる構造を繰返すための設置情報を含む。この情報は、ＧＤＳＩＩまたはＯＡＳＩＳファイルフォーマットで通常記憶されるチップの物理的設計から抽出されうる。構造的挙動またはプロセス設計の相互作用は、セルの状況（環境）の関数でありうる。フロアプランを使用することによって、提案される解析は、どのセルタイプに問題があるか、そのセル内の場所がどこか（問題のあるポリゴンの座標）、およびこれが要因である場合、セルに問題がある状況（隣接セルであるもの）を自動的に告げることができる。

【0025】

所与のウェハについて検査器によって見出される各欠陥は、ダイおよびレチクルレベルで通常行われる標準的なセルリピータ解析を受けることになる。従来から、リピータ解析が、セル欠陥性に関して、ダイにわたって、レチクルにわたって、ウェハにわたって、またウェハ−ウェハ間で実施されて、プロセス変動に敏感である弱い構造と相互作用する、ダイレベル現象、レチクルレベル現象、ウェハレベル現象、およびプロセス機器レベル現象のシグネチャを特定する。

【0026】

他の実施形態では、レチクル検査システムによって生成されるレチクルの画像は、設計データ空間内で設計データとして使用される。レチクルは、ウェハ上に設計データを印刷するために使用される。こうして、レチクルの画像が、高倍率光学レチクル検査システムまたは電子ビームベースレチクル検査システムによってそれぞれ取得される。代替的に、レチクルの画像は、エリア画像化レチクルシステムによって取得されるレチクルのエリア画像とすることができる。レチクルの画像は、１つまたは複数のステップを実施するために設計データを使用する、本明細書で述べる実施形態のうちの任意の実施形態で、設計データ用のプロキシとして使用することができる。

【0027】

本開示で使用される用語「設計データ(design data)」は、一般に、集積回路の物理的設計および複雑なシミュレーションまたは簡単な幾何演算とブール演算による、物理的設計から算出されるデータを指す。さらに、レチクル検査システムによって取得されるレチクルの画像および／またはその派生物は、設計データ用の１つまたは複数のプロキシとして使用することができる。こうしたレチクル画像またはその派生物は、設計データを使用する本明細書で述べる任意の実施形態で、設計レイアウトの代替物として役立つことができる。設計データおよび設計データプロキシは、その全てが参照によって本明細書に組み込まれる、２０１０年３月９日に発行されたＫｕｌｋａｒｎｉによる米国特許第７，６７６，００７号、２０１１年５月２５日に出願されたＫｕｌｋａｒｎｉによる米国特許出願シリアル番号第１３／１１５，９５８７号、２０１１年１０月１８日に発行されたＫｕｌｋａｒｎｉによる米国特許第８，０４１，１０３号、および２００９年８月４日に発行されたＺａｆａｒ等による米国特許第７，５７０，７９６号に記載される。

【0028】

図１Ａおよび図１Ｂは、本明細書でさらに述べる種々のプロセスを実施するために利用することができる検査システム１００を示す。一態様では、シシテム１００は、サンプルステージ１１２上に配設される半導体ウェハ１０４上の欠陥を検出するように構成された検査ツール１０２を含むことができる。検査ツール１０２は、限定はしないが、明視野検査システム、暗視野検査システム、または電子ビーム検査システムなどの、当技術分野で知られている任意の適切な検査システムを含むことができる。さらなる態様では、検査ツール１０２は、照明源１０６、ビームスプリッタ１０８、および検出器１１０を含むことができる。

【0029】

照明源１０６は、当技術分野で知られている任意の照明源を含むことができる。たとえば、照明源１０６は、レーザ源などの狭帯域光源を含むことができる。さらなる実施形態では、照明源１０６は、光をビームスプリッタ１０８に向けるように構成することができる。次に、ビームスプリッタ１０８は、照明源１０６から、サンプルステージ１１２上に配設されるウェハ１０４の表面に光を向けるように構成することができる。さらに、ビームスプリッタ１０８は、ウェハ１０４から反射した光を検出器１１０に送るように構成することができる。

【0030】

検出器１１０は、当技術分野で知られている任意の適切な検出器を含むことができる。一実施形態では、検出器１１０は、電荷結合素子（ＣＣＤ）カメラを含むことができる。検出器１１０は、ウェハ１０４上の実際の欠陥（たとえば、欠陥１２２）を検出するために使用することができる。さらなる実施形態では、検出器１１０の出力は、１つまたは複数のコンピューテティングシステム１１４に通信可能に結合することができる。この点に関して、１つまたは複数のコンピューティングシステム１１４は、検出器１１０によって収集され送信された検出データを使用してウェハ１０４上の実際の欠陥を検出するように構成することができる。１つまたは複数のコンピューティングシステム１１０は、ウェハ１０４上の欠陥を検出するために、当技術分野で知られている任意の方法および／またはアルゴリズムを利用することができる。検査ツール１０２が、半導体ウェハにわたって分布した欠陥を検出するために利用することができることを当業者は認識すべきである。たとえば、図１Ｂに示すように、ウェハ１０４は、ウェハ１０４の複数のダイ１２０にわたって分布した複数の欠陥を含む場合がある。

【0031】

さらに、１つまたは複数のコンピューティングシステム１１０は、任意の適した方法で（当技術分野で知られている任意の適した伝送媒体を含むことができる図１に示す点線で示す１つまたは複数の伝送媒体によって）検出器に結合することができ、それにより、コンピュータシステムは、検出器によって生成される出力を受信しうる。さらに、検査ツール１０２が２つ以上の検出器（図示せず）を含む場合、１つまたは複数のコンピューティングシステム１１０は、上述したように各検出器に結合することができる。さらなる実施形態では、ウェハ１０４は、サンプルステージ１１２上に配設することができる。サンプルステージ１１２は、当技術分野で知られている任意の適切な機械組立体および／またはロボット組立体を含むことができる。

【0032】

さらなる実施形態では、検査ツール１０２は、半導体ウェハ１０４の欠陥を動的に検出するために、システム１００の別のサブシステムからの命令を受入れるように構成することができる。たとえば、検査ツール１０２は、システム１００の１つまたは複数のコンピューティングシステム１１４からの命令を受入れることができる。１つまたは複数のコンピューティングシステム１１４からの命令を受入れると、検査ツール１０２は、は、提供される命令において特定される半導体ウェハ１０４の場所で検査プロセスを実施することができる。１つまたは複数のコンピューティングシステム１１０は、本明細書で述べる方法の実施形態のうちの任意の方法の実施形態の任意の他のステップ（複数可）を実施するように構成することができる。

【0033】

別の実施形態では、システム１００の１つまたは複数のコンピューティングシステム１１０は、有線部および／または無線部を含む伝送媒体によって他のシステムからのデータまたは情報（たとえば、検査システムからの検査結果または計測システムからの計測結果）を受信するかつ／または取得するように構成することができる。こうして、伝送媒体は、１つまたは複数のコンピューティングシステム１１０とシステム１００のサブシステムとの間のデータリンクとして役立つことができる。さらに、１つまたは複数のコンピューティングシステム１１０は、伝送媒体を介してデータを外部システムに送信することができる。

【0034】

１つまたは複数のコンピューティングシステム１１０は、パーソナルコンピュータ、メインフレームコンピュータシステム、ワークステーション、画像コンピュータ、並列コンピュータ、または当技術分野で知られている任意の他のデバイスを含むことができるが、それに限定されない。一般に、用語「コンピューティングシステム(computing system)」は、メモリ媒体からの命令を実行する１つまたは複数のプロセッサを有する任意のデバイスを包含するよう幅広く定義することができる。

【0035】

本明細書でさらに述べる方法などの方法を実装するプログラム命令１１８は、キャリア媒体１１６を通じて伝送するかまたはキャリア媒体１１６上に記憶することができる。キャリア媒体１１６は、ワイヤ、ケーブル、または無線伝送リンクなどの伝送媒体とすることができる。キャリア媒体１１６はまた、読出し専用メモリ、ランダムアクセスメモリ、磁気ディスクまたは光ディスク、あるいは磁気テープなどの記憶媒体を含むことができる。

【0036】

図１に示すシステム１００の実施形態は、本明細書で述べるようにさらに構成することができる。さらに、システム１００は、本明細書で述べる方法の実施形態（複数可）の任意の方法の実施形態の任意の他のステップ（複数可）を実施するように構成することができる。

【0037】

図２は、設計ベースデバイス評価のためのコンピュータ実装式方法２００で実施されるステップを示すフロー図である。

【0038】

第１のステップ２０２にて、複数の関心のパターンは、ウェハに関連付けられる設計データを利用して定義することができる。特定されるＰＯＩのそれぞれは、所与のデバイスのパフォーマンスにとってあるレベルのクリティカリティを持つことができることが本明細書で留意される。いくつかの実施形態では、複数のＰＯＩは、電子設計自動化（ＥＤＡ）ツールからのデータおよび他の知識を利用して半導体ウェハ上で特定することができる。ＥＤＡによって生成される設計に関する任意のこうした情報は、複数のＰＯＩを特定するために使用することができる。たとえば、ＰＯＩは、ウェハのＰＯＩと同じ層または別の層上でクリティカルパスの一部を形成するか、あるいは、クリティカルパスにまたはクリティカルパスの近くに位置するパターンとして選択することができる。さらに、設計データは、任意の適した方法で１つまたは複数のＰＯＩについて探索される場合がある。たとえば、１つまたは複数のＰＯＩについて設計データを探索することは、Ｋｕｌｋａｒｎｉ等およびＺａｆａｒ等による先に参照した特許出願に記載されるように実施することができる。さらに、ＰＯＩ（複数可）は、この特許出願で記載される任意の他の方法またはシステムを使用して選択または特定することができる。さらなる実施形態では、複数のＰＯＩは、設計ルールチェック（ＤＲＣ）プロセス、光学ルールチェック（ＯＲＣ）、または不良解析（ＦＡ）プロセスを利用して特定されて、デバイスパフォーマンスにとってクリティカルなパターンを特定することができる。別の実施形態では、複数のＰＯＩは、プロセスウィンドウ定性化法（ＰＷＱ）を利用して特定することができる。１つまたは複数のＰＯＩについて設計データを探索することは、参照により組込まれる、Ｋｕｌｋａｒｎｉ等およびＺａｆａｒ等による上述した参考文献に記載されるように実施することができる。さらに、ＰＯＩ（複数可）は、これらの特許出願で記載される任意の他の方法またはシステムを使用して選択または特定することができる。

【0039】

第２のステップ２０４にて、設計ベース分類（ＤＢＣ）データベースを生成することができる。一態様では、ＤＢＣデータベースは、所与のデバイスのパフォーマンスにとってクリティカルな関心のパターンのそれぞれに関連付けられる設計データを含む。たとえば、ＤＢＣデータベースは、グラフィカルデータストリーム（ＧＤＳ）ファイルなどのデータ構造に記憶される設計データを組み込むことができる。ＧＤＳＩＩファイルは、設計レイアウトデータの表現のために使用される１つのクラスのファイルである。他のタイプのファイルは、ＧＬＩファイルおよびＯＡＳＩＳファイルを含むことができる。さらなる態様では、ＰＯＩを特定すると、ＤＢＣデータベースは、設計ベースビニング（ＤＢＢ）プロセスを利用して形成することができる。ＧＤＳファイルタイプおよび設計ベースビニングの利用は、一般に、参照により組込まれる、Ｋｕｌｋａｒｎｉ等およびＺａｆａｒ等による参考文献に記載される。一般的に、システム１００は（たとえば、１つまたは複数のコンピューティングシステム１１０を介して）、注目すべきパターンタイプを、そのパターンの対応する空間座標（たとえば、Ｘ−Ｙ座標）と共に含むデータベースまたはライブラリを、特定の設計と共に生成することができる。

【0040】

さらなる態様では、ＤＢＣデータベースは、ステップ３０２で定義される各ＰＯＩに関連付けられるクリティカリティ因子または「重み(weight)」を含むことができる。いくつかの実施形態では、ＰＯＩのそれぞれに関連付けられるクリティカリティの「重み」は、限定はしないが、ウェハのロジック部／メモリ部、機能試験、不良解析（ＦＡ）、および同様なものに関連付けられるデータなどの試験データを利用して確定される。本明細書でさらに述べるように、所与のデバイス内のパターンの発生の頻度と共に、パターンに関連付けられるクリティカリティ因子は、所与のダイまたはデバイス全体についての不良の相対的リスクレベルを確定するために使用することができる。

【0041】

第３のステップ２０６にて、１つまたは複数の検査結果を受信することができる。一態様では、検査ツール１０２の検出器１１０からの１つまたは複数の検査結果は、１つまたは複数のコンピューティングシステム１１４によって受信することができる。１つまたは複数のコンピューティングシステム１１４によって受信される検査結果は、当技術分野で知られる任意のタイプの検査データを含むことができる。たとえば、検査データは、明視野（ＢＦ）検査データまたは暗視野（ＤＦ）検査データを含むことができるが、それに限定されない。第４のステップ２０８にて、ステップ２０６にて取得される１つまたは複数の検査結果は、ＤＢＣライブラリのＰＯＩのそれぞれと比較されて、クリティカルなＰＯＩの発生を監視することができる。

【0042】

第５のステップ２０８にて、それぞれの関心のパターンの収率影響を、エンドオブライン収率データを使用して確定することができる。この点に関して、それぞれの関心のパターンのクリティカリティは、所与のパターンがエンドオブライン収率に及ぼす影響を解析することによって定性化することができる。先に述べたように、それぞれの関心のパターンは、異なるクリティカリティを持つ。所与の関心のパターンの相対的クリティカリティを評価するため、パターンタイプが、試験データ（たとえば、ロジック試験、メモリ試験、機能試験、ＦＡ、および同様なもの）を使用して評価することができる。さらに、クリティカリティは、設計パターングループ化を利用して系統的に確定することができ、システムが、従来技術で必要とされる欠陥分類を必要とすることなく、クリティカリティを確定することを可能にする。

【0043】

第６のステップ２１０にて、関心のパターンのそれぞれの発生の頻度およびクリティカリティが監視されて、デバイスエクスカーションがあるかデバイスを監視することができる。一実施形態では、それぞれの関心のパターンに関連付けられるクリティカリティを、所与の関心のパターンの発生の頻度と共に、正規化されたパレトチャートにおいて監視し表示することができる。図３は、パターンタイプの関数としてのエリア欠陥密度を示す重み付きパレトチャート３００を示す。斜線バーは、欠陥密度の予測レベルを示し、一方、白バーは、実際の欠陥密度を示す。たとえば、この状況における典型的なパレトチャートは、ｘ軸に沿ってＧＤＳパターングループＩＤを、ｙ軸に沿って欠陥計数を示すことができる。一般的に、パレトチャートは、異なるグループのそれぞれになるようビニングされる欠陥の数を示し、異なるグループのそれぞれは、ＧＤＳパターンの異なる部分に対応する。実際の欠陥密度と予測欠陥密度との比が典型的な値より大きいとき、デバイスエクスカーションが一般に示されることを当業者はさらに認識すべきである。パレトチャートを使用するエクスカーション解析は、参照により本明細書に組込まれる２０１１年７月５日に発行されたＦｌｏｒｅｎｃｅによる米国特許第７，９７５，２４５号に記載される。

【0044】

図４は、パターンタイプの関数としての欠陥密度を示す統計的プロセスコントロール（ＳＰＣ）データ４００のセットを示す。図４のデータ４００は、各ＰＯＩのクリティカリティを利用して生成される所与のビンについてのある期間にわたって生成される重み付きトレンドチャート４０４を示す。このタイプの解析プロセスを利用すると、プロセスツール変動を含む典型的な欠陥密度レベル４０２を超えるエクスカーション４０６は、プロセスツール共通性によって解析することができる。たとえば、ＫＬＡ−ＴＥＮＣＯＲによって生成されるＫＬＡＲＩＴＹは、プロセスツール共通性によって解析することができる、プロセスツール変動を含むプロセスエクスカーション問題を解析するのに適する。この開示の本方法およびシステムが、種々の関心のパターンに関連付けられる重み付きクリティカリティ値を使用してＳＰＣチャート４００の生成を可能にすることが本明細書で留意される。

【0045】

第７のステップ２１２にて、デバイスリスクレベルは、クリティカルポリゴンのそれぞれの発生の頻度およびクリティカルポリゴンのそれぞれについてのクリティカリティを利用して、デバイスについての正規化されたポリゴン頻度を計算することによって確定することができる。一態様では、デバイスに関連付けられる設計データのクリティカルポリゴンは、設計ベース探索アルゴリズムを利用して確定される。一実施形態では、本発明の設計ベース分類アルゴリズムは、クリティカルパターンがそこに位置する、デバイスの設計データ内の１つまたは複数のポリゴンを特定することができる。したがって、ステップ２１２にて見出されるクリティカルポリゴンの空間的解析は、デバイスにおいて見出される物理的欠陥によって生成されるデバイスの総合的デバイスリスクを示すことができる。さらなる実施形態では、システム１００は、各ポリゴンタイプの発生の頻度を含む頻度テーブルを、各ポリゴンタイプに関連付けられる対応するリスクレベルと共に生成することができる。

【0046】

さらなる実施形態では、物理的ＦＡまたはＤＲＣが共に、システム１００によって利用されて、クリティカルポリゴンのサイズ、位置、および頻度を確定することができる。別の態様では、シミュレーションプロセスを、クリティカルポリゴンを確定するために利用することができる。システム１００の１つまたは複数の設計ファイルを利用して、詳細な検査エリアを生成することができ、設計レイアウトの種々のブロックにおけるクリティカルポリゴンの設置と共に、検査調節およびビニングの改善を可能にする。図５は、本発明のクリティカルポリゴンの概念図を示す。図５に示すように、複数のポリゴンタイプ５０２を利用することができる。こうして、クリティカルポリゴンの少なくとも一部分は、本方法の前のステップで特定されたクリティカルパターンに近接して位置することができる。デバイスの設計データを使用したポリゴンの実装は、一般に、参照により本明細書に組込まれる２００９年８月３日に出願されたＺａｆａｒによる米国特許出願シリアル番号第１２／５３４，５４７号に記載される。

【0047】

さらなる態様では、システム１００は、特定されたクリティカルポリゴンを利用して総合的デバイスリスクレベルを確定することができる。こうして、システム１００の１つまたは複数のコンピューティングシステム１１０は、設計データを使用して特定されたそれぞれの個々のクリティカルポリゴンに関連付けられる発生の頻度およびクリティカリティを利用してデバイスについての正規化されたポリゴン頻度を計算することができる。サイズおよび／またはクリティカリティにおけるクリティカルポリゴンの数が増加するにつれて、（クリティカルポリゴンと相関する）クリティカル欠陥の存在による不良の総合的リスクもまた増加することになることが本明細書で留意される。たとえば、観測される高いレベルのクリティカルポリゴンは、デバイスがチップ不良の高い確率を有することを示す。

【0048】

不良のデバイスレベルリスクは、

【数1】

として表すことができる。

【0049】

ここで、ＤＬＲはデバイスリスクレベルを示し、ＮＰＦは正規化されたポリゴン頻度を示し、f^pはポリゴンの各タイプについてのポリゴン頻度を示し、Ａはそれぞれのポリゴンタイプの面積を示す。この点に関して、正規化ポリゴン頻度アルゴリズムを利用して計算されるデバイスレベルリスクは、パターン不良指数を示し、パターン不良指数は、１つまたは複数のクリティカルパターンの結果としての各デバイスの不良のリスクを評価するために使用することができる。こうして、生成される頻度テーブルは、系統的収率損失を含むプロセス変動に対しする感度によって割当てることができるデバイスリスクレベルの評価を可能にする。一般的に、先の説明は、制限として解釈されるべきでない。正規化ポリゴン頻度アルゴリズムを、任意の数のポリゴンおよびポリゴン形状に拡張することができることが本明細書で企図される。さらに、実際のデバイスレベルリスクと計算された正規化ポリゴン頻度との間の相関関数は、任意の適した形態をとることができる。

【0050】

さらなる実施形態では、高いレベルのクリティカルポリゴンを示すＮＰＦチャートを検出すると、ファウンドリユーザは、考えられる収率損失を低減するために、プロセス仕様（たとえば、オーバレイ、クリティカルな寸法、厚さ、プロセスツール因子、および同様なもの）を厳しくするか、または、ＤＦＭルールを修正するかを判定することができる。図５は、高いＮＰＦデバイスについてどの様式の処置が講じられるかを判定するための選択可能な閾値と共に、デバイスの機能にわたるＮＰＦ(NPF across a function of devices)の概念図を示す。プロセス仕様を最適化するための閾値およびＤＦＭに関して設計を最適化するための閾値は、点線５０６および５０４でそれぞれ示される。トレンドライン５０２は、示すデバイス、デバイスＡ、デバイスＢ、およびデバイスＣの状態を示す。たとえば、相対的に低いＮＰＦを示す（したがって、不良の低いリスクにある）デバイスＡの場合、選択される閾値は、システム１００（たとえば、ファウンドリファブソフトウェアを実装するシステム）が、適切な処置のためにファウンドリユースにフィードバックを提供するようにさせることができる。たとえば、図５のデバイスＡの場合、システム１００は、プロセス仕様を最適化する推奨をユーザに与えることができる。別の例として、デバイスＢの場合、システム１００は、ＤＦＭに関するデバイス設計を最適化する推奨をユーザに与えることができる。

【0051】

図７は、クリティカル欠陥を利用して動的サンプリングを提供するためのコンピュータ実装式方法７００で実施されるステップを示すフロー図である。フロー図２００の状況で本明細書において先に述べた実施形態および実現技術が、方法７００に拡張されると解釈されるべきであることに出願人は留意する。

【0052】

第１のステップ７０２にて、ウェハ上の複数のクリティカルパターンタイプを特定することができる。一実施形態では、デバイス上の複数のクリティカルパターンは、デバイスパフォーマンスまたは収率損失にとって各パターンタイプのクリティカリティまたは重要性を利用して特定することができる。この点に関して、複数の欠陥を特定すると、システム１００のコンピューティングシステム１１０は、特定のパターンタイプになるよう複数の欠陥をグループ化することができる。複数のパターンを利用して、システム１００は、所与のダイまたはウェハ全体について各パターンに関連付けられる相対的リスクレベルをさらに提供することができる（より詳細には方法２００参照）。

【0053】

第２のステップ７０４にて、デバイスリスクレベルは、特定されたクリティカルパターンタイプまたは関心のパターンのそれぞれについての計算されたリスクレベルおよび発生の頻度を利用して確定することができる。第３のステップ７０６にて、デバイスの１つまたは複数のエクスカーションを特定することができる。この点に関して、関連するエクスカーションは、クリティカルパターンタイプのそれぞれに関連付けられるリスクレベルおよび発生の頻度を利用して特定することができる。たとえば、所与のパターンタイプに関連付けられる欠陥密度が所定の基準を超えるとき、システム１００は、デバイスエクスカーションとしてインスタンスを特定することができる。たとえば、図３に示すものと同様のパレトチャートは、関連するエクスカーションを特定するために使用することができる。それぞれの関心のパターンの解析情報を利用して、リスク指数を、ウェハの各ダイについて確定することができる。確定されたリスク指数に基づいて、プロセス条件に対して変更を行うこと、または、最低でも収率の減少を予測することを考えるかどうかについての推奨を示す信号を、ユーザ（たとえば、設計ユーザ）に送信することができる。

【0054】

第４のステップ７０８にて、１つまたは複数のデバイスエクスカーションの特定に応答して、動的ウェハ選択を確定することができる。この点に関して、クリティカルＰＯＩを利用してエクスカーションが検出されると、ユーザは、ウェハ選択を増加したいと思うことが本明細書で企図される。第５のステップ７１０にて、特定されたクリティカルパターンタイプの１つまたは複数を、動的にサンプリングすることができる。一実施形態では、欠陥サンプリングの量は、クリティカルパターン発生の数に比例して変化する場合がある。したがって、特定のクリティカルパターンが他のパターンタイプに比べて発生頻度が増加するにつれて、より発生し易いパターンが、高いレートでサンプリングされることになる。別の実施形態では、システム１００は、低頻度のパターンのサンプリングを可能にするために、高頻度のパターンについてのサンプリングレートを比較的低いレートに維持するよう調整することができる。これは、サンプリングバジットが存在するとき、特に有利である。

【0055】

図８は、メモリデバイス内で収率相関を確定するためのコンピュータ実装式方法８００で実施されるステップを示すフロー図である。フロー図２００の状況で本明細書において先に述べた実施形態および実現技術が、方法８００に拡張されると解釈されるべきであることに出願人は留意する。全てのデバイス収率損失が、その領域のクリティカリティによって定義されない欠陥の存在に関連するわけではないことが本明細書で留意される。たとえば、冗長エリア内の欠陥は、収率に影響を全く及ぼさない場合があり、一方、ＳＡエリア内の欠陥は、デバイス収率に対する大きな影響を示す場合がある。以下の方法は、キルドダイ解析(killed die analysis)におけるより微細な解像度のために、厳密な検査エリア定義をセットアップし、設計データを収率データに相関させるのを補助するために設計データの使用を組み込む。設計データの使用は、デバイス上の複数のエリア（たとえば、主要エリアと冗長エリア）間のより微細な分離を可能にし、一方、同様に、コスメティック欠陥が、影響が大きい欠陥から識別されることを可能にする。

【0056】

第１のステップ８０２にて、複数の領域は、設計データを利用してデバイスの１つまたは複数の基本的エリアに基づいて定義することができる。いくつかの実施形態では、その領域は、デバイスの主要エリア、ＳＡエリア、デバイスの冗長メモリエリア、またはデバイスのダミーエリアの少なくとも１つに基づくことができる。第２のステップ８０４にて、１回または複数回の検査測定を、ステップ８０２にて定義された領域に関して実施することができる。たとえば、検査プロセスは、暗視野検査または明視野検査などの、当技術分野で知られている任意の検査プロセスを含むことができる。第３のステップ８０６にて、所定のコントロール限界を下回る１つまたは複数の定義された領域の１つまたは複数のダイを、ステップ８０４にて収集された検査データを利用して特定することができる。この点に関して、ユーザは、１つまたは複数のダイにおける予想される欠陥頻度に基づいて制限されるコントロールを確立することができる。第４のステップ８０８にて、所定のコントロール限界を下回る１つまたは複数のダイをその領域のそれぞれのインラインデータと比較することによって、収率損失に影響を及ぼす領域を特定することができる。この点に関して、システム１００は、クリティカルな関心のパターンを使用するダイロールアップに基づいてダイを特定し、ビニングすることができる。ダイ当たりの欠陥密度または欠陥計数と対照的に、ダイ指数を、各ダイに関連付けられるリスクを確定するように構成することができることが本明細書で企図される。

【0057】

図９は、空間解析を使用してデバイス処理を監視するためのコンピュータ実施式方法９００で実施されるステップを示すフロー図である。フロー図２００の状況で本明細書において先に述べた実施形態および実現技術が、方法９００に拡張されると解釈されるべきであることに出願人は留意する。デバイス処理機器は、限定はしないが、エッチレート差、チャンバ内のプラズマパターン、排気および吸気ガス流パターン、および温度変動などの種々の因子による不良またはプロセス変動シグネチャに遭遇することが多いことが本明細書で留意される。これらのタイプの変動は、パターン不良および／またはノイズレベル変化をもたらす。変動する空間的信号の解析を、プロセスを監視し、ノイズをフィルタリング除去し、プロセスツール不良を隔離するために使用することができる。

【0058】

第１のステップ９０２にて、プロセス変動シグネチャを、検査ツールを使用して、１つまたは複数のプロセスステップ間で１つまたは複数のデバイスを検査することによって監視することができる。第２のステップ９０４にて、デバイスの１つまたは複数の関心のパターンを、設計ベース分類プロセスを使用して、監視されるプロセス変動に関連付けることができる。第３のステップ９０６にて、１つまたは複数の機器シグネチャを、ステップ９０４にて見出される関連付けられる関心のパターンを使用して、システム１００によって特定することができる。さらなるステップ９０８にて、１つまたは複数の機器シグネチャを、取得される欠陥マップから減算するために使用することができる。この点に関して、機器シグネチャを、欠陥マップから除去することができ、したがって、欠陥マップに存在する欠陥パターンを隔離する。この補正は、システム１００が、系統的機器シグネチャを除去することを可能にし、総合的欠陥データを改善する。

【0059】

本明細書で述べる方法の全ては、方法の実施形態の１つまたは複数のステップの結果を記憶媒体に記憶することを含む。その結果は、本明細書で述べる結果の任意の結果を含むことができ、また、当業者に知られている任意の方法で記憶することができる。記憶媒体は、本明細書で述べる任意の記憶媒体または当技術分野で知られている任意の他の適した記憶媒体を含むことができる。結果が記憶された後、その結果は、記憶媒体内でアクセスされうる、本明細書で述べる方法またはシステムの実施形態の任意のものによって使用されうる、ユーザに対する表示のためにフォーマットされうる、別のソフトウェアモジュール、方法、またはシステムによって使用されうる、などである。さらに、その結果を、「永久的に(permanently)」、「半永久的に(semi-permanently)」、「一時的に(temporarily)」、またはある期間の間、記憶することができる。たとえば、記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）とすることができ、その結果は、記憶媒体内に必ずしも無期限に存続することができるわけではない。

【0060】

上述した方法の実施形態のそれぞれが、本明細書で述べる任意の他の方法（複数可）の任意の他のステップ（複数可）を含むことができることがさらに企図される。さらに、上述した方法の実施形態のそれぞれを、本明細書で述べるシステムの任意のシステムによって実施することができる。

【0061】

最新技術が、システムの態様のハードウェア実装とソフトウェア実装との間に差がほとんど残されていない点まで進んでおり、ハードウェアまたはソフトウェアの使用が、一般に、（ある状況では、ハードウェアとソフトウェアとの間の選択が重要になりうる点で、常にそうではないが）コスト対効率のトレードオフを示す設計選択であることを当業者は認識するであろう。本明細書で述べるプロセスおよび／またはシステムおよび／または他の技術がそれによって実施されうる種々の担体（たとえば、ハ−ドウェア、ソフトウェア、および／またはファームウェア）が存在すること、および、プロセスおよび／またはシステムおよび／または他の技術が配備される状況によって好ましい担体が変動することになることを当業者は理解するであろう。たとえば、実装者は、速度および精度が最重要であると判定する場合、主にハードウェアおよび／またはファームウェアの担体を選択することができる。代替として、柔軟性が最重要である場合、実装者は、主にソフトウェア実装を選択することができる。または、再び代替として、実装者は、ハードウェア、ソフトウェア、および／またはファームウェアのある組合せを選択することができる。したがって、本明細書で述べるプロセスおよび／またはシステムおよび／または他の技術をそれによって実施することができる、考えられるいくつかの担体が存在し、そのいずれもが、利用される任意の担体が、担体が配備されることになる状況、実装者の特定の関心事（たとえば、速度、柔軟性、または予測可能性）（そのうちの任意のものが変動する場合がある）に依存する選択である点で、本質的に他の担体より優れていない。実装の光学的態様が、通常、光学指向のハードウェア、ソフトウェア、およびファームウェアを採用することになることを当業者は認識するであろう。

【0062】

本明細書で述べる方法でデバイスおよび／またはプロセスを述べ、したがって、こうした述べたデバイスおよび／またはプロセスをデータ処理システムに統合するためにエンジニアリング技法を使用することが当技術分野内で一般的であることを当業者は認識するであろう。すなわち、本明細書で述べるデバイスおよび／またはプロセスの少なくとも一部分は、適度の量の実験によってデータ処理システムに統合されうる。典型的なデータ処理システムが、一般に、システムユニットハウジング、ビデオディスプレイデバイス、揮発性および不揮発性メモリなどのメモリ、マイクロプロセッサおよびデジタル信号プロセッサなどのプロセッサ、オペレーティングシステム、ドライバ、グラフィカルユーザインタフェース、およびアプリケーションプログラムなどのコンピュータのエンティティ、タッチパッドまたはタッチスクリーンなどの１つまたは複数の相互作用デバイス、ならびに／または、フィードバックループおよびコントロールモータ（たとえば、位置および／または速度を検知するためのフィードバック；コンポーネントおよび／または量を移しかつ／または調整するためのコントロールモータ）を含むコントロールシステムの１つまたは複数を含むことを当業者は認識するであろう。典型的なデータ処理システムは、データコンピューティング／データ通信システムおよび／またはネットワークコンピューティング／ネットワーク通信システムにおいて通常見出されるような任意の適した市販のコンポーネントを利用して実装することができる。

【0063】

本明細書で述べる主題は、異なる他のコンポーネント内に含まれるかまたはそれに接続される異なるコンポーネントを示すことがある。示すこうしたアーキテクチャは、単に例示であること、および、実際には、同じ機能を達成する多くの他のアーキテクチャが実装されうることが理解される。概念的な意味で、同じ機能を達成するためのコンポーネントの任意の配置は、所望の機能が達成されるように効果的に「関連付けられている(associated)」。したがって、特定の機能を達成するために本明細書で組合される任意の２つのコンポーネントは、アーキテクチャまたは中間コンポーネントによらず、所望の機能が達成されるように互いに「関連付けられている」と見なされうる。同様に、そのように関連付けられた任意の２つのコンポーネントはまた、所望の機能を達成するために、互いに「動作可能に接続されている(operably connected)」または「動作可能に結合されている(operably coupled」と見なされうる。また、そのように関連付けられることが可能な任意の２つのコンポーネントはまた、所望の機能を達成するために、互いに「動作可能に結合可能である(operably couplable)」と見なされうる。動作可能に結合可能な、の特定の例は、物理的に嵌合可能なおよび／または物理的に相互作用するコンポーネント、および／または、無線で相互作用可能なおよび／または無線で相互作用するコンポーネント、および／または、論理的に相互作用するおよび／または論理的に相互作用可能なコンポーネントを含むが、それに限定されない。

【0064】

本明細書で述べる本主題の特定の態様が示され述べられたが、本明細書の教示に基づいて、本明細書で述べる主題から逸脱することなく変更および修正を行うことができ、そのより広い意味の態様、したがって、添付クレームが、本明細書で述べる主題の真の趣旨および範囲内にある全てのこうした変更および修正を、その範囲内に包含することが当業者に明らかになる。

【0065】

さらに、本発明が添付クレームによって定義されることが理解される。一般に、本明細書で、特に添付クレーム内（たとえば、添付クレームの要部）で使用される用語は、一般に、「非限定的な(open)」用語として意図されることが当業者によって理解されるであろう（たとえば、用語「含んでいる(including)」は、「…を含んでいるがそれに限定されない(including but not limited)」として解釈されるべきであり、用語「有している(having)」は、「少なくとも…を有している(having at least)」として解釈されるべきであり、用語「含む(includes)」は、「…を含むがそれに限定されない(includes but not limited)」として解釈されるべきである、など）。特定の数の導入クレーム列挙が意図される場合、導入されたクレーム記載についての特定の数が意図される場合、こうした意図はクレーム中に明示的に記載され、こうした記載がない場合は、こうした意図も存在しないことが当業者によってさらに理解されるであろう。たとえば、理解の補助として、後続の添付クレームは、クレーム記載を導入するために、導入句「少なくとも１つの(at least one)」および「１つまたは複数の(one or more)」の使用を含むことができる。しかし、こうした句の使用は、不定冠詞「ある(a)」または「ある(an)」によるクレーム記載の導入が、たとえ同一のクレームが「１つまたは複数の」または「少なくとも１つの」という導入句および「ある(a)」または「ある(an)」などの不定冠詞を含むときでも、こうして導入されたクレーム記載を含む任意の特定のクレームを、１つだけのこうした記載事項を含む発明に限定することを示唆すると解釈されるべきではない（たとえば、「ある(a)」および/または「ある(an)」は、通常、「少なくとも１つの」または「１つまたは複数の」を意味すると解釈されるべきである）。さらに、導入されたクレーム記載についての特定の数が明示的に記載される場合でも、こうした記載は、通常、少なくとも記載された数を意味すると解釈されるべきであることを、当業者は認識するであろう（たとえば、他に修飾語のない、「２つの記載事項」という単なる記載は、通常、少なくとも２つの記載事項、または２つ以上の記載事項を意味する）。さらに、「Ａ、Ｂ、およびＣなどの少なくとも１つ」に類する表記が使用される場合、一般に、こうした構造は、当業者がその表記を理解することになる意味で意図される（たとえば、「Ａ、Ｂ、およびＣの少なくとも１つを有するシステム」は、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢの両方、ＡとＣの両方、ＢとＣの両方、および／またはＡとＢとＣの全て、などを有するシステムを含むがそれに限定されない）。「Ａ、Ｂ、またはＣなどの少なくとも１つ」に類する表記が使用される場合、一般に、こうした構造は、当業者がその表記を理解することなる意味で意図される（たとえば、「Ａ、Ｂ、またはＣの少なくとも１つを有するシステム」は、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢの両方、ＡとＣの両方、ＢとＣの両方、および／またはＡとＢとＣの全て、などを有するシステムを含むがそれに限定されない）。さらに、２つ以上の代替的な用語を表す実質的にあらゆる離接語および／または離接句は、説明文内であろうと、特許請求の範囲内であろうと、または図面内であろうと、その用語のうちの１つ、その用語のうちのいずれか、またはそれらの用語の両方を含む可能性を企図すると理解されるべきであることが、当業者によってさらに理解されるであろう。たとえば、句「ＡまたはＢ」は、「Ａ」または「Ｂ」または「ＡおよびＢ」の可能性を含むことが理解されるであろう。

【0066】

本発明の特定の実施形態が示されたが、本発明の種々の修正形態および実施形態を、先の開示の範囲および趣旨から逸脱することなく当業者によって行うことができることが明らかである。したがって、本発明の範囲は、添付特許請求の範囲のみによって制限されるべきである。

【0067】

本開示およびその付随する利点の多くが、先の説明によって理解されることになると思われ、また、開示される主題から逸脱することなく、または、その素材の利点の全てを犠牲にすることなく、コンポーネントの形態、構造、および配置において種々の変更を行うことができることが明らかになるであろう。述べる形態は、単に例示であり、こうした変更を包含することが、添付特許請求の範囲の意図である。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】